KR100525922B1 - 플래쉬 메모리 장치의 구동 방법 - Google Patents

플래쉬 메모리 장치의 구동 방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리 장치의 구동 방법에 관한 것으로, 칩 인에이블 신호 또는 제어 신호가 인에이블 될 때 어드레스 신호가 천이하는 것을 검출하여 어드레스 천이 검출 신호가 인에이블되도록 하여 상기 어드레스 천이 검출 신호의 라이징 에지에서 킥 신호를 인에이블시켜 부스팅 전압을 발생시키고, 상기 어드레스 천이 검출 신호의 일정 지연 신호에 의해 킥 신호를 디스에이블시킴으로써 초기 독출 속도를 빠르게 할 수 있는 플래쉬 메모리 장치의 구동 방법이 제시된다.

Description

플래쉬 메모리 장치의 구동 방법{Method of operating a flash memory device}
본 발명은 플래쉬 메모리 장치의 구동 방법에 관한 것으로, 특히 칩 인에이블 신호 또는 제어 신호가 인에이블 될 때 어드레스 신호가 천이하는 것을 검출하여 어드레스 천이 검출 신호가 인에이블되도록 하여 상기 어드레스 천이 검출 신호의 라이징 에지에서 킥 신호를 인에이블시켜 부스팅 전압을 발생시키고, 상기 어드레스 천이 검출 신호의 일정 지연 신호에 의해 킥 신호를 디스에이블시키는 것을 특징으로 하는 플래쉬 메모리 장치의 구동 방법에 관한 것이다.
저전압 플래쉬 메모리 셀을 독출하기 위해 낮은 전압으로 워드라인을 선택하면 셀 전류가 흐르지 않아 셀 데이터를 읽을 수 없다. 따라서, 선택된 워드라인에 부스팅 회로를 이용하여 워드라인 전압을 높게 인가하여 셀 데이터를 읽을 수 있도록 한다.
도 1은 종래의 플래쉬 메모리 장치의 블럭도를 나타낸 것으로, 다수의 어드레스 신호(ADD[19:0]), 칩 인에이블 바 신호(CE#), 출력 인에이블 바 신호(OE#), 쓰기 인에이블 바 신호(WE#), 리셋 바 신호(RESET#), 바이트 바 신호 (BYTE#)가 각각 인가된다. 바이트 바 신호(BYTE#)는 플래쉬 메모리 장치를 8비트 또는 16비트로 선택하여 사용하기 위한 선택 신호의 역할을 한다. 한편, 플래쉬 메모리 장치의 출력 단자로는 제 1 데이터 출력 단자(DQ[7:0]), 제 2 데이터 출력 단자(DQ[14:8]), 16비트로 사용될 때 15번 출력(DQ15)과 하나의 어드레스(A1)가 추가로 입력되는 입출력 단자(DQ15/A1), 레디(ready)/비지(busy) 바 단자(RY/BY#)로 구성된다. 레디/비지 바 단자(RY/BY#)는 플래쉬 메모리 셀의 상태를 알아보기 위해 사용되는 것이다.
상기와 같이 구성되는 플래쉬 메모리 장치에서 셀을 독출하기 위해 부스팅 전압을 출력하기 위한 파형도를 도 2에 도시하였다. 도시된 바와 같이 칩 인에이블 바 신호(CE#)가 로우 상태로 인가되고, 어드레스 신호(ADD)가 천이될 때 어드레스 천이 검출 신호(ATD)가 발생한다. 이 어드레스 천이 검출 신호(ATD)는 일정한 약 20㎱ 정도의 펄스 폭을 갖는다. 어드레스 천이 검출 신호(ATD)의 라이징 에지 (rising edge)에서는 부스팅 회로가 프리차지되고, 킥 신호(KICK)는 로우 상태를 유지하게 된다. 부스팅 회로의 프리차지가 완료되면 어드레스 천이 검출 신호(ATD)의 폴링 에지(falling edge)에서 킥 신호(KICK)가 하이 상태로 천이되어 워드라인 부트스트랩 회로의 전압을 상승시키게 된다. 즉, 킥 신호(KICK)는 어드레스 천이 검출 신호(ATD)에 의해 천이된다.
상기의 입력 파형의 상세 파형을 도 3에 도시하였다. A는 어드레스 신호 (ADD)가 천이한 후 어드레스 천이 검출 신호(ATD)가 발생될 때까지의 약 10㎱의 지연 시간을 나타낸 것이다. B는 약 20㎱의 어드레스 천이 검출 신호(ATD)의 펄스 폭을 나타낸 것이다. 그리고, C는 킥 신호(KICK)가 발생되어 셀 전류가 흐르기 시작하는 시점을 나타낸 것으로, 어드레스 신호(ADD)가 천이된 후 약 45㎱이 시간 후에 셀 전류가 흐르기 시작한다.
그런데, 플래쉬 메모리 셀의 워드라인에 부스팅 신호를 인가하기 위한 워드라인 부트스트랩 회로를 프리차지시키기 위한 시간은 길지 않아도 된다. 단지 얼마나 빠른 시간에 킥 신호를 발생시켜 부스팅 전압을 생성하는가 문제이다. 그러나, 상기와 같은 동작에서는 어드레스 천이 검출 신호(ATD)의 라이징 에지에서는 킥 신호가 로우 상태를 유지하고, 폴링 에지에서는 킥 신호가 하이 상태를 유지하기 때문에 어드레스 천이 검출 신호의 천이 시간에 따라 킥 신호의 출력 시간이 결정된다. 따라서, 어드레스 천이 검출 신호의 천이 시간만큼 부스팅 전압이 늦게 생성되어 초기 독출 속도가 느리게 된다.
본 발명의 목적은 워드라인 부트스트랩 회로에서 부스팅 전압을 빠르게 생성하도록 함으로써 초기 독출 속도를 빠르게 할 수 있는 플래쉬 메모리 장치의 구동 방법을 제공하는데 있다.
본 발명에서는 워드라인 부트스트랩 회로에 킥 신호를 이용하여 부스팅 전압을 생성할 때 어드레스 천이 검출 신호의 라이징 에지에서 킥 신호를 하이 상태로 천이시켜 부스팅 전압을 종래보다 빠르게 생성할 수 있도록 한다. 이를 위해 어드레스 천이 검출 신호를 제어하는 어드레스 밸리드 바 신호(ADV#)를 도입하여 어드레스 밸리드 바 신호(ADV#)가 로우 상태인 구간에서만 어드레스 천이 검출 신호가 발생할 수 있도록 하여 유효하지 않은(invalid) 어드레스에 의해 어드레스 천이 검출 신호가 발생하는 것을 방지한다. 따라서, 어드레스 천이 검출 신호가 상승할 때 킥 신호를 발생하여 부스팅하고, 일정한 시간 지연 후 킥 디스에이블 신호를 발생시켜 킥 신호를 로우 상태로 천이시켜 다음 어드레스 입력에 대비하도록 함으로써 어드레스 천이 검출 신호의 펄스 폭만큼 독출 시간을 시간을 줄일 수 있도록 한다.
본 발명에 따른 플래쉬 메모리 소자의 구동 방법은, 칩 인에이블 신호와 어드레스 밸리드 바 신호 중 어느 하나가 인에이블 될 때, 어드레스 천이 검출 신호를 인에이블시키는 단계; 어드레스 천이 검출 신호의 라이징 에지에 동기하여, 킥 신호를 인에이블시키는 단계; 킥 신호에 응답하여, 워드라인에 공급될 부스팅 전압을 발생하는 단계; 어드레스 천이 검출 신호를 설정된 시간 동안 지연시키고, 그 지연된 신호를 킥 디스에이블 신호로서 출력하는 단계; 및 킥 디스에이블 신호에 응답하여, 킥 신호를 디스에이블시키는 단계를 포함하는 것을 특징으로 한다.
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 4는 본 발명에 따른 플래쉬 메모리 소자의 블럭도로서, 다수의 어드레스 신호(ADD[19:0]), 칩 인에이블 바 신호(CE#), 어드레스 밸리드 바 신호(ADV#), 출력 인에이블 바 신호(OE#), 쓰기 인에이블 바 신호(WE#), 리셋 바 신호(RESET#), 바이트 바 신호(BYTE#)가 각각 인가된다. 어드레스 밸리드 바 신호(ADV#)는 어드레스 천이 검출 신호(ATD)를 제어하기 위한 것으로, 어드레스 밸리드 바 신호(ADV#)가 로우 상태인 구간에서만 어드레스 천이 검출 신호(ADV#)가 발생할 수 있도록 하여 유효하지 않은(invalid) 어드레스에 의해 어드레스 천이 검출 신호(ATD)가 발생하는 것을 방지한다. 바이트 바 신호(BYTE#)는 플래쉬 메모리 장치를 8비트 또는 16비트로 선택하여 사용하기 위한 선택 신호의 역할을 한다. 한편, 플래쉬 메모리 장치의 출력 단자로는 제 1 데이터 출력 단자(DQ[7:0]), 제 2 데이터 출력 단자(DQ[14:8]), 16비트로 사용될 때 15번 출력(DQ15)과 하나의 어드레스(A1)가 추가로 입력되는 입출력 단자(DQ15/A1), 레디(ready)/비지(busy) 바 단자(RY/BY#)로 구성된다. 레디/비지 바 단자(RY/BY#)는 플래쉬 메모리 셀의 상태를 알아보기 위해 사용되는 것이다.
도 5는 본 발명에 따른 플래쉬 메모리 소자를 구동시키기 위한 입력 신호의 파형을 도시한 것이다.
도시된 바와 같이 어드레스 천이 검출 신호(ATD)를 종래의 방법과는 다르게 어드레스 밸리드 바 신호(ADV#)에 의하여 제어되도록 한다. 즉, 칩 인에이블 바 신호(CE#) 또는 어드레스 밸리드 바 신호(ADV#)가 로우 상태로 인에이블 될 때 어드레스 신호(ADD)가 천이하는 것을 검출하여 어드레스 천이 검출 신호(ATD)가 하이 상태로 출력되도록 하고, 유효하지 않은(invalid) 어드레스 신호에 의해서는 어드레스 천이 검출 신호(ATD)가 발생하지 않도록 한다. 따라서, 어드레스 천이 검출 신호(ATD)의 라이징 에지에 동기하여, 킥 신호(KICK)을 로우 상태에서 하이 상태로 천이하여 부스팅 전압을 발생시키고, 어드레스 천이 검출 신호(ATD)를 설정된 시간 동안 지연시키고, 그 지연된 신호를 킥 디스에이블 신호(KICKdisable)로서 출력한다. 상기 킥 디스에이블 신호(KICKdisable)에 응답하여, 상기 킥 신호(KICK)가 로우 상태로 천이한다. 그리고 다음 유효한(valid) 어드레스 신호에 의한 어드레스 천이 검출 신호(ATD)가 라이징할 때 다시 킥 신호(KICK)를 출력할 수 있도록 한다. 이렇게 해서 독출 속도를 약 20㎱ 정도 줄일 수 있다.
상술한 바와 같이 본 발명에 의하면 어드레스 천이 검출 신호를 종래의 방법과는 다르게 어드레스 밸리드 바 신호에 의하여 제어되도록 함으로써 액티브 모드일 때 부스팅 전압을 빠르게 출력할 수 있어 초기 독출 속도를 빠르게 할 수 있다.
도 1은 종래의 플래쉬 메모리 장치의 블럭도.
도 2는 종래의 플래쉬 메모리 장치를 구동시키기 위한 입력 파형도.
도 3은 종래의 플래쉬 메모리 장치를 구동시키기 위한 상세 입력 파형도.
도 4는 본 발명에 따른 플래쉬 메모리 장치의 블럭도.
도 5는 본 발명에 따른 플래쉬 메모리 장치를 구동시키기 위한 입력 파형도.

Claims (1)

  1. 플래쉬 메모리 장치의 구동 방법에 있어서,
    칩 인에이블 신호와 어드레스 밸리드 바 신호 중 어느 하나가 인에이블 될 때, 어드레스 천이 검출 신호를 인에이블시키는 단계;
    상기 어드레스 천이 검출 신호의 라이징 에지에 동기하여, 킥 신호를 인에이블시키는 단계;
    상기 킥 신호에 응답하여, 워드라인에 공급될 부스팅 전압을 발생하는 단계;
    상기 어드레스 천이 검출 신호를 설정된 시간 동안 지연시키고, 그 지연된 신호를 킥 디스에이블 신호로서 출력하는 단계; 및
    상기 킥 디스에이블 신호에 응답하여, 상기 킥 신호를 디스에이블시키는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 장치의 구동 방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06215592A (ja) * 1993-01-14 1994-08-05 Fujitsu Ltd 不揮発性半導体記憶装置
JPH06267287A (ja) * 1992-06-19 1994-09-22 Intel Corp フラッシュ・メモリ用の書込み状態機械インタフェース回路へのアドレス遷移を検出する方法と装置
US5805517A (en) * 1996-12-27 1998-09-08 Intel Corporation Self-calibrating address transition detection scheme
KR19990012426A (ko) * 1997-07-29 1999-02-25 윤종용 낮은 전원 전압에서 안정된 독출 동작이 가능한 플래시 메모리 장치
KR20010055444A (ko) * 1999-12-10 2001-07-04 윤종용 플래시 메모리 장치의 워드 라인 제어 회로

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06267287A (ja) * 1992-06-19 1994-09-22 Intel Corp フラッシュ・メモリ用の書込み状態機械インタフェース回路へのアドレス遷移を検出する方法と装置
JPH06215592A (ja) * 1993-01-14 1994-08-05 Fujitsu Ltd 不揮発性半導体記憶装置
US5805517A (en) * 1996-12-27 1998-09-08 Intel Corporation Self-calibrating address transition detection scheme
KR19990012426A (ko) * 1997-07-29 1999-02-25 윤종용 낮은 전원 전압에서 안정된 독출 동작이 가능한 플래시 메모리 장치
KR20010055444A (ko) * 1999-12-10 2001-07-04 윤종용 플래시 메모리 장치의 워드 라인 제어 회로

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