JP3124101B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えばフラッシュ型Ｅ
ＥＰＲＯＭ（Electrical Erasable and Programmable R
OM）のように、ドレイン近傍で発生させたホットエレク
トロンをゲート酸化膜を介してフローティングゲートに
注入して情報を記憶する不揮発性半導体記憶装置に関す
る。
【０００２】
【従来の技術】従来のこの種の不揮発性半導体記憶装置
の構成を図３を参照して説明する。図中、符号Ｔｒ１は
フラッシュ型メモリセルを構成するトランジスタ、Ｔｒ
２はデコーダ部等の周辺回路のトランジスタである。各
トランジスタＴｒ１、Ｔｒ２は、Ｐ型のシリコン基板１
上のフィールド酸化膜２で分離された各領域に形成され
ている。このうちメモルセル部のトランジスタＴｒ１
は、ゲート酸化膜（トンネル酸化膜とも言われる）３ａ
の上に積層形成されたフローティングゲート４、層間絶
縁膜５、コントロールゲート６からなるフローティング
ゲート構造体と、このゲート構造体の両側の基板１中に
それぞれ形成されたＮ+ 拡散層であるソース拡散層７お
よびドレイン拡散層８とから構成されている。周辺回路
部のトランジスタＴｒ２は、ゲート酸化膜３ｂの上に形
成されたゲート電極９と、その両側にそれぞれ形成され
たＮ+ 拡散層であるソース拡散層１０およびドレイン拡
散層１１とから構成されている。
【０００３】上述したフラッシュ型メモリセルでは、コ
ントロールゲート６に正の高電圧を印加するとともに、
ドレイン拡散層８に正電圧を印加することにより、ドレ
イン拡散層８の近傍に電界を集中させてホットエレクト
ロンを発生させ、このホットエレクトロンをゲート酸化
膜３ａを介してフローティングゲート４に注入して情報
を不揮発的に記憶している。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな構成を有する従来例の場合には、次のような問題が
ある。すなわち、この種の不揮発性半導体記憶装置は高
集積化の要請が強いので、各トランジスタの微細化が進
められているのであるが、上述した記憶装置の周辺トラ
ンジスタＴｒ２は、いわゆるシングルドレイン構造であ
るので、微細化のためにあまりゲート長を短くすると、
ドレイン近傍に電界が集中してホットエレクトロンが発
生しやすい。これらのホットエレクトロンはトランジス
タＴｒ２のゲート酸化膜３ｂ中にトラップされ、負の固
定電荷となるのでトランジスタＴｒ２の閾値が正方向に
変動して、回路の誤動作を招くという不都合を生じる。
【０００５】このような微細化の問題を解消するため
に、ドレイン拡散層１１の近傍に低濃度（Ｎ- ）層を設
けてドレイン近傍の電界集中を緩和する、いわゆるＬＤ
Ｄ（Lightly-Doped Drain)構造のＭＯＳＦＥＴが提案さ
れている。しかし、ＬＤＤ構造を、不揮発性半導体記憶
装置の各トランジスタに一律に適用すると、メモリセル
部のトランジスタＴｒ１のドレイン拡散層８の近傍での
ホットエレクトロンの発生が抑制されるので、情報の書
き込み効率が低下するという別異の問題点が生じる。
【０００６】本発明は、このような事情に鑑みてなされ
たものであって、周辺回路部のトランジスタを微細化す
るとともに、メモリセル部のトランジスタの書き込み効
率を向上することができる不揮発性半導体記憶装置およ
びその製造方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】本発明は、このような目
的を達成するために、次のような構成をとる。すなわ
ち、請求項１に記載の発明は、ドレイン近傍で発生させ
たホットエレクトロンをゲート酸化膜を介してフローテ
ィングゲートに注入して情報を記憶するメモリセルトラ
ンジスタと、その周辺回路を構成する周辺トランジスタ
とを備えた不揮発性半導体記憶装置において、前記メモ
リセルトランジスタは、フローティングゲート構造体の
両側に当たる第１導電型の半導体基板中に第２導電型の
高濃度不純物拡散層であるソース拡散層とドレイン拡散
層を備え、かつ、前記ソース拡散層と前記半導体基板と
の間に第２導電型の低濃度不純物拡散層が介在し、前記
ドレイン拡散層と前記半導体基板との間に第１導電型の
低濃度不純物拡散層が介在し、前記周辺トランジスタ
は、ゲート電極の両側にあたる前記基板中に第２導電型
の高濃度不純物拡散層であるソース拡散層とドレイン拡
散層を備え、かつ、これらの拡散層と前記半導体基板と
の間に第２導電型の低濃度不純物拡散層がそれぞれ介在
しているものである。
【０００８】また、請求項２に記載の発明は、ドレイン
近傍で発生させたホットエレクトロンをゲート酸化膜を
介してフローティングゲートに注入して情報を記憶する
メモリセルトランジスタと、その周辺回路を構成する周
辺トランジスタとを備えた不揮発性半導体記憶装置の製
造方法において、第１導電型の半導体基板上に分離形成
された素子領域にゲート酸化膜を介して、前記メモリセ
ルトランジスタのフローティングゲート構造体と前記周
辺トランジスタのゲート電極とを形成する第１行程と、
前記メモリセルトランジスタのドレイン領域をマスキン
グして、前記半導体基板中に第２導電型の不純物を拡散
することにより、前記メモリセルトランジスタのソース
領域と、前記周辺トランジスタのソースおよびドレイン
領域に、第２導電型の低濃度不純物拡散層をそれぞれ自
己整合によって同時に形成する第２行程と、前記メモリ
セルトランジスタのソース領域と前記周辺トランジスタ
のソースおよびドレイン領域をそれぞれマスキングし
て、前記半導体基板中に第１導電型の不純物を拡散する
ことにより、前記メモリセルトランジスタのドレイン領
域に第１導電型の低濃度不純物拡散層を自己整合によっ
て形成する第３行程と、前記メモリセルトランジスタの
フローティングゲート構造体および前記周辺トランジス
タのゲート電極にそれぞれサイドウォールスペーサを形
成して、前記半導体基板中に第２導電型の不純物を拡散
することにより、前記メモリセルトランジスタおよび前
記周辺トランジスタの各ソースおよびドレイン領域に第
２導電型の高濃度不純物拡散層であるソース拡散層およ
びドレイン拡散層をそれぞれ自己整合によって同時に形
成する第４行程と、を備えたものである。
【０００９】
【作用】本発明の作用は次のとおりである。すなわち、
請求項１に記載の発明によれば、メモリセルトランジス
タは、第２導電型の高濃度不純物拡散層であるドレイン
拡散層と第１導電型の半導体基板との間に、第１導電型
の低濃度不純物拡散層が介在し、濃度勾配が急峻になっ
ているので、ホットエレクトロンの発生が助長され、書
き込み効率が向上する。また、メモリセルトランジスタ
のソース領域は、第２導電型の高濃度不純物拡散層であ
るソース拡散層と第１導電型の半導体基板との間に、第
２導電型の低濃度不純物拡散層が介在し、濃度勾配が緩
くなっているので、フローティングゲートに蓄積された
情報を消去する際にソース領域に印加される高電圧に対
する耐圧性能が向上する。一方、周辺トランジスタは、
第２導電型の高濃度不純物拡散層であるソース拡散層お
よびドレイン拡散層と、第１導電型の半導体基板との間
に、第２導電型の低濃度不純物拡散層が介在した、いわ
ゆるＬＤＤ構造になっている。したがって、ドレイン近
傍の電界集中が緩和され、ホットエレクトロンの発生が
抑制されるので、ゲート長を短くすることができ、周辺
トランジスタの微細化を図ることができる。
【００１０】請求項２に記載の発明によれば、第１行程
でメモリセルトランジスタのフローティングゲート構造
体と周辺トランジスタのゲート電極が形成され、第２行
程でメモリセルトランジスタのソース領域と周辺トラン
ジスタのソースおよびドレイン領域に、第２導電型の低
濃度不純物拡散層が自己整合によって同時に形成され、
第３行程でメモリセルトランジスタのドレイン領域に第
１導電型の低濃度不純物拡散層が自己整合によって形成
され、第４行程で各トランジスタのソースおよびドレイ
ン領域に第２導電型の高濃度不純物拡散層であるソース
拡散層およびドレイン拡散層がそれぞれ自己整合によっ
て同時に形成されるので、請求項１に記載の不揮発性半
導体記憶装置が比較的容易に実現される。
【００１１】
【実施例】以下、図面を参照して本発明の一実施例を説
明する。図１は、本発明に係る不揮発性半導体記憶装置
の一実施例の素子構造を示した断面図である。
【００１２】図中、符号Ｔｒ１１はフラッシュ型メモリ
セルを構成するトランジスタ、Ｔｒ１２はデコーダ部等
の周辺回路のトランジスタである。各トランジスタＴｒ
１１、Ｔｒ１２は、Ｐ型のシリコン基板１１上のフィー
ルド酸化膜１２で分離された各領域に形成されている。
このうちメモルセル部のトランジスタＴｒ１１は、ゲー
ト酸化膜（トンネル酸化膜とも言われる）１３ａの上に
積層形成されたフローティングゲート１４、層間絶縁膜
１５、コントロールゲート１６からなるフローティング
ゲート構造体を備えている。このゲート構造体の両側の
基板１１中にＮ+ 拡散層であるソース拡散層１７および
ドレイン拡散層１８が形成されている。さらに、ソース
拡散層１７とシリコン基板１１との間にＮ- 拡散層２２
が介在し、ドレイン拡散層１８とシリコン基板１１との
間にＰ- 拡散層２３が介在している。なお、符号２６ａ
は、フローティングゲート構造体の側面部に形成された
サイドウォールスペーサである。
【００１３】一方、周辺回路部のトランジスタＴｒ１２
は、ゲート酸化膜１３ｂの上に形成されたゲート電極１
９と、その両側にそれぞれ形成されたＮ+ 拡散層である
ソース拡散層２０およびドレイン拡散層２１と、これら
の拡散層２０，２１とシリコン基板１１との間に介在さ
れたＮ- 拡散層２４，２５とから構成されている。な
お、符号２６ｂは、ゲート電極１９の側面部に形成され
たサイドウォールスペーサである。
【００１４】上述したメモリセルトランジスタＴｒ１１
は、ドレイン領域がＮ+ ドレイン拡散層１８とＰ- 拡散
層２３の二重構造によって、濃度勾配が急峻になってい
る。そのため、情報の書き込みのためにドレイン領域に
正電圧が印加されたとき、ドレイン近傍の空乏層の拡が
りが抑えられ、ドイレン近傍に電界が集中するので、ホ
ットエレクトロンの発生が助長され、情報の書き込みが
効率よく行われる。また、ソース領域は、Ｎ+ ソース拡
散層１７とＮ- 拡散層２２の二重構造によって、濃度勾
配が緩くなっている。そのため、フローティングゲート
１４に蓄積された情報を消去する際にソース領域に印加
される高電圧に対する耐圧性能が向上する。
【００１５】一方、周辺トランジスタＴｒ１２のソース
およびドレイン領域は、Ｎ+ ソース拡散層２０とＮ- 拡
散層２４、Ｎ+ ドレイン拡散層２１とＮ- 拡散層２５の
二重構造によって、それぞれ濃度勾配が緩くなってい
る。そのため、ソース、ドレイン近傍の空乏層が拡がっ
て電界集中が緩和され、ホットエレクトロンの発生が抑
制されるので、ゲート長さを短くすることができ、周辺
トランジスタＴｒ１２の微細化が図られる。
【００１６】以下、図２を参照して図１に示した不揮発
性半導体記憶装置の製造方法を説明する。
【００１７】＜第１行程＞図２の（ａ）を参照する。ま
ず、Ｐ型のシリコン基板１１にフィールド酸化膜１２を
堆積して、メモリセルトランジスタＴｒ１１および周辺
トランジスタＴｒ１２を形成する素子領域をそれぞれ分
離する。次に、各素子領域にゲート酸化膜１３ａ，１３
ｂを形成する。メモリセルトランジスタＴｒ１１のゲー
ト酸化膜１３ａの上に、燐（Ｐ）等をドープした導電性
のポリシリコンからなるフローティングゲート１４と、
ＳｉＯ2 ／Ｓｉ3 Ｎ4 の２層絶縁層等からなる層間絶縁
膜１５と、前述と同様の導電性のポリシリコンからなる
コントロールゲート１６とを、その順に積層してなるフ
ローティングゲート構造体が形成される。また、周辺ト
ランジスタＴｒ１２のゲート酸化膜１３ｂの上に導電性
のポリシリコンからなるゲート電極１９が形成される。
【００１８】＜第２行程＞図２の（ｂ）を参照する。メ
モリセルトランジスタＴｒ１１のドレイン領域をフォト
レジスト２７でマスキングして、燐（Ｐ+ ）をイオン注
入することにより、周辺トランジスタＴｒ１２のソース
領域と、周辺トランジスタＴｒ１２のソースおよびドレ
イン領域に、Ｎ- 拡散層２２，２４，２５を自己整合に
よって同時に形成する。
【００１９】＜第３行程＞ 図２の（ｃ）を参照する。周辺トランジスタＴｒ１１の
ソース領域と、周辺トランジスタＴｒ１２のソースおよ
びドレイン領域をそれぞれフォトレジスト２８でマスキ
ングして、ボロン（Ｂ+ ）をイオン注入することによ
り、周辺トランジスタＴｒ１１のドレイン領域に、Ｐ-
拡散層２３を自己整合によって形成する。
【００２０】＜第４行程＞図２の（ｄ）を参照する。シ
リコン基板１１の全表面にシリコン酸化膜を堆積し、こ
のシリコン酸化膜をプラズマエッチング等でエッチバッ
クすることにより、上述したフローティングゲート構造
体（１４，１５，１６）およびゲート電極１９の側面部
にシリコン酸化膜のサイドウォールスペーサ２６ａ，２
６ｂを形成する。次に、砒素（Ａｓ+ ）をイオン注入す
ることにより、メモリセルトランジスタＴｒ１１および
周辺トランジスタＴｒ１２の各ソース、ドレイン領域に
Ｎ+のソース拡散層１７，２０、ドレイン拡散層１８，
２１を自己整合によって同時に形成する。
【００２１】なお、上述した実施例では、Ｎ- 拡散層２
２，２４，２５を形成した後、Ｐ-拡散層２３を形成し
たが、本発明はこれに限らず、上述した第２行程と第３
行程を入れ換えて、先にＰ- 拡散層２３を形成し、その
後、Ｎ- 拡散層２２，２４，２５を形成してもよい。
【００２２】また、本発明は、上述した実施例装置の導
電型に限定されず、これとは逆極性の導電型の不揮発性
半導体記憶装置にも適用できることは勿論である。
【００２３】
【発明の効果】以上の説明から明らかなように、請求項
１に記載の発明に係る不揮発性半導体記憶装置によれ
ば、メモリセルトランジスタのドレイン領域については
濃度勾配を急峻にして電界を集中させることによりホッ
トエレクトロンの発生を助長しているので、効率よく情
報の書き込みを行うことができる。また、メモリセルト
ランジスタのソース領域については濃度勾配を緩くして
いるので、情報消去時の耐圧特性が向上する。さらに、
周辺トランジスタについては、いわゆるＬＤＤ構造を採
用して電界の緩和を図り、ホットエレクトロンの発生を
抑制しているので、ゲート長を短くして周辺トランジス
タの微細化を図ることができる。
【００２４】さらに、請求項２に記載の発明に係る不揮
発性半導体記憶装置の製造方法によれば、第２行程で
は、メモリセルトランジスタのソース領域と周辺トラン
ジスタのソースおよびドレイン領域に低濃度不純物拡散
層を自己整合によって同時に形成し、第４行程では、各
トランジスタのソース拡散層およびドレイン拡散層をそ
れぞれ自己整合によって同時に形成しているので、請求
項１に記載の不揮発性半導体記憶装置を比較的容易に実
現することができる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性半導体記憶装置の一実施
例の素子構造を示した断面図である。
【図２】実施例装置の製造手順を示した断面図である。
【図３】従来の不揮発性半導体記憶装置の素子構造を示
した断面図である。
【符号の説明】
Ｔｒ１１…メモリセルトランジスタ Ｔｒ１２…周辺トランジスタ １１…シリコン基板 １２…フィールド酸化膜 １３ａ，１３ｂ…ゲート酸化膜 １４…フローティングゲート １５…層間絶縁膜 １６…コントロールゲート １７，２０…ソース拡散層 １８，２１…ドレイン拡散層 ２２，２４，２５…Ｎ- 拡散層 ２３…Ｐ- 拡散層 ２６ａ，２６ｂ…サイドウォールスペーサ
フロントページの続き (56)参考文献 特開 平５−167078（ＪＰ，Ａ) 特開 平４−111364（ＪＰ，Ａ) 特開 平３−66171（ＪＰ，Ａ) 特開 平２−284473（ＪＰ，Ａ) 特開 平２−206177（ＪＰ，Ａ) 特開 平２−129968（ＪＰ，Ａ) 特開 平２−78276（ＪＰ，Ａ) 特開 平２−58268（ＪＰ，Ａ) 特開 平２−2686（ＪＰ，Ａ) 特開 平１−194197（ＪＰ，Ａ) 特開 平１−155629（ＪＰ，Ａ) 特開 昭63−299280（ＪＰ，Ａ) 特開 昭62−76676（ＪＰ，Ａ) 特開 昭61−64154（ＪＰ，Ａ) 特開 昭56−116670（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 ドレイン近傍で発生させたホットエレク
    トロンをゲート酸化膜を介してフローティングゲートに
    注入して情報を記憶するメモリセルトランジスタと、そ
    の周辺回路を構成する周辺トランジスタとを備えた不揮
    発性半導体記憶装置において、 前記メモリセルトランジスタは、フローティングゲート
    構造体の両側に当たる第１導電型の半導体基板中に第２
    導電型の高濃度不純物拡散層であるソース拡散層とドレ
    イン拡散層を備え、かつ、前記ソース拡散層と前記半導
    体基板との間に第２導電型の低濃度不純物拡散層が介在
    し、前記ドレイン拡散層と前記半導体基板との間に第１
    導電型の低濃度不純物拡散層が介在し、 前記周辺トランジスタは、ゲート電極の両側にあたる前
    記基板中に第２導電型の高濃度不純物拡散層であるソー
    ス拡散層とドレイン拡散層を備え、かつ、これらの拡散
    層と前記半導体基板との間に第２導電型の低濃度不純物
    拡散層がそれぞれ介在していること、 を特徴とする不揮発性半導体記憶装置。
  2. 【請求項２】 ドレイン近傍で発生させたホットエレク
    トロンをゲート酸化膜を介してフローティングゲートに
    注入して情報を記憶するメモリセルトランジスタと、そ
    の周辺回路を構成する周辺トランジスタとを備えた不揮
    発性半導体記憶装置の製造方法において、 第１導電型の半導体基板上に分離形成された素子領域に
    ゲート酸化膜を介して、前記メモリセルトランジスタの
    フローティングゲート構造体と前記周辺トランジスタの
    ゲート電極とを形成する第１行程と、 前記メモリセルトランジスタのドレイン領域をマスキン
    グして、前記半導体基板中に第２導電型の不純物を拡散
    することにより、前記メモリセルトランジスタのソース
    領域と、前記周辺トランジスタのソースおよびドレイン
    領域に、第２導電型の低濃度不純物拡散層をそれぞれ自
    己整合によって同時に形成する第２行程と、 前記メモリセルトランジスタのソース領域と前記周辺ト
    ランジスタのソースおよびドレイン領域をそれぞれマス
    キングして、前記半導体基板中に第１導電型の不純物を
    拡散することにより、前記メモリセルトランジスタのド
    レイン領域に第１導電型の低濃度不純物拡散層を自己整
    合によって形成する第３行程と、 前記メモリセルトランジスタのフローティングゲート構
    造体および前記周辺トランジスタのゲート電極にそれぞ
    れサイドウォールスペーサを形成して、前記半導体基板
    中に第２導電型の不純物を拡散することにより、前記メ
    モリセルトランジスタおよび前記周辺トランジスタの各
    ソースおよびドレイン領域に第２導電型の高濃度不純物
    拡散層であるソース拡散層およびドレイン拡散層をそれ
    ぞれ自己整合によって同時に形成する第４行程と、 を備えたことを特徴とする不揮発性半導体記憶装置の製
    造方法。
JP04042236A 1992-01-30 1992-01-30 不揮発性半導体記憶装置およびその製造方法 Expired - Fee Related JP3124101B2 (ja)

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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5424567A (en) * 1991-05-15 1995-06-13 North American Philips Corporation Protected programmable transistor with reduced parasitic capacitances and method of fabrication
JPH0745730A (ja) * 1993-02-19 1995-02-14 Sgs Thomson Microelettronica Spa ２レベルのポリシリコンｅｅｐｒｏｍメモリ・セル並びにそのプログラミング方法及び製造方法、集積されたｅｅｐｒｏｍ記憶回路、ｅｅｐｒｏｍメモリ・セル及びそのプログラミング方法
US6278162B1 (en) * 1993-06-30 2001-08-21 Integrated Device Technology, Inc. ESD protection for LDD devices
US5468990A (en) * 1993-07-22 1995-11-21 National Semiconductor Corp. Structures for preventing reverse engineering of integrated circuits
BE1007475A3 (nl) * 1993-09-06 1995-07-11 Philips Electronics Nv Halfgeleiderinrichting met een niet-vluchtig geheugen en werkwijze ter vervaardiging van een dergelijke halfgeleiderinrichting.
US5475251A (en) * 1994-05-31 1995-12-12 National Semiconductor Corporation Secure non-volatile memory cell
US5641696A (en) * 1994-08-31 1997-06-24 Nkk Corporation Method of forming diffusion layer and method of manufacturing nonvolatile semiconductor memory device
US5574685A (en) * 1994-09-01 1996-11-12 Advanced Micro Devices, Inc. Self-aligned buried channel/junction stacked gate flash memory cell
US5815433A (en) * 1994-12-27 1998-09-29 Nkk Corporation Mask ROM device with gate insulation film based in pad oxide film and/or nitride film
JPH0951078A (ja) * 1995-05-29 1997-02-18 Mitsubishi Electric Corp 半導体記憶装置および半導体装置
US5838041A (en) * 1995-10-02 1998-11-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region
JP3431367B2 (ja) * 1995-10-03 2003-07-28 東芝マイクロエレクトロニクス株式会社 不揮発性半導体記憶装置の製造方法
JP3498116B2 (ja) * 1995-10-26 2004-02-16 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
US5719427A (en) * 1997-01-14 1998-02-17 Pericom Semiconductor Corp. Avalanche-enhanced CMOS transistor for EPROM/EEPROM and ESD-protection structures
KR100274590B1 (ko) * 1997-07-29 2001-01-15 윤종용 낮은전원전압에서안정된독출동작이가능한플래시메모리장치
US5959892A (en) * 1997-08-26 1999-09-28 Macronix International Co., Ltd. Apparatus and method for programming virtual ground EPROM array cell without disturbing adjacent cells
TW437099B (en) * 1997-09-26 2001-05-28 Matsushita Electronics Corp Non-volatile semiconductor memory device and the manufacturing method thereof
US6121655A (en) 1997-12-30 2000-09-19 Matsushita Electric Industrial Co., Ltd. Nonvolatile semiconductor memory device and method for fabricating the same and semiconductor integrated circuit
US6518122B1 (en) * 1999-12-17 2003-02-11 Chartered Semiconductor Manufacturing Ltd. Low voltage programmable and erasable flash EEPROM
US7049188B2 (en) * 2002-11-26 2006-05-23 Advanced Micro Devices, Inc. Lateral doped channel
US7208407B2 (en) * 2004-06-30 2007-04-24 Micron Technology, Inc. Flash memory cells with reduced distances between cell elements
KR100785038B1 (ko) * 2006-04-17 2007-12-12 삼성전자주식회사 비정질 ＺｎＯ계 ＴＦＴ
KR101509663B1 (ko) 2007-02-16 2015-04-06 삼성전자주식회사 산화물 반도체층 형성 방법 및 이를 이용한 반도체 소자제조방법
KR20080088284A (ko) * 2007-03-29 2008-10-02 삼성전자주식회사 플래시 메모리 소자
KR101334181B1 (ko) * 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US20080296701A1 (en) * 2007-05-29 2008-12-04 Ememory Technology Inc. One-time programmable read-only memory
WO2008156312A2 (en) 2007-06-19 2008-12-24 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
US7935964B2 (en) * 2007-06-19 2011-05-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
KR101496148B1 (ko) * 2008-05-15 2015-02-27 삼성전자주식회사 반도체소자 및 그 제조방법
KR101468591B1 (ko) * 2008-05-29 2014-12-04 삼성전자주식회사 산화물 반도체 및 이를 포함하는 박막 트랜지스터
JP2012204435A (ja) 2011-03-24 2012-10-22 Toshiba Corp 不揮発性半導体記憶装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4939558A (en) * 1985-09-27 1990-07-03 Texas Instruments Incorporated EEPROM memory cell and driving circuitry
US5257095A (en) * 1985-12-04 1993-10-26 Advanced Micro Devices, Inc. Common geometry high voltage tolerant long channel and high speed short channel field effect transistors
US4928156A (en) * 1987-07-13 1990-05-22 Motorola, Inc. N-channel MOS transistors having source/drain regions with germanium
US5032881A (en) * 1990-06-29 1991-07-16 National Semiconductor Corporation Asymmetric virtual ground EPROM cell and fabrication method
JP2624878B2 (ja) * 1990-07-06 1997-06-25 株式会社東芝 半導体装置
US5234850A (en) * 1990-09-04 1993-08-10 Industrial Technology Research Institute Method of fabricating a nitride capped MOSFET for integrated circuits
US5124780A (en) * 1991-06-10 1992-06-23 Micron Technology, Inc. Conductive contact plug and a method of forming a conductive contact plug in an integrated circuit using laser planarization

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Publication number Publication date
JPH05218451A (ja) 1993-08-27
US5337274A (en) 1994-08-09

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