JPWO2006025083A1 - 半導体装置、半導体装置の試験方法およびデータ書き込み方法 - Google Patents

半導体装置、半導体装置の試験方法およびデータ書き込み方法 Download PDF

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Abstract

書き込み電圧の最適条件を見付けることができる半導体装置を提供する。半導体装置は、試験モード時、外部から入力された信号をラッチするラッチ回路と、ラッチ回路にラッチされた信号に応じて、メモリセルへの書き込み時に用いる書き込み電圧を規定する信号を生成する生成回路とを含む。また、生成回路は、書き込み電圧の初期電圧を規定する信号を生成する回路と、書き込み電圧のパルス幅を規定する信号を生成する回路と、書き込み電圧がステップ状に増加する書き込み電圧である場合、書き込み電圧のステップ幅を規定する信号を生成する回路とを含む。これにより、書き込み電圧の最適条件を見付けることができ、精密な書き込み動作を実現することができる。

Description

本発明は、半導体装置、試験方法およびデータ書き込み方法に関する。
半導体メモリは、その電源を消去すると情報も消えてしまう揮発性のものと、電源を消しても情報が保持される不揮発性のものとに大別される。後者の不揮発性メモリの代表として、データ消去を一斉に行うことで書き換え時間を短縮化したフラッシュメモリが知られている。このようなフラッシュメモリにおいてデバイスごとのばらつきに影響されないようにしたものとして以下のようなものが提案されている。
特許文献１記載の装置は、動作試験時に、プログラム幅などの最適な書き込み条件を見出しておいて、その情報をチップ内に記憶させておき、通常動作時には制御回路がその情報をアクセスしてチップ特有の書き込み条件で動作させるというものである。また、特許文献２記載の装置は、書き込み手段においてステッププログラム時の電圧増加幅をチップ毎に設定するというものである。
また、近年、フラッシュメモリにおいて多値メモリセルを有するものが提案されている。図１は多値メモリセルにおけるしきい値分布を示す図である。図１において横軸はしきい値、縦軸はビット数を示す。多値メモリを有する品種には、例えばメモリセルのレベルがレベル１、レベル２、レベル３、レベル４と４つ存在し、この４つのレベルが二つの出力（又は入力）データを構成する。レベル４のデータを書き込む時にも、レベル１、レベル２、レベル３と各レベルを経てレベル４に到達する書き込み手法が一般的に多く使用される。
日本国公開特許公報 特開２００２−１９７８８０号 日本国公開特許公報 特開２００３−２２３７９１号
しかしながら、このような多値メモリセルにおいて、例えばしきい値Ｖｔｈの範囲が０ｖ〜８ｖぐらいである場合、４値を実現するためには、１値あたりの分布はおおむね１ｖ程度に納めなければならない。このように非常に狭い領域に分布を納めるためには、非常に精密な書き込み動作を実現しなければならない。この精密な書き込み動作を実現するには、最適な書き込み条件を見付ける必要がある。
また特許文献１記載の装置は、動作試験時に、プログラム幅などの最適な書き込み条件を見出しておくというものであるが、実際にどのようにしてプログラム幅などの最適な書き込み条件を見出すかについては具体的に開示されていない。
また特許文献２記載の装置は、ステッププログラム時の電圧増加幅をチップ毎に設定するというものであるが、最適な電圧増加幅をどのように見出すかについては具体的に開示されていない。
そこで、本発明は前述した従来における課題を解決し、書き込み電圧の最適条件を見付けることができる半導体装置、試験方法およびデータ書き込み方法を提供することを目的とする。
上記課題を解決するために、本発明は、試験モード時、外部から入力された信号をラッチするラッチ回路と、前記ラッチ回路にラッチされた信号に応じて、メモリセルへの書き込み時に用いる書き込み電圧を規定する信号を生成する生成回路とを含む半導体装置である。本発明によれば、試験モード時に外部から入力された信号を用いて、メモリセルの書き込み時に用いる書き込み電圧を内部で生成することで、書き込み電圧の最適条件を簡単に見付けることができる。通常動作時、この最適な書き込み電圧を用いることで、精密な書き込み動作を実現することができる。
前記生成回路は、前記書き込み電圧の初期電圧を規定する信号を生成する回路を含む構成とすることができる。本発明によれば、試験モード時に外部から入力された信号を用いて、書き込み電圧の初期電圧を規定する信号を内部で生成することで、書き込み電圧の初期電圧の最適条件を簡単に見付けることができる。通常動作時、この最適な書き込み電圧の初期電圧を用いることで、精密な書き込み動作を実現することができる。
前記生成回路は、前記書き込み電圧のパルス幅を規定する信号を生成する回路を含む構成とすることができる。本発明によれば、試験モード時に外部から入力された信号を用いて、書き込み電圧のパルス幅を規定する信号を内部で生成することで、書き込み電圧のパルス幅の最適条件を見付けることができる。通常動作時、この最適なパルス幅の書き込み電圧を用いることで、精密な書き込み動作を実現することができる。
前記生成回路は、前記書き込み電圧がステップ状に増加する書き込み電圧である場合、前記書き込み電圧のステップ幅を規定する信号を生成する回路を含む構成とすることができる。本発明によれば、試験モード時に外部から入力される信号を用いて、書き込み電圧のステップ幅を規定する信号を生成することで、書き込み電圧のステップ幅の最適条件を見付けることができる。通常動作時、最適なステップ幅の書き込み電圧を用いることで、精密な書き込み動作を実現することができる。
前記生成回路は、前記書き込み電圧がステップ状に増加する書き込み電圧である場合、前記書き込み電圧のステップ幅を規定する信号を生成する回路を含み、前記半導体装置は更に、前記回路が生成する書き込み電圧のステップ幅を規定する信号によって所定の容量を選択するスイッチが制御される電圧制御回路を含む構成とすることができる。本発明によれば、最適なステップ幅の書き込み電圧を生成することができる。
前記ラッチ回路は、所定のアドレス端子に接続され、前記外部から入力された信号は、前記アドレス端子を介して入力されたアドレス信号とすることができる。本発明によれば、試験モード時に外部から入力されたアドレス信号を用いて、書き込み電圧を内部で生成できる。
更に、試験モード時、所定のベリファイ期間に前記メモリセルから読み出したセルデータからベリファイデータを出力するセンスアンプ回路と、前記センスアンプ回路からのベリファイデータを外部に出力する出力回路とを含む構成とすることができる。本発明によれば、試験モード時、外部でメモリセルへの書き込み状態を判断することで、書き込み電圧の最適条件を見付けることができる。通常動作時、この最適な書き込み電圧を用いることで、精密な書き込み動作を実現することができる。
更に、前記ラッチ回路にラッチされた信号を用いて、複数のリファレンスセルの中から所定のベリファイ動作時に用いるリファレンスセルが選択されるリファレンス回路を含む構成とすることができる。
前記ラッチ回路は、前記書き込み電圧を規定する信号の種類に応じて、前記外部から入力された信号をラッチするよう構成することができる。本発明によれば、ラッチされる信号の数を変更することによって、書き込み電圧のバリエーションの数を増やすことができる。
更に、前記ラッチ回路にラッチされた信号を記憶する不揮発性のメモリ（Content Addressable Memory：ＣＡＭ）を含むことが好ましい。本発明によれば、ラッチ回路にラッチされた信号を不揮発性のメモリに記憶させておくことで、出荷後は不揮発性のメモリに記憶させた信号に基づいて書き込み電圧を規定する信号を生成することができる。これにより、通常動作時、最適な書き込み電圧を用いて精密な書き込み動作を実現することができる。
前記半導体装置は更に、前記ラッチ回路にラッチされた信号を記憶する不揮発性のメモリと、前記不揮発性のメモリに記憶された信号に基づいて、前記書き込み電圧を規定する信号を生成する制御回路とを含む構成とすることができる。本発明によれば、ラッチ回路にラッチされた信号を不揮発性のメモリに記憶させておくことで、出荷後は不揮発性のメモリに記憶させた信号に基づいて書き込み電圧を規定する信号を生成することができる。これにより、通常動作時、最適な書き込み電圧を用いて精密な書き込み動作を実現することができる。
前記メモリセルは、例えば複数の異なるしきい値を持つメモリセルである。本発明によれば、多値フラッシュメモリにおいてオーバープログラムを引き起こさないように効率よく有効に書き込み動作を実現することができる。
前記書き込み電圧は、複数の異なるしきい値を持つメモリセルの各レベル毎にステップ状に増加する書き込み電圧とすることができる。本発明によれば、ランプゲートプログラム方式による書き込み時でも、オーバープログラムを引き起こさないように効率よく有効に書き込み動作を実現することができる。
本発明は、試験モード時、外部から入力された信号をラッチするステップと、前記ラッチされた信号を用いてメモリセルへの書き込み時に用いる書き込み電圧を規定する信号を生成する生成ステップとを含む半導体装置の試験方法を提供する。本発明によれば、試験モード時に外部から入力された例えばアドレス信号を用いて、メモリセルの書き込み時に用いる書き込み電圧を内部で生成することで、書き込み電圧の最適条件を簡単に見付けることができる。通常動作時、この最適な書き込み電圧を用いることで、精密な書き込み動作を実現することができる。
前記生成ステップは、前記書き込み電圧の初期電圧を規定する信号を生成するステップを含む構成とすることができる。本発明によれば、試験モード時に外部から入力された信号を用いて、書き込み電圧の初期電圧を規定する信号を内部で生成することで、書き込み電圧の初期電圧の最適条件を簡単に見付けることができる。通常動作時、この最適な書き込み電圧の初期電圧を用いることで、精密な書き込み動作を実現することができる。
前記生成ステップは、前記書き込み電圧のパルス幅を規定する信号を生成するステップを含む構成とすることができる。本発明によれば、試験モード時に外部から入力された信号を用いて、書き込み電圧のパルス幅を規定する信号を内部で生成することで、書き込み電圧のパルス幅の最適条件を見付けることができる。通常動作時、この最適なパルス幅の書き込み電圧を用いることで、精密な書き込み動作を実現することができる。
前記生成ステップは、前記書き込み電圧のステップ幅を規定する信号を生成するステップを含む構成とすることができる。本発明によれば、試験モード時に外部から入力される信号を用いて、書き込み電圧のステップ幅を規定する信号を生成することで、書き込み電圧のステップ幅の最適条件を見付けることができる。通常動作時、最適なステップ幅の書き込み電圧を用いることで、精密な書き込み動作を実現することができる。
本発明は、複数の異なるしきい値を持つメモリセルに複数のレベルのデータを書き込む書き込み回路と、ステップ状に増加する書き込み電圧を規定する信号を前記各レベル毎に生成する生成回路とを含む半導体装置を提供する。本発明によれば、ランプゲートプログラム方式で用いる書き込み電圧を規定する信号を各レベル毎に生成することで、それぞれのレベルの書き込み動作で最適な書き込み電圧の条件を設定して、書き込み時間を短くすることができる。
前記生成回路は、前記書き込み電圧のステップ幅を規定する信号を前記各レベル毎に生成する回路を含む構成とすることができる。本発明によれば、最適な書き込み電圧のステップ幅を各レベル毎に設定することで、書き込み時間を短くすることができる。
前記生成回路は、前記書き込み電圧のパルス幅を規定する信号を前記各レベル毎に生成する回路を含む構成とすることができる。本発明によれば、最適なパルス幅の書き込み電圧を各レベル毎に設定することで、書き込み時間を短くすることができる。
前記生成回路は、前記複数のレベルのうちの最後のレベルを書き込み対象とするとき、他のレベルで用いた書き込み電圧よりもパルス幅の長い書き込み電圧を規定する信号を生成する回路とすることができる。本発明によれば、複数のレベルのうちの最後のレベルを書き込み対象とするとき、他のレベルで用いた書き込み電圧よりもパルス幅の長い書き込み電圧を用いて書き込み動作を行うことで、他のレベルではオーバープログラムを防止しながら、最後のレベルでは書き込み時間を短縮することができる。
更に、前記書き込み電圧が所定の電圧に達したことを検出する検出回路を含み、前記生成回路は、前記複数のレベルのうちの最後のレベルを書き込み対象とするとき、前記検出回路で前記書き込み電圧が所定の電圧に達したことを検出後、他のレベルで用いた書き込み電圧よりもパルス幅の長い書き込み電圧を規定する信号を生成する回路を含む構成とすることができる。本発明によれば、最後のレベルにおいて、所定のレベルまではステップ状に書き込み電圧を増加させながら書き込み動作を行い、所定のレベルを超えた後は他のレベルで用いた書き込み電圧よりもパルス幅の長い書き込み電圧を用いて書き込み動作を行うことで、最後のレベルでの書き込み時間を短縮することができる。
前記生成回路は、前記複数のレベルのうちの第１レベルを書き込み対象としているとき、所定のタイミングにおける書き込み電圧をラッチするラッチ回路と、前記ラッチ回路にラッチされた書き込み電圧に対応した初期の書き込み電圧に基づいて、前記第１レベルの次の第２レベルの書き込み電圧を規定する信号を生成する回路とを含む構成とすることができる。本発明によれば、前のレベルの書き込み電圧を考慮して次のレベルの書き込み電圧を規定する信号を生成することで、デバイス特性に応じた書き込み動作を実現して、書き込み時間を短くすることができる。
前記所定のタイミングは、前記第１レベルに対する所定のプログラムベリファイをパスしたタイミングである。
前記生成回路は例えば、前記書き込み回路を制御する制御回路である。本発明によれば、制御回路の内部で、各レベル毎にステップ状に増加する書き込み電圧を規定する信号を生成することができる。
本発明は、異なる複数のレベルのデータを多値メモリセルに書き込む書き込み回路と、前記書き込み回路を制御し、前記複数のレベルのうちの最後のレベルを書き込み対象とするとき、他のレベルで用いた書き込み電圧よりもパルス幅の長い書き込み電圧を用いて書き込み動作を実行する制御回路とを含む半導体装置を提供する。本発明によれば、複数のレベルのうちの最後のレベルを書き込み対象とするとき、他のレベルで用いた書き込み電圧よりもパルス幅の長い書き込み電圧を用いて書き込み動作を実行することで、オーバープログラムを防止しながら、最後のレベルの書き込み動作に要する時間を大幅に削減できる。
本発明は、異なる複数のレベルのデータを多値メモリセルに書き込む書き込み回路と、前記書き込み回路を制御し、前記複数のレベルのうちの最後のレベルを書き込み対象とするとき、書き込み電圧が所定の電圧に達するまでは、ベリファイ動作を行わず前記書き込み電圧をステップ状に増加させながら書き込み動作を実行する制御回路とを含む半導体装置を提供する。本発明によれば、複数のレベルのうちの最後のレベルを書き込み対象とするとき、書き込み電圧が所定の電圧に達するまでは、ベリファイ動作を行わずに書き込み電圧をステップ状に増加させながら書き込み動作実行することで、最後のレベルの書き込み動作に要する時間を大幅に削減できる。
更に、前記書き込み電圧が所定の電圧に達したことを検出する検出回路を含み、前記制御回路は、前記複数のレベルのうちの最後のレベルを書き込み対象とするとき、前記書き込み電圧が所定の電圧に達するまでは、前記書き込み電圧をステップ状に増加させながら書き込み動作を実行し、前記書き込み電圧が所定の電圧に達した後は、他のレベルで用いた書き込み電圧よりもパルス幅の長い書き込み電圧を用いて書き込み動作を実行する構成とすることができる。本発明によれば、書き込み電圧が所定の電圧に達するまでは、書き込み電圧をステップ状に増加させながら書き込み動作を実行し、前記書き込み電圧に達した後は、他のレベルで用いた書き込み電圧よりもパルス幅の長い書き込み電圧を用いて書き込み動作を実行することで、最後のレベルでの書き込み時間を短縮することができる。
本発明は、複数の異なるしきい値を持つメモリセルに複数のレベルのデータを書き込む書き込み回路と、前記書き込み回路を制御し、前記複数のレベルのうちの第１レベルを書き込み対象として書き込み電圧をステップ状に増加させながら第１の書き込み動作を実行し、前記第１の書き込み動作を実行しながら所定のタイミングにおける書き込み電圧を記憶し、前記第１レベルの次の第２レベルを書き込み対象として前記記憶した書き込み電圧に対応した初期の書き込み電圧をステップ状に増加させながら第２の書き込み動作を行う制御回路とを含む半導体装置を提供する。本発明によれば、前のレベルの書き込み電圧を考慮して次のレベルの書き込み動作を行うことで、無駄な書き込み動作を無くして書き込み時間を短くできる。
更に、前記所定タイミングにおける書き込み電圧をラッチするラッチ回路を含む。
前記所定のタイミングは例えば、前記第１レベルに対する所定のプログラムベリファイをパスしたタイミングである。
前記半導体装置は例えば、フラッシュメモリなどの半導体記憶装置である。
本発明は、多値メモリセルの複数のレベルのうちの第１レベルを書き込み対象として書き込み電圧をステップ状に増加させながら書き込みを行う第１ステップと、前記第１ステップにおける所定のタイミングの書き込み電圧を記憶する第２ステップと、前記第１レベルの次の第２レベルを書き込み対象として前記第２ステップで記憶した書き込み電圧に対応した初期の書き込み電圧をステップ状に増加させながら書き込みを行う第３ステップとを含むデータ書き込み方法を提供する。本発明によれば、第１レベルの次の第２レベルを書き込み対象として記憶した書き込み電圧に対応した初期の書き込み電圧をステップ状に増加させながら第２の書き込み動作を行うことで、書き込み時間を短くすることができる。
本発明は、多値メモリセルの複数のレベルのうちの最後のレベル以外のレベルを書き込み対象として書き込み電圧をステップ状に増加させながら書き込みを行う第１ステップと、前記複数のレベルのうち最後のレベルを書き込み対象として前記第１ステップで用いた書き込み電圧よりもパルス幅の長い書き込み電圧を用いて書き込みを行う第２ステップと、を含むデータ書き込み方法を提供する。
本発明によれば、多値メモリセルの複数のレベルのうちの最後のレベル以外のレベルを書き込み対象として書き込み電圧をステップ状に増加させながら書き込みを行うことで、最後のレベル以外ではオーバープログラムを防止し、最後のレベルでは、パルス幅の長い書き込み電圧を用いて書き込みを行うことで、書き込み時間を大幅に削減できる。このような二段階の書き込み方法を使用することにより複数のメモリセルの同時書き込みが可能となり、結果として書き込み時間を削減できる。
本発明は、多値メモリセルの複数のレベルのうちの最後のレベル以外のレベルを書き込み対象として書き込み電圧をステップ状に増加させながら書き込みを行う第１ステップと、前記複数のレベルのうち最後のレベルを書き込み対象として、書き込み電圧が所定の電圧に達するまでは、ベリファイ動作を行わず前記書き込み電圧をステップ状に増加させながら書き込みを行う第２ステップとを含むデータ書き込み方法を提供する。本発明によれば、複数のレベルのうちの最後のレベルを書き込み対象とするとき、書き込み電圧が所定の電圧に達するまでは、ベリファイ動作を行わずに書き込み電圧をステップ状に増加させながら書き込み動作実行することで、最後のレベルの書き込み動作に要する時間を大幅に削減できる。
本発明によれば、書き込み電圧の最適条件を見付けることができる半導体装置、試験方法およびデータ書き込み方法を提供できる。
多値メモリセルにおけるしきい値分布を示す図である。 実施例１に係る半導体装置のブロック図である。 ランプゲートプログラム方式の書き込み動作を説明する図である。 試験回路内に設けられたＬＡＴ発生回路およびラッチ回路を示す図である。 実施例１によるアドレスラッチ信号を生成する際のタイミングチャートである。 （ａ）及び（ｂ）書き込み電圧を規定する信号を生成する生成回路である。 ＷＬ高電圧発生回路を示す図である。 書き込み電圧のパルス幅を規定する信号を生成する生成回路の一例である。 実施例１によるプログラムシーケンスとワード線ＷＬ電圧、ビット線ＢＬ電圧の関係を示す図である。 実施例２に係る半導体装置のブロック図である。 レベル１からレベル２への書き込みフローとレベル２からレベル３の書き込みフローを示す図である。 レベル３からレベル４への書き込みフローを示す図である。 それぞれのステートにおける書き込み条件を制御する制御回路を示す図である。 ロジックのタイミング図である。 生成回路回路１３０を示す図である。 ＷＬ高電圧発生回路２を示す図である。 ＢＬ高電圧発生回路３を示す図である。 実施例２で使用されている内部昇圧回路２０１を示す図である。 図１６で使用されている高電圧変換回路２０２を示す図である。 図１３で使用されているシフトレジスタを示す図である。 ランプゲートプログラムにおけるＰＧＭ２ＮＤのタイミング図である。 ランプゲートプログラムにおけるＰＧＭ４ＴＨのタイミング図である。
以下、添付の図面を参照して本発明の実施例を説明する。
実施例１について説明する。図２は、実施例１に係る半導体装置１のブロック図である。図１に示すように、半導体装置１は、ＷＬ高電圧発生回路２、ＢＬ高電圧発生回路３、プログラムパルスコントローラ４、メモリセルアレイ５、Ｘデコーダ６、Ｙデコーダ７、センスアンプ回路８、出力回路９、試験回路１０、リファレンス回路１１、制御回路１２、ＣＡＭ１３を含む。半導体装置１は、単独でパッケージされたフラッシュメモリ等の半導体記憶装置であってもよいし、システムＬＳＩのように半導体装置の一部として組み込まれたものであってもよい。
ＷＬ高電圧発生回路２は、試験モード時、試験回路１０からの制御信号を受け、昇圧電圧ＶＰＰを生成し、昇圧電圧ＶＰＰをＸデコーダ６に与える。Ｘデコーダ６は、ワード線電圧を印加する。ＢＬ高電圧発生回路３は、試験モード時、試験回路１０からの制御信号を受け、昇圧電圧ＶＤＤを生成し、昇圧電圧ＶＤＤをＹデコーダ７に与える。Ｙデコーダ７は、ビット線電圧を印加する。プログラムパルスコントローラ４は、試験モード時、試験回路１０からの制御信号を受け、Ｘデコーダ６およびＹデコーダにおける印加電圧を制御する。
メモリセルアレイ５は、複数の異なるしきい値を持つメモリセルトランジスタの配列、ワード線、ビット線等を含み、各メモリセルトランジスタにデータを記憶する。データ読み出し時には、活性化ワード線で指定されるメモリセルからのデータが、ビット線に読み出される。プログラム或いはイレーズ時には、ワード線及びビット線をそれぞれの動作に応じた適当な電位に設定することで、メモリセルに対する電荷注入或いは電荷抜き取りの動作を実行する。
試験回路１０は、試験モード時、各試験を制御するものである。この試験回路１０は、図４に示すような試験モード時、外部から入力されたアドレス信号をラッチするラッチ回路３０と、図６（ａ）、（ｂ）に示すようなラッチ回路３０にラッチされた信号（情報）に応じて、メモリセルへの書き込み時に用いる書き込み電圧を規定する信号を生成する生成回路４０、５０を含む。これにより、アドレス信号を用いて内部で様々な書き込み電圧を生成することができる。
リファレンス回路１１は、ラッチ回路３０にラッチされた信号を用いて、複数のリファレンスセルの中からベリファイ動作時に用いるリファレンスセルが選択される。センスアンプ回路８は、試験モード時、プログラムベリファイ期間に、Ｘデコーダ６およびＹデコーダ７による指定に応じてメモリセルアレイ５から読み出されたセルデータの電流を、リファレンス回路１１からの基準電流と比較することでデータが０であるか１であるかの判定を行い、この判定結果をベリファイデータとして出力回路９に送る。出力回路９は、センスアンプ回路８からのベリファイデータを外部に出力する。
このように、試験モードでは、チップ内部でＰａｓｓ／Ｆａｉｌを判定せず、ベリファイデータを外部に出力して外部のテスターによって判定が行われる。外部のテスターによって書き込み電圧の最適条件を見付けることができる。
ＣＡＭ１３は、ラッチ回路３０にラッチされた最適な書き込み電圧に関する情報を記憶するものである。制御回路１２は、出荷後の通常モード時、ＣＡＭ１３に記憶された情報に基づいて、書き込み電圧を規定する信号を生成する。これにより最適な書き込み電圧を用いて書き込み動作を実現できる。
図３にランプゲートプログラム方式の書き込み動作を説明する図である。図３において、横軸はプログラム時間、縦軸はワード線電圧を示す。イレーズ状態であるレベル１からレベル２に書き込みを実行する場合、ある初期電圧をゲートに印加して書き込み、もしこの書き込みで書き込めなかった場合、あるステップ電圧を元にゲート電圧を昇圧して次の書き込みを実行する。この一連の動作を繰り返して書き込みを実施する方法を一般にランプゲートプログラム方式と呼んでいる。ランプゲートプログラム方式で用いる書き込み電圧は、複数の異なるしきい値を持つメモリセルの各レベル毎にステップ状に増加する。
ここで、重要となってくるのが初期電圧、ステップ電圧とプログラムパルス幅である。もし、初期電圧が高すぎた場合、書き込みが非常に早いセルが存在しているとレベル２の分布域を超えてオーバープログラムになってしまう可能性がある。逆に初期電圧が低すぎた場合は、書き込みが遅くなってしまうため、書き込み時間が長くなってしまう。
ステップ電圧についても同様に、ステップ電圧が高すぎた場合、書き込みが早くなる可能性があるが、書き込みが非常に早いセルが存在している場合には、オーバープログラムになってしまう可能性がある。逆にステップ電圧が低すぎた場合は、書き込みが遅くなってしまう。プログラムパルス幅についても同様に、パルス幅が広すぎる場合には、書き込みが深くなる傾向にあるので、オーバープログラムになる可能性がある。また、パルス幅が短すぎると書き込みが不十分のため、書き込み時間が長くなってしまう。このように非常に精密な書き込みを実現しなければならない。そのために、これらの条件を効率よくみつけるための書き込み方法を実施しなければならない。
試験回路１０は、容易に最適な書き込み条件を実現するために、試験モードにエントリーする際、いくつかのアドレス信号をラッチして、そのラッチされたアドレスを用いて各条件を任意に選択する。これを外部で判定することで、書き込み電圧の最適条件を見付けることができる。通常動作時、最適な書き込み電圧を用いて書き込み動作を行うことで、精密な書き込み動作を実現することができる。
図４は、試験回路１０内に設けられたＬＡＴ発生回路２０およびラッチ回路３０を示す図である。図４に示すように、ＬＡＴ発生回路２０は、インバータ２１乃至２６、ＮＡＮＤ回路２７を含み、信号ＴＭＥＮからラッチ信号ＬＡＴを生成する。ラッチ回路３０は、試験モード時、外部から入力されたアドレス信号をラッチする回路であり、ＮＭＯＳトランジスタ３１および３２、インバータ３３乃至３６を含む。ラッチ回路３０は、アドレス端子に接続されている。このアドレス端子を介してアドレス信号が入力される。また、ラッチ回路３０は、アドレス数と同じ数だけ設けられており、書き込み電圧を規定する信号の種類に応じて外部から入力された信号をラッチするよう構成されている。これによりラッチされる信号の数を変更することによって、書き込み電圧のバリエーションの数を増やすことができる。
図５は、実施例１によるアドレスラッチ信号を生成する際のタイミングチャートである。試験モードにエントリーする際、ライトイネーブル信号（ＷＥ／）を図のようにパルスする。この信号ＷＥ／パルスと同期させてコマンド信号（ＣＭＤ）から試験モードにエントリーするためのコード（ｃｏｄｅ）をそれぞれのモードに応じて書き込むことによって試験モードにエントリーされる。例えば、４つのサイクルで試験モードにエントリーできるとすると、最後の４サイクル目でコードを発行すると同時にいくつかのアドレス信号を入力する。
４サイクル目の信号ＷＥ／の立ち上がりに応じて、チップ内部では、試験モードエントリーを意味する信号ＴＭＥＮがＨｉｇｈになる。インバータ２３乃至２５のディレイ分を受けてラッチ信号ＬＡＴがパルス信号として生成される。すなわち、ラッチ信号ＬＡＴが１パルスされる。このラッチ信号ＬＡＴが１パルスされることによって、トランジスタ３１を介してアドレス信号ＡＤＤがインバータ３４および３５からなるラッチ部分に入力され、アドレスラッチ信号ＬＡＤＤが確定される。
このアドレスラッチ信号ＬＡＤＤが後述する生成回路に入力されて、初期電圧、ステップ電圧、プログラムパルス幅などを微調整することが可能となる。また、試験モードからエキジットされると、信号ＴＭＥＮがＬｏｗとなり、インバータ３４および３５からなるラッチ部分はリセットされる。
図６（ａ）、（ｂ）は、書き込み電圧を規定する信号を生成する生成回路（デコード回路）４０および５０であり、同図（ａ）はアドレスラッチ信号ＬＡＤＤが２ｂｉｔの場合の生成回路、同図（ｂ）はアドレスラッチ信号ＬＡＤＤが３ｂｉｔの場合の生成回路をそれぞれ示す。生成回路４０および５０は、書き込み電圧の初期電圧、書き込みパルス幅および書き込み電圧のステップ幅を規定する信号を生成する。
同図（ａ）に示すように、生成回路４０は、ＮＡＮＤ回路４１乃至４４を含み、ラッチ回路３０からのアドレスラッチ信号ＬＡＤＤ０、ＬＡＤＤ１、ＬＡＤＤ０Ｂ乃至ＬＡＤＤ１Ｂからデコード信号ＩＮＩＴ（３：０）を生成する。信号ＬＡＤＤ０ＢおよびＬＡＤＤ１Ｂは、ラッチ回路３０からのアドレスラッチ信号ＬＡＤＤ０およびＬＡＤＤ１をそれぞれ反転させた信号である。生成回路４０は、アドレスラッチ信号ＬＡＤＤが２ビットの場合、２入力ＮＡＮＤ、もしくはＮＯＲを用いると正論理信号と負論理信号を組み合わせて４パターンのデコード信号ＩＮＩＴ（３：０）を生成できる。この信号ＩＮＩＴ（３：０）を用いると例えば４レベルの初期電圧を生成することができる。
また、同図（ｂ）に示すように、生成回路５０は、ＮＡＮＤ回路５１乃至５８を含み、ラッチ回路３０からのアドレスラッチ信号ＬＡＤＤ０、ＬＡＤＤ１、ＬＡＤＤ２、ＬＡＤＤ０Ｂ、ＬＡＤＤ１Ｂ乃至ＬＡＤＤ２Ｂからデコード信号ＩＮＩＴ（７：０）を生成する。信号ＬＡＤＤ０Ｂ、ＬＡＤＤ１Ｂ、ＬＡＤＤ２Ｂは、ラッチ回路３０からのアドレスラッチ信号ＬＡＤＤ０、ＬＡＤＤ１およびＬＡＤＤ２をそれぞれ反転させた信号である。このように、生成回路５０は、ラッチ信号ＬＡＤＤが３ビットの場合は、３入力ＮＡＮＤ、もしくは、ＮＯＲを用いると同様に８パターンのデコード信号ＩＮＩＴ（７：０）を生成することができる。このデコード信号ＩＮＩＴ（７：０）に基づき、初期電圧を微調整することができる。
次に、ＷＬ高電圧発生回路２について説明する。図７は、ＷＬ高電圧発生回路２を示す図である。図７に示すように、ＷＬ高電圧発生回路２は、電圧制御回路６０および内部昇圧回路７０を含む。電圧制御回路６０は、生成回路４０および５０が生成する書き込み電圧のステップ幅を規定する信号によって所定の容量を選択するスイッチを構成するトランジスタが制御されるものであり、ＰＭＯＳトランジスタ６１、ＮＭＯＳトランジスタ６２乃至６４、比較回路６５、選択トランジスタ６６乃至６９、キャパシターＣＡおよびＣＢ、キャパシターＣＣ乃至ＣＣ８を含む。ここでキャパシターＣＣｎ（例：ＣＣ４）の容量は、ｎ×Ｃ（例：４Ｃ）である。
選択トランジスタ６６乃至６９はＮＭＯＳトランジスタにより構成される。キャパシターＣＣ乃至ＣＣ８は、選択トランジスタ６６乃至６９を介してノードＮ１に接続されている。分割電圧ＶＰＰＤＩＶは、昇圧電圧ＶＰＰを容量分割して生成される。この分割電圧ＶＰＰＤＩＶが比較回路６５の入力となる。比較回路６５は、リファレンス電圧ＶＲＥＦおよび分割電圧ＶＰＰＤＩＶを比較し、信号Ｖｏｕｔを出力する。分割電圧ＶＰＰＤＩＶがリファレンス電圧ＶＲＥＦより高い場合には、信号Ｖｏｕｔが例えばＨｉｇｈになり、昇圧電位が高すぎるのでディスチャージ動作により電圧を下降させるよう制御が行われる。
ステッププログラム方式では選択トランジスタ６６乃至６９のゲートを制御するデコード信号ＩＮＩＴ（３：０）がバイナリーにカウントされていき、等ステップで昇圧電圧ＶＰＰが上がっていく。
図８は書き込み電圧のパルス幅を規定する信号を生成する生成回路８０の一例である。生成回路８０は、書き込み電圧のパルス幅を規定する信号を生成する回路であり、回路８１乃至９１を含む。信号ＬＡＤＤＯおよび信号ＬＡＤＤ１は、ラッチ回路３０でラッチされるアドレスラッチ信号である。このアドレスラッチ信号がプログラムパルス幅を調整するトリミング信号となる。Ｐ０乃至Ｐ６はサブパルス信号であり、それぞれ違った長さのパルスとして内部クロック信号によって駆動されるバイナリ-カウンタ回路（不図示）により生成されている。回路８１乃至８４は、サブパルス信号Ｐ０乃至Ｐ６Ｂの論理をとって、１５０ｎｓ乃至３００ｎｓまでのパルス信号を生成する。
具体的には、回路８１は信号Ｐ０、Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５ＢおよびＰ６Ｂから２５０ｎｓのパルス信号ＰＵＬＳＥ０Ｂを生成する。回路８２は信号Ｐ０、Ｐ１、Ｐ２、Ｐ３Ｂ、Ｐ４Ｂ、Ｐ５ＢおよびＰ６Ｂから１５０ｎｓのパルス信号ＰＵＬＳＥ１Ｂを生成する。回路８３は信号Ｐ０、Ｐ１、Ｐ２、Ｐ３、Ｐ４Ｂ、Ｐ５ＢおよびＰ６Ｂから２００ｎｓのパルス信号ＰＵＬＳＥ２Ｂを生成する。回路８４は信号Ｐ０、Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５およびＰ６Ｂから３００ｎｓのパルス信号ＰＵＬＳＥ３Ｂを生成する。回路８５はインバータ８５１を含み、アドレスラッチ信号ＬＡＤＤ０から信号ＬＡＤＤ０Ｂを生成する。回路８６はインバータ８６１を含み、アドレスラッチ信号ＬＡＤＤ１から信号ＬＡＤＤ１Ｂを生成する。
回路８７はＮＯＲ回路８７１およびインバータ８７２を含み、信号ＬＡＤＤ０および信号ＬＡＤＤ１から信号ＰＤＥＦＡＵＬＴＢを生成する。回路８８はＮＯＲ回路８８１およびインバータ８８２を含み、信号ＬＡＤＤ０Ｂおよび信号ＬＡＤＤ１から信号ＰＯＰＴ１Ｂを生成する。回路８９はＮＯＲ回路８９１およびインバータ８９２を含み、信号ＬＡＤＤ０および信号ＬＡＤＤ１Ｂから信号ＰＯＰＴ２Ｂを生成する。回路９０はＮＯＲ回路９０１およびインバータ９０２を含み、信号ＬＡＤＤ０Ｂおよび信号ＬＡＤＤ１Ｂから信号ＰＯＰＴ３Ｂを生成する。
回路９１はＮＯＲ回路９１１乃至９１５およびインバータ９１６を含み、信号ＰＤＥＦＡＵＬＴＢ、信号ＰＵＬＳＥ０Ｂ、信号ＰＯＰＴ１Ｂ、信号ＰＵＬＳＥ２Ｂ、信号ＰＯＰ２Ｂ、信号ＰＵＬＳＥ３Ｂ、信号ＰＯＰＴ３Ｂおよび信号ＰＵＬＳＥ４Ｂから信号ＰＧＭＰＵＬＳＥを生成する。このように、先のトリミング信号によってこれらのパルス信号がイネーブルになり信号ＰＧＭＰＵＬＳＥとしてプログラムパルスコントローラ４に供給される。これにより、書き込み電圧のパルス幅が制御される。
図９は実施例１によるプログラムシーケンスとワード線ＷＬ電圧、ビット線ＢＬ電圧の関係を示す図である。試験モードではプログラム期間を信号ＷＥ／で、ベリファイ期間を信号ＯＥ／で、設定している。ベリファイ動作およびプログラム動作が交互に繰り返される。ベリファイ中は、ワード線電圧ＷＬは６ｖ、ビット線電圧ＢＬは０．７ｖで一定電圧になっている。プログラム中は、ワード線電圧ＷＬは、４．５、６、７．５ｖと一定ステップでランピング（Ｒａｍｐｉｎｇ）されていく。プログラム中は、ビット線電圧ＢＬは、５ｖの一定電圧になっている。また、ビット線ＢＬのプログラムパルス幅Ｂは図８で示した回路８０により任意に調整可能になっている。
以上実施例１によれば、試験モード時に外部から入力されたアドレス信号を用いて、様々な書き込み電圧を内部で生成して、これを外部で判定することで、書き込み電圧の最適条件を見付けることができる。通常動作時、最適な書き込み電圧を用いて書き込み動作を行うことで、精密な書き込み動作を実現することができる。また多値フラッシュメモリにおいてオーバープログラムを引き起こさないように効率よく有効に書き込み動作を実現することができる。
次に、実施例２について説明する。多値メモリを有する品種にはメモリセルのレベルがレベル１、レベル２、レベル３、レベル４と４つ存在し、この４つのレベルが二つの出力（又は入力）データを構成する。ここで、レベル１、レベル２、レベル３、レベル４をそれぞれ（１，１）、（０，１）、（１，０）、（０，０）と二つの入出力データを定義する。レベル４のデータを書き込む時にも、レベル１、レベル２、レベル３と各レベルを経てレベル４に到達する書き込み手法が一般的に多く使用される。この手法では、レベル４を書き込み予定の全てのセルに対して、まず１ｓｔ書き込みフローにてレベル２のしきい値Ｖｔｈまで書き込む。
次に、２ｎｄ書き込みフローにてレベル３のしきい値Ｖｔｈまで書き込む。最後に、３ｒｄ書き込みフローにてレベル４のしきい値Ｖｔｈまで書き込み全ての書き込み動作を終了させる。レベル２またはレベル３までしか書き込む必要のないメモリセルは、途中の２ｎｄ書き込みフローまたは３ｎｄ書き込みフローにおいては実際の書き込み動作を行わない。このような書き込み手法を用いた半導体記憶装置として特開平１０−２４１３８０号記載のものが提案されている（特許文献３）。
また、従来、ランプゲートプログラム方式の書き込み手法が提案されている。このランプゲートプログラム方式では、イレーズ状態であるレベル１からレベル２に書き込みを実行する場合、ある初期電圧をゲートに印加して書き込み、もしこの書き込みで書き込めなかった場合、あるステップ電圧を元にゲート電圧を昇圧して次の書き込みを実行する。この一連の動作を繰り返して書き込みを実施する。このようなランプゲートプログラムについては以下のものが提案されている。
K.D.Suh et,al., ”A 3.3V 32Mb NAND Flash Memory with Incremental Step Pulse Programming Scheme””, ISSCC Digest of Technical Papers, pp,128-129, Feb.1995
しかしながら、ランプゲートプログラム方式を用いた場合、オーバープログラムを防止するために、書き込み電圧をステップ状に増加させていき、書き込み動作とプログラムベリファイ動作を繰り返す必要があるため、書き込み時間が長くなってしまうという問題がある。
そこで、本発明は、上記問題点に鑑みなされたものであり、ランプゲートプログラム方式で書き込み動作を行う場合でも、書き込み時間を短くできる半導体装置およびデータ書き込み方法を提供することを目的とする。
図１０は実施例２に係る半導体装置１００のブロック図である。図１０に示すように、半導体装置１００は、ＷＬ高電圧発生回路２、ＢＬ高電圧発生回路３、プログラムパルスコントローラ４、メモリセルアレイ５、Ｘデコーダ６、Ｙデコーダ７、センスアンプ回路８、判定回路１０１、制御回路１０２を含む。なお、上記実施例と同一箇所は同一符号を付して説明を省略する。半導体装置１００は、単独でパッケージされたフラッシュメモリ等の半導体記憶装置であってもよいし、システムＬＳＩのように半導体装置の一部として組み込まれたものであってもよい。
ＷＬ高電圧発生回路２は、制御回路１０２から制御信号を受け、昇圧電圧ＶＰＰをＸデコーダ６に与える。Ｘデコーダ６はメモリセルアレイ５のメモリセルにワード線電圧を供給する。ＢＬ高電圧発生回路３は、制御回路１０２から制御信号を受け、昇圧電圧ＶＤＤをＹデコーダ７に与える。Ｙデコーダ７は、メモリセルアレイ５のメモリセルにビット線電圧を供給する。プログラムパルスコントローラ４は、制御回路１０２からの制御信号を受け、Ｘデコーダ６およびＹデコーダにおける印加電圧を制御する。メモリセルアレイ５はメモリセルトランジスタの配列、ワード線、ビット線等を含み、各メモリセルトランジスタにデータを記憶する。データ読み出し時には、活性化ワード線で指定されるメモリセルからのデータが、ビット線に読み出される。プログラム或いはイレーズ時には、ワード線及びビット線をそれぞれの動作に応じた適当な電位に設定することで、メモリセルに対する電荷注入或いは電荷抜き取りの動作を実行する。
制御回路１０２は、ロジックコントロール信号及びコマンドに基づいてステートマシンとして動作し、半導体装置１００の各部の動作を制御する。制御回路１０２は、メモリセルアレイ５のアドレスからデータを読み出すために、メモリセルアレイ５、Ｘデコーダ６、Ｙデコーダ７等を制御する。また制御回路１０２は、メモリセルアレイ５の書き込みアドレスにデータを書き込むために、メモリセルアレイ５、Ｘデコーダ６、Ｙデコーダ７等を制御する。また制御回路１０２は、メモリセルアレイ５の指定された領域を所定単位で一括消去するために、メモリセルアレイ５、Ｘデコーダ６、Ｙデコーダ７等を制御する。
書き込み処理は、制御回路１０２が各回路を制御することで実行される。また制御回路１０２は、メモリセルに書き込まれたしきい値Ｖｔｈに応じて、ステップ状に増加する書き込み電圧を規定する様々な制御信号を各レベル毎に生成する生成回路を含む。また制御回路１０２は、複数のレベルのうちの最後のレベルを書き込み対象とするとき、書き込み電圧が最大電圧に達するまでは、書き込み電圧をステップ状に増加させながら書き込み動作を実行し、書き込み電圧が最大電圧に達した後は、他のレベルで用いた書き込み電圧よりもパルス幅の長い書き込み電圧を用いて書き込み動作を実行する。また制御回路１０２は、複数のレベルのうちの最後のレベルを書き込み対象とするとき、書き込み電圧が所定の電圧に達するまでは、ベリファイ動作を行わず書き込み電圧をステップ状に増加させながら書き込み動作を実行する。
ＷＬ高電圧発生回路２、ＢＬ高電圧発生回路３、Ｘデコーダ６およびＹデコーダ７が、メモリセルに複数のレベルのデータを書き込む書き込み回路を構成する。
センスアンプ回路８は制御回路１０２の制御の下で動作し、Ｘデコーダ６およびＹデコーダ７による指定に応じてメモリセルアレイ５から供給されるセルデータの電流を、基準電流と比較することでデータが０であるか１であるかの判定を行う。判定回路１０１は、センスアンプ回路８からのベリファイデータを受け、パス／フェイルを判定し、判定結果を制御回路１０２に送る。
図１１および図１２は本発明の特徴である多値メモリセルの書き込みフローを示す図である。まず、レベル１からレベル２への書き込みフローをＰＧＭ２ＮＤ、レベル２からレベル３をＰＧＭ３ＲＤ、レベル３からレベル４をＰＧＭ４ＴＨと定義する。
図１１はレベル１からレベル２への書き込みフローとレベル２からレベル３の書き込みフローを示す図である。図１２は、レベル３からレベル４への書き込みフローを示す図である。
それぞれのフローは独立しており、独自のメモリセルの書き込み条件を持っている。この書き込み条件は、制御回路１０２によりそれぞれのフローにおけるターゲットしきい値Ｖｔｈに正確且つ速く書き込みができるように最適化されている。また、ＰＧＭ２ＮＤとＰＧＭ３ＲＤのステートでは、オーバープログラムを防ぐため、書き込みパルスを一回印加することでゲート電圧を少しずつ上げていくランプゲートプログラム方式が採用されている。
ステップＳ１０１で、制御回路１０２はスタートと呼ばれる初期状態になる。ステップＳ１０２で、制御回路１０２はプログラムベリファイを行い、ステップＳ１０３で、制御回路１０２はプログラムサスペンドの信号ＰＳＰＳをみて、このプログラムサスペンドの命令が実行された時は、ＳＴＡＲＴに戻り、書き込みコマンドを実行した直後のＳＴＡＲＴには戻らない。ステップＳ１０４で、制御回路１０２はベリファイにおける判定がフェイルすると、ステップＳ１０５で、昇圧電圧ＶＰＰを少しだけ（１ｓｔｅｐ）上げてステップＳ１０６に進む。
ステップＳ１０６で、制御回路１０２は昇圧電圧ＶＰＰの昇圧回数が最大回数かどうかをみて、最大回数であればハングし、最大回数でなければステップＳ１０７に進み、メモリセルに書き込みを行う。ステップＳ１０８で、制御回路１０２はプログラムサスペンド信号ＰＳＰＳが出て命令が実行された時は、ステップＳ１０１に戻り、書き込みコマンドを実行した直後のＳＴＡＲＴには戻らない。ステップＳ１０８で、制御回路１０２はプログラムサスペンド信号ＰＳＰＳが出ていない場合、ステップＳ１０２に進み、プログラムベリファイを実行する。ステップＳ１０３で、制御回路１０２はプログラムサスペンド信号ＰＳＰＳが出ていなければ、ステップＳ１０４に進む。ステップＳ１０４で、制御回路１０２はベリファイにおける判定が再度フェイルすると、上記処理を繰り返す。ステップＳ１０４で、制御回路１０２はベリファイにおける判定がパスすると、次のＰＧＭ３ＲＤに移る。
ステップＳ２０１で、制御回路１０２はＰＧＭ３ＲＤのスタートと呼ばれる初期状態になる。ステップＳ２０２で、制御回路１０２はプログラムベリファイを行う。ステップＳ２０３で、制御回路１０２はプログラムサスペンド信号の命令が実行された時は、ステップＳ２０１に戻り、書き込みコマンドを実行した直後のＳＴＡＲＴには戻らない。
ステップＳ２０４で、制御回路１０２はベリファイにおける判定がフェイルすると、ステップＳ２０５で、昇圧電圧ＶＰＰを少しだけ（１ｓｔｅｐ）上げてステップＳ２０６に進む。ステップＳ２０６で、制御回路１０２は昇圧電圧ＶＰＰの昇圧回数が最大回数がどうかをみて、最大回数であればハングし、最大回数でなければステップＳ２０７に進み、メモリセルに書き込みを行う。ステップＳ２０８で、制御回路１０２はプログラムサスペンド信号ＰＳＰＳが出て命令が実行された時は、ステップＳ２０１に戻り、書き込みコマンドを実行した直後のＳＴＡＲＴには戻らない。
ステップＳ２０８で、制御回路１０２はプログラムサスペンド信号ＰＳＰＳが出ていない場合、ステップＳ２０２に進み、プログラムベリファイを実行する。ステップＳ２０３で、制御回路１０２はプログラムサスペンド信号ＰＳＰＳが出ていなければ、ステップＳ２０４に進む。ステップＳ２０４で、制御回路１０２はベリファイにおける判定が再度フェイルすると、上記処理を繰り返す。ステップＳ２０４で、制御回路１０２はベリファイにおける判定がパスすると、次のＰＧＭ４ＴＨに移る。
ステップＳ３０１で、制御回路１０２はＰＧＭ４ＴＨのスタートと呼ばれる初期状態になる。ＰＧＭ４ＴＨのステートでは、ＰＧＭ２ＮＤやＰＧＭ３ＲＤと異なり多少のオーバープログラムは許容できるため、書き込み時間を短くする手法が使用されている。ステップＳ３０２で、制御回路１０２はプログラムベリファイを行う。ステップＳ３０３で、制御回路１０２はプログラムサスペンド信号の命令が実行された時は、ステップＳ３０１に戻り、書き込みコマンドを実行した直後のＳＴＡＲＴには戻らない。ステップＳ３０４で、制御回路１０２は最初のベリファイにおけるＭＡＴＣＨ判定がフェイルすると、ステップＳ３０５に進む。ステップＳ３０５で、フラグは０（初期状態）のため、ステップＳ３０６に進み、ランプゲートプログラムのフローに入る。
ステップＳ３０６で、制御回路１０２は昇圧電圧ＶＰＰを少し上げてステップＳ３０７に進む。ステップＳ３０７で、制御回路１０２は昇圧電圧ＶＰＰの昇圧回数が最大回数かどうかをみて、最大回数の場合、スロープログラムビットを含むためハングし、最大回数でなければステップＳ３０８に進み、メモリセルに書き込みを行う。ステップＳ３０９で、プログラムサスペンド信号ＰＳＰＳが出て命令が実行された時は、ステップＳ３０１に戻り、書き込みコマンドを実行した直後のＳＴＡＲＴには戻らない。
ステップＳ３１０で、制御回路１０２は昇圧電圧ＶＰＰが設定されている最大電圧であるかどうかをチェックする。ステップＳ３１０で、制御回路１０２は昇圧電圧ＶＰＰが最大電圧でない場合、ベリファイフローには行かずに、ステップＳ３０６に進み、再びプログラムフローに入る。以上のループを繰り返して、ステップＳ３１０で、昇圧電圧ＶＰＰが最大電圧に到達したときに、ステップＳ３１１ではフラグはまだ０のためフェイルしてステップＳ３１２に進み、ロングパルスフローに入る。
ステップＳ３１３で、制御回路１０２はフラグを１にセットする。ステップＳ３１４で、制御回路１０２は昇圧電圧ＶＰＰを最大電圧で保持したまま、ステップＳ３０８で、通常よりもずっと長いパルスを印加して書き込み動作を実行する。長いパルスを印加した後では、フラグは１に設定してあるため、ステップＳ３１１で、二度目のベリファイフローに入る。ステップＳ３０４で、通常はこの二度目のベリファイでパスとなり、ステップＳ３１５に進み、フラグを０にセットして、全ての書き込み動作を終了させる。ステップＳ３０４で、二度目のベリファイがフェイルした場合は、ステップＳ３０６に進むランプゲートプログラムのフローには入らずに、ステップＳ３１４に進み、直接にロングパルスフローに入る。
以上のように、ＰＧＭ４ＴＨのステートではベリファイは最小限の回数（通常は二回）しか実行されないため、書き込み時間を大幅に削減できる。ＰＧＭ４ＴＨの初期状態では多くのメモリセル電流が流れるためにランプゲートプログラムを実行し、ある程度までしきい値Ｖｔｈが高くなると最大電圧を保持したまま通常よりもずっと長いパルスを印加して書き込みを実行する。このような二段階の書き込み方法を使用することにより複数のメモリセルの同時書き込みが可能となり、結果として書き込み時間の削減に貢献する。
図１３は、それぞれのステートにおける書き込み条件を制御する制御回路１０２を示す図である。制御回路１０２は、カウンター回路１２１、タイマー回路１２４、コントロールロジック１２５、回路１２６乃至１２８を含む。コントロールロジック１２５は、信号ＰＧＭ２ＮＤ、信号ＰＧＭ３ＲＤ、信号ＰＧＭ４ＴＨ、信号ＭＡＸＶＰＰを受けて各レベル毎に信号ＩＮＰＵＴ（５：０）を発生する。コントロールロジック１２５は、信号ＩＮＰＵＴ（５：０）を書き込み時のゲートの初期電圧としてカウンター回路１２１にロードする。
カウンター回路１２１は、書き込み電圧の初期電圧、ステップ幅を規定する信号を各レベル毎に生成する回路であり、シフトレジスタ１２１１乃至１２１６、ＮＡＮＤ回路１２１７乃至１２２７、ＮＯＲ回路１２２８乃至１２３２を含む。カウンター回路１２１は、信号ＳＴＡＲＴがｈｉｇｈとなり、書き込みがスタートして、一回書き込みパルス信号ＰＵＬＳＥが印加されるごとにカウンターがインクリメントされていき、信号ＣＯＵＮＴ（５：０）を生成する。信号ＣＯＵＮＴ（５：０）は後述する電圧制御回路のキャパシターを選択する選択トランジスタのゲートに入力される。これによりメモリセルトランジスタのゲートに印加される昇圧電圧ＶＰＰをステップ状に昇圧することができる。信号ＰＵＬＳＥは、信号ＰＧＭＴＩＭＥと同じタイミングのものである。ＰＧＭ４ＴＨのステートでは、コントロールロジック１２５に入力される信号ＭＡＸＶＰＰがｈｉｇｈになると、カウンター回路１２１は設定された信号ＣＯＵＮＴ（５：０）のまま保持する。
タイマー回路１２４は、シフトレジスタ１２４１乃至１２４４を含み、信号ＣＬＫ、信号ＣＬＫＢ、信号ＰＧＭ、信号ＲＥＳＥＴ、信号ＲＥＳＥＴＢから信号ＴＩＭＥ（３：０）を生成する。タイマー回路１２４は、パルス印加毎にリセットされ、新たにカウントし直す。例えばタイマー回路１２４はパルス印加毎に５０ｎｓの周期で信号ＴＩＭＥ（３：０）が増加する。回路１２６は、書き込み電圧が最大電圧（所定の電圧）に達したことを検出する回路であり、ＮＡＮＤ回路１２６１および１２６２、ＮＯＲ回路１２６３、インバータ１２６４を含み、信号ＣＯＵＮＴ（５：０）から信号ＭＡＸＶＰＰおよび信号ＭＡＸＶＰＰＢを生成する。
回路１２７は、インバータ１２７１乃至１２７８を含み、信号ＲＥＳＥＴ、信号ＣＬＫ、信号ＳＴＡＲＴ、信号ＰＵＬＳＥ、信号ＴＩＭＥ（３：０）から信号ＲＥＳＥＴＢ、信号ＣＬＫＢ、信号ＳＴＡＲＴＢ、信号ＰＵＬＳＥＢ、信号ＴＩＭＥ（３：０）Ｂを生成する。回路１２８は、信号ＴＩＭＥ（３：０）の任意の組み合わせで、書き込み電圧のパルス幅を規定する信号を各レベル毎に生成する回路であり、ＮＯＲ回路１２８１乃至１２８４、ＮＡＮＤ回路１２８５乃至１２８９、ロジック１２９０を含む。
回路１２８は、信号ＴＩＭＥ（２：０）、信号ＴＩＭＥ（３：０）Ｂ、信号ＰＧＭ２ＮＤ、信号ＰＧＭ３ＲＤ、信号ＰＧＭ４ＴＨ、信号ＭＡＸＶＰＰ、信号ＭＡＸＶＰＰＢから、ＰＧＭ２ＮＤ、ＰＧＭ３ＲＤ、ＰＧＭ４ＴＨ（信号ＭＡＸＶＰＰ＝ＬＯＷ）、ＰＧＭ４ＴＨ（信号ＭＡＸＶＰＰ＝ＨＩＧＨ）のそれぞれにおいて、異なる信号ＰＧＭＴＩＭＥを発生させる。信号ＰＧＭＴＩＭＥは、書き込みパルスを印加する時間を決定する信号である。それぞれのステートにおいて設定されたパルスとなるＰＧＭ４ＴＨのステートでは、信号ＭＡＸＶＰＰがｈｉｇｈになると通常より長い時間となるようにパルスが設定される。
このように、回路１２８は、複数のレベルのうちの最後のレベルを書き込み対象とするとき、回路１２６で書き込み電圧が最大電圧に達したことを検出後、他のレベルで用いた書き込み電圧よりもパルス幅の長い書き込み電圧を規定する信号を生成するので、最後のレベルでは書き込み時間を短縮することができる。
図１４はロジック１２９０のタイミング図である。信号ＶＰＰＯＫは、昇圧電圧ＶＰＰが所定の値に達するとＨｉｇｈになる信号である。信号ＰＧＭＴＩＭＥは、信号ＶＰＰＯＫがＨｉｇｈになったとき立ち上がり、ＮＡＮＤ回路１２８９の出力ＰＧＭＴＩＭＥＥＮＤがＨｉｇｈになったとき立ち下がる。信号ＶＰＰ０Ｋと信号ＰＧＭＴＩＭＥＥＮＤを用いて書き込み電圧のパルス幅を各レベル毎に調整できる。
図１５は生成回路１３０を示す図である。生成回路１３０は、制御回路１０２内に設けられている。図１５に示すように、生成回路１３０は、回路１４０および１５０、コントロールロジック１６０を含む。回路１４０は、インバータ１４１乃至１４５およびＮＡＮＤ回路１４６を含み、信号ＳＴＡＲＴから信号ＯＮＥＳＨＯＴを生成し、この信号ＯＮＥＳＨＯＴをラッチ回路１５０に供給する。ラッチ回路１５０は、複数のレベルのうちの第１レベルを書き込み対象としているときのベリファイをパスしたとき（所定のタイミング）の書き込み電圧をラッチする回路であり、ＰＭＯＳトランジスタ１５１、ＮＭＯＳトランジスタ１５２、インバータ１５３乃至１５５を含み、それぞれの書き込みステートにおいて、ベリファイをパスした時の昇圧電圧ＶＰＰをインバータ１５３および１５４からなるラッチにセットする。ラッチ回路は信号ＣＯＵＮＴの分だけ設けられている。このラッチ動作は次のステートの開示時に、数ナノのパルスを発生させて実行する。
コントロールロジック１６０は、このラッチの内容を次の書き込みステートの初期電圧に反映させる。コントロールロジック１６０は、ラッチ回路１５０にラッチされた書き込み電圧に対応した初期の書き込み電圧を決定する信号ＣＯＵＮＴ＿ＬＡＴＣＨ（５：０）、信号ＰＧＭ２ＮＤ、信号ＰＧＭ３ＲＤ、信号ＰＧＭ４ＴＨ、信号ＭＡＸＶＰＰを受けて、信号ＩＮＰＵＴ（５：０）を生成する。
コントロールロジック１６０は、信号ＣＯＵＮＴ＿ＬＡＴＣＨ（５：０）、ＰＧＭ２ＮＤ、ＰＧＭ３ＲＤ、ＰＧＭ４ＴＨを組み合わせて信号ＩＮＰＵＴ（５：０）を制御する。コントロールロジック１６０は、例えば５．０ｖにてＰＧＭ２ＮＤが終了した時は、ＰＧＭ３ＲＤの初期電圧を７．０ｖに設定し、６．０ｖの時は８．０ｖに設定するなどして、最適値を設定する。回路１２１は、コントロールロジック１６０からの信号ＩＮＰＵＴ（５：０）を受けて、次のレベルの書き込み電圧のステップ幅を規定する信号ＣＯＵＮＴ（５：０）を生成する。
このように、生成回路１３０は、複数のレベルのうちの第１レベルを書き込み対象としているときのベリファイがパスしたときにおける書き込み電圧をラッチするラッチ回路１５０と、ラッチ回路１５０にラッチされた書き込み電圧に対応した初期の書き込み電圧に基づいて、第１レベルの次の第２レベルの書き込み電圧を規定する信号を生成するコントロールロジック１６０とを含むので、前のレベルの書き込み電圧を考慮して次のレベルの書き込み電圧を規定する信号を生成することで、デバイスの特性に応じた書き込み動作を実現して書き込み時間を短くできる。
図１６は、ゲート電圧を発生させるＷＬ高電圧発生回路２を示す図である。図１６に示すように、ＷＬ高電圧発生回路２は、内部昇圧回路２０１、高電圧変換回路２０２、電圧制御回路２０３を含む。電圧制御回路２０３は、ＰＭＯＳトランジスタ２０４、ＮＭＯＳトランジスタ２０５乃至２０９、比較回路２１０、選択トランジスタ２１１乃至２１６、キャパシターＣＡ２およびＣＢ２、キャパシターＣＣ乃至ＣＣ３２を含む。選択トランジスタ２１１乃至２１６はＮＭＯＳトランジスタにより構成される。
選択トランジスタ２１１乃至２１６のゲートは、図１３のカウンター回路１２１から出力される信号ＣＯＵＮＴ（５：０）により制御されている。キャパシターＣＣ乃至ＣＣ３２は、選択トランジスタ２１１乃至２１６を介してノードＮ２に接続されている。分割電圧ＶＰＰＤＩＶは、昇圧電圧ＶＰＰを容量分割して生成される。信号ＣＯＵＮＴ（５：０）がインクリメントされていくことで、ノードＮ２に接続されるキャパシターＣＣ乃至ＣＣ３２が選択され、分割電位ＶＰＰＤＩＶの値が変化する。この分割電圧ＶＰＰＤＩＶが比較回路２１０の入力となる。
比較回路２１０は、リファレンス電圧ＶＲＥＦおよび分割電圧ＶＰＰＤＩＶを比較し、信号Ｖｏｕｔを出力する。分割電圧ＶＰＰＤＩＶがリファレンス電圧ＶＲＥＦより小さい場合には、信号Ｖｏｕｔが例えばＬｏｗになり、内部昇圧回路２０１は昇圧電位ＶＰＰを上昇させる。このように、図１３のカウンター回路１２１で生成される信号ＣＯＵＮＴ（５：０）を選択トランジスタ２１１乃至２１６のゲートに与えることで、メモリセルトランジスタのゲートに印加する昇圧電圧ＶＰＰを設定された電圧まで昇圧し制御し、ランプゲートプログラミングを実現している。前述したように、制御回路１０２により、それぞれのステートによって昇圧電圧ＶＰＰの初期電圧およびランプしていく際のステップ電圧は最適化されている。
図１７は、ドレイン電圧を発生させるＢＬ高電圧発生回路３を示す図である。同図１７に示すように、ＢＬ高電圧発生回路３は、内部昇圧回路３０１、高電圧変換回路３０２および３３、電圧制御回路３０４を含む。電圧制御回路３０４は、ＰＭＯＳトランジスタ３０５および３０６、ＮＭＯＳトランジスタ３０７乃至３１１、比較回路３１２、キャパシターＣＡ３およびＣＢ３を含む。分割電圧ＶＤＤＤＩＶは、昇圧電圧ＶＤＤを容量分割して生成される。この分割電圧ＶＤＤＤＩＶが比較回路３１２の入力となる。比較回路３１２は、リファレンス電圧ＶＲＥＦおよび分割電圧ＶＤＤＤＩＶを比較し、信号Ｖｏｕｔを出力する。
書き込み時間は、メモリセルトランジスタのドレインに印加されるパルスの長さによって決定されるため、図１３の回路１２８で生成された信号ＰＧＭＴＩＭＥによって高電圧変換回路３０３が制御され、昇圧電圧ＶＤＤは制御される。昇圧電圧ＶＤＤを設定されている電圧まで昇圧し制御した後、信号ＰＧＭＴＩＭＥがｈｉｇｈの期間のみ書き込みドレインパルスＶＤＤはメモリセルトランジスタのドレインに端子３１３を介して印加される。
次に内部昇圧回路２０１について説明する。図１８は実施例２で使用されている内部昇圧回路２０１を示す図である。図１８に示すように、内部昇圧回路２０１は、ＮＭＯＳトランジスタ２２０至２３２、キャパシター２３３乃至２４０を含む。信号ＰＨＩ１はクロック信号、信号ＰＨＩ２は信号ＰＨＩ１の相補信号であり、半導体装置１００の内部で生成される。信号ＰＨＩ１および信号ＰＨＩ２は、キャパシター２３３乃至２４０の一方の電極に入力される。
各基本ポンプセルは、一対のキャパシター２３３および２３４、２３５および２３６、２３７および２３８、２３９および２４０と、３つのＮＭＯＳトランジスタ２２０乃至２２２、２２３乃至２２５、２２６乃至２２８、２２９乃至２３１を含む。最初の段の基本ポンプセルから最終段の基本ポンプセルまで昇圧動作が繰り返され、電流の逆流を防止するためのトランジスタ２３２を経て、出力から高電圧ｈｉｇｈ＿ｖｏｌｔａｇｅが出力される。なお、内部昇圧回路３０１も同一の構成であるためここでは説明を省略する。
図１９は図１６で使用されている高電圧変換回路２０２を示す図である。図１９に示すように、高電圧変換回路２０２は、ＰＭＯＳトランジスタ２５０および２５１、ＮＭＯＳトランジスタ２５２および２５３、インバータ２５４および２５５を含む。ＮＭＯＳトランジスタ２５２および２５３のゲートは電源電圧ＶＣＣにより制御されている。入力ＩＮＰＵＴがＨｉｇｈのとき、ＰＭＯＳトランジスタ２５１がオンとなり、出力ＯＵＴＰＵＴがｈｉｇｈとなる。入力ＩＮＰＵＴｌｏｗのとき、ＰＭＯＳトランジスタ２５１がオフ、ＰＭＯＳトランジスタ２５０がオンとなり、出力ＯＵＴＰＵＴがｌｏｗとなる。なお、高電圧変換回路３０２および３０３も同じ構成であるためここでは説明を省略する。
次に、シフトレジスタについて説明する。図２０は図１３で使用されているシフトレジスタを示す図である。図２０に示すように、シフトレジスタ１２１１は、ＮＭＯＳトランジスタ４０１乃至４０３、ＰＭＯＳトランジスタ４０４、インバータ４０５乃至４０８を含む。信号ＣＬＫがｈｉｇｈのときに、信号ＤＡＴＡが入力されると、インバータ４０５および４０６からなるラッチがセットされる。信号ＣＬＫＢがｈｉｇｈのときに、インバータ４０７および４０８からなるラッチがセットされる。
図２１は、ランプゲートプログラムにおけるＰＧＭ２ＮＤのタイミング図である。ＰＧＭ２ＮＤでは、プログラムベリファイ動作および書き込み動作が所定の回数だけ行われる。カウンター回路１２１は、信号ＳＴＡＲＴがＬｏｗのときに、コントロールロジック１２５からの信号ＩＮＰＵＴ（５：０）を取り込んで、各ＰＧＭステージの初期電圧を設定する。ワード線に印加される昇圧電圧ＶＰＰは、設定された初期電圧からステップ状に増加していく。信号ＶＰＰＯＫは、昇圧電圧ＶＰＰが所定の値に達するとＨｉｇｈとなる信号である。信号ＶＰＰＯＫがＨｉｇｈになると、信号ＰＧＭＴＩＭＥＥＮＤがＨｉｇｈとなるまで、信号ＰＧＭＴＩＭＥがＨｉｇｈとなる。信号ＰＧＭＴＩＭＥがＨｉｇｈの期間、昇圧電圧ＶＤＤがビット線に印加される。
その後、図１３のタイマー回路１２４が、所定のクロック分だけカウントしたことを、図１３の回路１２８のＮＯＲ回路１２８１乃至１２８４が検出し、Ｈｉｇｈの信号を出力すると、信号ＰＧＭ２ＮＤを受けているＮＡＮＤ回路１２８５がはじめてＬｏｗを出力する。すると、最終段のＮＡＮＤ回路１２８９の出力ＰＧＭＴＩＭＥＥＮＤがはじめてＨｉｇｈとなると、信号ＰＧＭＴＩＭＥはＬｏｗとなり、ドレインパルス印加は終了する。
次のＰＧＭ３ＲＤに移り、信号ＳＴＡＲＴがＨｉｇｈからＬｏｗにかわると、信号ＯＮＥＳＨＯＴがＨｉｇｈとなり、信号ＣＯＵＮＴ（５：０）が各ラッチ回路１５０のインバータ１５３および１５４にラッチされる。これによりベリファイをパスしたときの書き込み電圧をラッチさせることができ、コントロールロジック１６０は、このラッチの内容を次の書き込みステートの初期電圧に反映させる。これによりデバイス特性に応じた書き込みを実現することができる。
図２２は、ランプゲートプログラムにおけるＰＧＭ４ＴＨのタイミング図である。プログラムベリファイ動作を１回行う。最初のベリファイにおけるＭＡＴＣＨ判定がフェイルすると、ランプゲートプログラムのフローに入り、昇圧電圧ＶＰＰを少し昇圧する。カウンター回路１２１は、信号ＳＴＡＲＴがＬｏｗのときに、コントロールロジック１２５からの信号ＩＮＰＵＴ（５：０）を取り込んで、各ＰＧＭステージの初期電圧を設定する。ワード線に印加される昇圧電圧ＶＰＰは、設定された初期電圧からステップ状に増加していく。
信号ＰＧＭＴＩＭＥがＨｉｇｈの期間、昇圧電圧ＶＤＤがビット線に印加される。その後、図１３のタイマー回路１２４が、所定のクロック分だけカウントしたことを、図１３の回路１２８のＮＯＲ回路１２８１乃至１２８４が検出し、Ｈｉｇｈの信号を出力すると、信号ＰＧＭ４ＴＨおよび信号ＭＡＸＶＰＰＢを受けているＮＡＮＤ回路１２８７がＬｏｗを出力する。すると、最終段のＮＡＮＤ回路１２８９の出力ＰＧＭＴＩＭＥＥＮＤがＨｉｇｈとなると、信号ＰＧＭＴＩＭＥはＬｏｗとなり、ドレインパルス印加は終了する。
昇圧電圧ＶＰＰが設定されている最大電圧ＭＡＸＶＰＰに到達したときに、昇圧電圧ＶＰＰを最大電圧で保持したまま、通常よりもずっと長いパルスを印加して書き込み動作を実行する。信号ＰＧＭＴＩＭＥがＨｉｇｈの期間、昇圧電圧ＶＤＤがビット線に印加される。その後、図１３のタイマー回路１２４が、所定のクロック分だけカウントしたことを、図１３の回路１２８のＮＯＲ回路１２８１乃至１２８４が検出し、Ｈｉｇｈの信号を出力すると、信号ＰＧＭ４ＴＨおよび信号ＭＡＸＶＰＰを受けているＮＡＮＤ回路１２８８がＬｏｗを出力する。すると、最終段のＮＡＮＤ回路１２８９の出力ＰＧＭＴＩＭＥＥＮＤがＨｉｇｈとなると、信号ＰＧＭＴＩＭＥはＬｏｗとなり、ドレインパルス印加は終了する。二度目のベリファイフローでパスとなると、全ての書き込み動作を終了させる。
以上のように、ＰＧＭ４ＴＨのステートではベリファイは最小限の回数（通常は二回）しか実行されないため、書き込み時間を大幅に削減できる。ＰＧＭ４ＴＨの初期状態では多くのメモリセル電流が流れるためにランプゲートプログラムを実行し、ある程度までしきい値Ｖｔｈが高くなると最大電圧を保持したまま通常よりもずっと長いパルスを印加して書き込みを実行する。このような二段階の書き込み方法を使用することにより複数のメモリセルの同時書き込みが可能となり、結果として書き込み時間の削減に貢献する。
以上本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、請求の範囲に記載された本発明の要旨の範囲内において、種々の変形、変更が可能である。

Claims (35)

  1. 試験モード時、外部から入力された信号をラッチするラッチ回路と、
    前記ラッチ回路にラッチされた信号に応じて、メモリセルへの書き込み時に用いる書き込み電圧を規定する信号を生成する生成回路と
    を含む半導体装置。
  2. 前記生成回路は、前記書き込み電圧の初期電圧を規定する信号を生成する回路を含む請求項１記載の半導体装置。
  3. 前記生成回路は、前記書き込み電圧のパルス幅を規定する信号を生成する回路を含む請求項１記載の半導体装置。
  4. 前記生成回路は、前記書き込み電圧がステップ状に増加する書き込み電圧である場合、前記書き込み電圧のステップ幅を規定する信号を生成する回路を含む請求項１記載の半導体装置。
  5. 前記生成回路は、前記書き込み電圧がステップ状に増加する書き込み電圧である場合、前記書き込み電圧のステップ幅を規定する信号を生成する回路を含み、
    前記半導体装置は更に、前記回路が生成する書き込み電圧のステップ幅を規定する信号によって所定の容量を選択するスイッチを制御する電圧制御回路を含む請求項１記載の半導体装置。
  6. 前記ラッチ回路は、所定のアドレス端子に接続され、
    前記外部から入力された信号は、前記アドレス端子を介して入力されたアドレス信号である請求項１記載の半導体装置。
  7. 前記半導体装置は更に、試験モード時、所定のベリファイ期間に前記メモリセルから読み出したセルデータからベリファイデータを出力するセンスアンプ回路と、
    前記センスアンプ回路からのベリファイデータを外部に出力する出力回路とを含む請求項１記載の半導体装置。
  8. 前記半導体装置は更に、前記ラッチ回路にラッチされた信号を用いて、複数のリファレンスセルの中から所定のベリファイ動作時に用いるリファレンスセルを選択するリファレンス回路を含む請求項１記載の半導体装置。
  9. 前記ラッチ回路は、前記書き込み電圧を規定する信号の種類に応じて、前記外部から入力された信号をラッチするよう構成されている請求項１記載の半導体装置。
  10. 前記半導体装置は更に、前記ラッチ回路にラッチされた信号を記憶する不揮発性のメモリを含む請求項１記載の半導体装置。
  11. 前記半導体装置は更に、前記ラッチ回路にラッチされた信号を記憶する不揮発性のメモリと、
    前記不揮発性のメモリに記憶された信号に基づいて、前記書き込み電圧を規定する信号を生成する制御回路とを含む請求項１記載の半導体装置。
  12. 前記メモリセルは、複数の異なるしきい値を持つメモリセルである請求項１記載の半導体装置。
  13. 前記書き込み電圧は、複数の異なるしきい値を持つメモリセルの各レベル毎にステップ状に増加する書き込み電圧である請求項１記載の半導体装置。
  14. 試験モード時、外部から入力された信号をラッチするステップと、
    前記ラッチされた信号を用いてメモリセルへの書き込み時に用いる書き込み電圧を規定する信号を生成する生成ステップと
    を含む半導体装置の試験方法。
  15. 前記生成ステップは、前記書き込み電圧の初期電圧を規定する信号を生成するステップを含む請求項１４記載の半導体装置の試験方法。
  16. 前記生成ステップは、前記書き込み電圧のパルス幅を規定する信号を生成するステップを含む請求項１４記載の半導体装置の試験方法。
  17. 前記生成ステップは、前記書き込み電圧のステップ幅を規定する信号を生成するステップを含む請求項１４記載の半導体装置の試験方法。
  18. 複数の異なるしきい値を持つメモリセルに複数のレベルのデータを書き込む書き込み回路と、
    ステップ状に増加する書き込み電圧を規定する信号を前記各レベル毎に生成する生成回路と
    を含む半導体装置。
  19. 前記生成回路は、前記書き込み電圧のステップ幅を規定する信号を前記各レベル毎に生成する回路を含む請求項１８記載の半導体装置。
  20. 前記生成回路は、前記書き込み電圧のパルス幅を規定する信号を前記各レベル毎に生成する回路を含む請求項１８記載の半導体装置。
  21. 前記生成回路は、前記複数のレベルのうちの最後のレベルを書き込み対象とするとき、他のレベルで用いた書き込み電圧よりもパルス幅の長い書き込み電圧を規定する信号を生成する回路を含む請求項１８記載の半導体装置。
  22. 前記半導体装置は更に、前記書き込み電圧が所定の電圧に達したことを検出する検出回路を含み、
    前記生成回路は、前記複数のレベルのうちの最後のレベルを書き込み対象とするとき、前記検出回路で前記書き込み電圧が所定の電圧に達したことを検出後、他のレベルで用いた書き込み電圧よりもパルス幅の長い書き込み電圧を規定する信号を生成する回路を含む請求項１８記載の半導体装置。
  23. 前記生成回路は、前記複数のレベルのうちの第１レベルを書き込み対象としているとき、所定のタイミングにおける書き込み電圧をラッチするラッチ回路と、
    前記ラッチ回路にラッチされた書き込み電圧に対応した初期の書き込み電圧に基づいて、前記第１レベルの次の第２レベルの書き込み電圧を規定する信号を生成する回路とを含む請求項１８記載の半導体装置。
  24. 前記所定のタイミングは、前記第１レベルに対する所定のプログラムベリファイをパスしたタイミングである請求項２３記載の半導体装置。
  25. 前記生成回路は、前記書き込み回路を制御する制御回路である請求項１８から請求項２４のいずれか一項に記載の半導体装置。
  26. 異なる複数のレベルのデータを多値メモリセルに書き込む書き込み回路と、
    前記書き込み回路を制御し、前記複数のレベルのうちの最後のレベルを書き込み対象とするとき、他のレベルで用いた書き込み電圧よりもパルス幅の長い書き込み電圧を用いて書き込み動作を実行する制御回路と
    を含む半導体装置。
  27. 異なる複数のレベルのデータを多値メモリセルに書き込む書き込み回路と、
    前記書き込み回路を制御し、前記複数のレベルのうちの最後のレベルを書き込み対象とするとき、書き込み電圧が所定の電圧に達するまでは、ベリファイ動作を行わず前記書き込み電圧をステップ状に増加させながら書き込み動作を実行する制御回路と
    を含む半導体装置。
  28. 前記半導体装置は更に、前記書き込み電圧が所定の電圧に達したことを検出する検出回路を含み、
    前記制御回路は、前記複数のレベルのうちの最後のレベルを書き込み対象とするとき、前記書き込み電圧が所定の電圧に達するまでは、前記書き込み電圧をステップ状に増加させながら書き込み動作を実行し、前記書き込み電圧が所定の電圧に達した後は、他のレベルで用いた書き込み電圧よりもパルス幅の長い書き込み電圧を用いて書き込み動作を実行する請求項２６記載の半導体装置。
  29. 複数の異なるしきい値を持つメモリセルに複数のレベルのデータを書き込む書き込み回路と、
    前記書き込み回路を制御し、前記複数のレベルのうちの第１レベルを書き込み対象として書き込み電圧をステップ状に増加させながら第１の書き込み動作を実行し、前記第１の書き込み動作を実行しながら所定のタイミングにおける書き込み電圧を記憶し、前記第１レベルの次の第２レベルを書き込み対象として前記記憶した書き込み電圧に対応した初期の書き込み電圧をステップ状に増加させながら第２の書き込み動作を行う制御回路と
    を含む半導体装置。
  30. 前記半導体装置は、前記所定タイミングにおける書き込み電圧をラッチするラッチ回路を含む請求項２９記載の半導体装置。
  31. 前記所定のタイミングは、前記第１レベルに対する所定のプログラムベリファイをパスしたタイミングである請求項２９記載の半導体装置。
  32. 前記半導体装置は、半導体記憶装置である請求項１３記載の半導体装置。
  33. 多値メモリセルの複数のレベルのうちの第１レベルを書き込み対象として書き込み電圧をステップ状に増加させながら書き込みを行う第１ステップと、
    前記第１ステップにおける所定のタイミングの書き込み電圧を記憶する第２ステップと、
    前記第１レベルの次の第２レベルを書き込み対象として前記第２ステップで記憶した書き込み電圧に対応した初期の書き込み電圧をステップ状に増加させながら書き込みを行う第３ステップと
    を含むデータ書き込み方法。
  34. 多値メモリセルの複数のレベルのうちの最後のレベル以外のレベルを書き込み対象として書き込み電圧をステップ状に増加させながら書き込みを行う第１ステップと、
    前記複数のレベルのうち最後のレベルを書き込み対象として前記第１ステップで用いた書き込み電圧よりもパルス幅の長い書き込み電圧を用いて書き込みを行う第２ステップと、
    を含むデータ書き込み方法。
  35. 多値メモリセルの複数のレベルのうちの最後のレベル以外のレベルを書き込み対象として書き込み電圧をステップ状に増加させながら書き込みを行う第１ステップと、
    前記複数のレベルのうち最後のレベルを書き込み対象として、書き込み電圧が所定の電圧に達するまでは、ベリファイ動作を行わず前記書き込み電圧をステップ状に増加させながら書き込みを行う第２ステップと
    を含むデータ書き込み方法。
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