JP2011108307A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】メモリセルトランジスタに印加するレギュレート電圧を最適値に設定することができる不揮発性半導体記憶装置を提供すること。
【解決手段】本発明の一態様に係るフラッシュメモリ１は、電気的に消去／書込みが可能な不揮発性のメモリセルトランジスタアレイ２、メモリセルトランジスタアレイ２から出力されるメモリセル電流とセンスアンプ基準電流とを比較することにより、メモリセルに保持される信号を読み出すセンスアンプ回路７、メモリセル電流とセンスアンプ基準電流との差分を比較して、判定結果信号を出力する電流差分比較回路９、判定結果信号に応じて、メモリセルトランジスタアレイに供給するレギュレート電圧を制御するレギュレータ回路５を備える。
【選択図】図１

Description

本発明は、不揮発性半導体記憶装置に関し、特に不揮発性半導体記憶装置に搭載されているレギュレータ回路の電圧制御技術に関する。

電気的に消去／書込みが可能な不揮発性半導体記憶装置において、書換え回数を増加させる必要性が高まっており、書換え時に生じるメモリセルトランジスタへの電気的ストレスを軽減することで、書換え回数を増加させる技術が必要とされている。

特許文献１には、レギュレート回路設定値記憶用メモリセルを有する不揮発性半導体記憶装置が記載されている。特許文献１に記載の不揮発性半導体記憶装置では、消去／書込み動作の後に消去／書込み深さを検証している。この消去／書込み深さが判定レベルを満たさない場合には、レギュレート回路のレギュレート電圧（書換え電圧）の制御値を記憶するメモリセルトランジスタのデータを書き換えて、以降の消去／書込み時に使用する書換え電圧を既存の値よりも高く設定する。これにより、ＥＥＰＲＯＭの書換え寿命を向上している。

図５は、特許文献１に記載の不揮発性半導体記憶装置の構成を示すブロック図である。図５に示すように、特許文献１に記載の不揮発性半導体装置は、ＥＥＰＲＯＭ１０１、メモリセルトランジスタアレイ１０２、コントロールロジック回路１０３、昇圧回路１０４、レギュレート回路１０５、デコーダ回路１０６、センスアンプ回路１０７、レギュレート回路設定値記憶用メモリセルトランジスタ１０８を備えている。センスアンプ回路１０７の出力信は、レギュレート回路１０５に入力されている。

特許文献１に記載の不揮発性半導体記憶装置における消去／書込み動作について説明する。消去／書込み動作時には、コントロールロジック回路１０３が昇圧回路１０４を動作させることにより、消去／書き込みに必要な高電圧を発生する。このとき、コントロールロジック回路１０３は、レギュレート回路１０５に対して、消去動作又は書込み動作のいずれの動作状態であるかを出力する。

この高電圧はレギュレート回路１０５に印加されて、レギュレート回路設定値記憶用メモリセルトランジスタ１０８のデータをセンスアンプ回路１０７で読み出した結果と消去動作または書込みの動作モードに応じた値によって制御して出力される。

この制御によってレギュレート回路１０５から出力された書換え電圧はデコーダ回路１０６に入力され、消去動作または書き込み動作に合わせて一定時間だけデコーダ回路１０６が選択するメモリセルトランジスタアレイ１０２内の任意のメモリセルトランジスタに印加される。メモリセルトランジスタに書換え電圧を印加することにより、メモリセルトランジスタのしきい値電圧が制御される。

レギュレート回路１０５の書換え電圧の設定値はあらかじめ低く設定される。この低い書換え電圧に設定されている間においては、図６に示すようにＥＥＰＲＯＭの消去／書込みによる劣化に伴い、メモリセルトランジスタのＶｔの深さが浅くなり、書換え保証回数内に読み出し検知レベルよりも厳しいベリファイ検知レベルを満たさなくても良い。

ＥＥＰＲＯＭの消去／書込みを行った後に、毎回、センスアンプ回路１０７により、メモリセルトランジスタのＶｔが読み出し検知レベルよりも厳しいベリファイ検知レベルを満たしているかを判定するベリファイ判定が行われる。このベリファイ判定をパスした場合には、以降の消去／書込みも既存のレギュレート回路１０５の設定（低い書換え電圧）で実施される。

しかし、ベリファイ判定がフェイルした場合には、センスアンプ回路１０７の出力信号がレギュレート回路１０５に入力され、レギュレート回路設定値記憶用メモリセルトランジスタ１０８に記憶される書換え電圧の設定値が、あらかじめ設定された低い書換え電圧よりも高い書換え電圧となるように変更される。次回以降の消去／書込み時には、レギュレート回路１０５が制御して出力する書換え電圧の値は、既存の書換え電圧よりも高くなる。

このレギュレート回路設定値記憶用メモリセルトランジスタ１０８の書換え電圧の設定値の変更を行うことにより、図６の書換え電圧の切り替えに見られるように、次回以降の書込み後のメモリセルトランジスタのＶｔの深さが確保できるようになる。

しかしながら、特許文献１では、電源電圧や周囲温度の一時的な悪化に伴い書換え電圧の設定値を上げた場合、その後電源電圧や周囲温度が変化しても書換え電圧を下げることができない。書換え電圧がメモリセルトランジスタに対して過度な電圧となりメモリセルトランジスタのストレスとなる場合であっても、メモリセルトランジスタの閾値はベリファイ検知レベルを満たすためベリファイ判定はパス判定となる。

従って、以降の消去／書込みは、メモリセルトランジスタに対して過度な書換え電圧で行われる。このため、特許文献１に記載の不揮発性半導体記憶装置では、メモリセルトランジスタに過度なストレスを与え続けてしまい、書換え回数を増加することができないという問題がある。

特開２００２−２０８２９１号公報

このように、特許文献１に記載の不揮発性半導体記憶装置では、電源電圧や周囲温度の変化に応じて、メモリセルトランジスタに印加するレギュレート電圧を最適値に設定することはできず、メモリセルトランジスタに過度なストレスを与え続けてしまい、書換え回数を増加することができないという問題がある。

本発明の一態様に係る不揮発性半導体記憶装置は、電気的に消去／書込みが可能な不揮発性メモリセルと、前記メモリセルから出力されるメモリセル電流とセンスアンプ基準電流とを比較することにより、メモリセルに保持される信号を読み出すセンスアンプ回路と、前記メモリセル電流と前記センスアンプ基準電流との差分を比較して、判定結果信号を出力する電流差分比較回路と、前記電流差分比較回路からの判定結果信号に応じて、前記メモリセルに供給するレギュレート電圧を制御するレギュレータ回路とを備えるものである。

このような構成により、電流差分比較回路で検出されたメモリセル電流とセンスアンプ基準電流との差分量に応じて、メモリセルトランジスタに印加するレギュレート電圧値を最適値に設定することはでき、メモリセルトランジスタに与えるストレスを軽減して、書換え回数を増加することができる。

本発明によれば、メモリセルトランジスタに印加するレギュレート電圧を最適値に設定することができる不揮発性半導体記憶装置を提供することができる。

実施の形態１に係る不揮発性半導体記憶装置の構成を示す図である。 実施の形態１に係る不揮発性半導体記憶装置における電流差分回路の構成の一例を示す図である。 実施の形態１に係る不揮発性半導体記憶装置におけるメモリセル電流とセンスアンプ基準電流の関係による電流差分判定結果信号及びレギュレート電圧設定値の変化を示した図である。 本発明によるメモリセル電圧の削減効果を説明するための図である。 特許文献１に記載の不揮発性半導体記憶装置の構成を示す図である。 特許文献１に記載の不揮発性半導体記憶装置における書換え回数とメモリセルトランジスタのＶｔの関係を示す図である。

実施の形態１．
本発明の実施の形態１に係る不揮発性半導体記憶装置について、図１を参照して説明する。図１は、本実施の形態に係る不揮発性半導体記憶装置の構成を示す図である。ここでは、不揮発性半導体記憶装置の一例としてフラッシュメモリ１について説明する。

図１に示すように、フラッシュメモリ１は、メモリセルトランジスタアレイ２、コントロールロジック回路３、昇圧回路４、レギュレータ回路５、デコーダ回路６、センスアンプ回路７、レギュレータ回路設定値記憶用メモリセルトランジスタ８、電流差分比較回路９を備えている。メモリセルトランジスタアレイ２には、レギュレータ回路設定値記憶用メモリセルトランジスタ８が設けられている。

メモリセルトランジスタアレイ２は、ワード線及びビット線に接続された複数のメモリセルトランジスタを有している。メモリセルトランジスタアレイ２には、デコーダ回路６の出力が入力されている。デコーダ回路６は、メモリセルトランジスタアレイ２のワード線、ビット線を選択する。

デコーダ回路６には、レギュレータ回路５の出力が入力される。レギュレータ回路５は、メモリセルトランジスタの消去／書込みに必要なレギュレート電圧（書換え電圧）をデコーダ回路６に出力する。昇圧回路４は、消去／書込みに必要なレギュレート電圧を生成するための高電圧を生成する。昇圧回路４からの出力電圧は、レギュレータ回路５に入力される。

センスアンプ回路７は、メモリセルトランジスタに記憶されるデータを読み出す。センスアンプ回路７には、メモリセルトランジスタアレイ２のメモリセル電流１２が入力される。昇圧回路４、レギュレータ回路５、デコーダ回路６、センスアンプ回路７には、コントロールロジック回路３からの制御信号が入力される。コントロールロジック回路３は、外部から入力された信号に基づいて、各回路動作の制御を行う。

電流差分比較回路９には、メモリセルトランジスタアレイ２のメモリセル電流１２と、センスアンプ回路７のセンスアンプ基準電流１１が入力されている。センスアンプ基準電流１１は、メモリセルから読み出したメモリセル電流１２が「０」であるか、「１」であるかを判断する基準となる電流である。

電流差分比較回路９は、メモリセル電流１２とセンスアンプ基準電流１１の差分を比較し、電流差分判定結果信号１０をレギュレータ回路５に出力する。すなわち、電流差分比較回路９は、センスアンプ基準電流１１からのメモリセル電流１２の差分の大きさを検出する。

ここで、レギュレータ回路５の構成について詳しく説明する。レギュレータ回路５は、レギュレータ回路設定値保持回路１３、加算回路１４、加算数選択回路１５、レギュレータ印加電圧選択回路１６を有している。

加算数選択回路１５には、電流差分判定結果信号１０が入力される。加算数選択回路１５は、電流差分判定結果信号１０に応じて加算数を選択する。加算数は、センスアンプ基準電流１１とメモリセル電流１２の差分の大きさに応じて、レギュレータ印加電圧を何段階加算するか設定する値である。加算回路１４には、加算数選択回路１５で選択された加算数と、レギュレータ回路設定値保持回路１３の出力が入力されている。

加算回路１４は、レギュレータ回路設定値保持回路１３の出力に加算数選択回路１５で選択された加算数を加算する。レギュレータ回路設定値保持回路１３には、加算回路１４の出力が入力される。加算回路１４の出力は、レギュレータ回路設定値保持回路１３の更新前の値と加算数選択回路で選択された加算数を加算した値である。これにより、レギュレータ回路設定値保持回路１３の設定値が更新される。レギュレータ回路設定値保持回路１３としては、フリップフロップ等を用いることができる。

レギュレータ印加電圧選択回路１６には、レギュレータ回路設定値保持回路１３の出力が入力されている。図１に示す例では、レギュレータ印加電圧選択回路１６は、５つの電圧ＶＰＰ１〜ＶＰＰＰ６を生成している。レギュレータ印加電圧選択回路１６は、レギュレータ回路設定値保持回路１３からの入力に応じて、ＶＰＰ１〜ＶＰＰＰ６のうちの一つを選択しデコーダ回路６に出力する。

ここで、図２を参照して、電流差分比較回路９の構成の一例について説明する。図２は、フラッシュメモリ１に用いられる電流差分比較回路９の構成の一例を示す図である。図２に示すように、電流差分比較回路９は、センスアンプ回路７のトランジスタＴｒ１とカレントミラーをそれぞれ構成する５つのトランジスタＴｒ１１〜Ｔｒ１５を有している。

このうち、トランジスタＴｒ１１を含む第１のカレントミラー回路について説明する。第１のカレントミラー回路は、センスアンプ基準電流１１から参照電流ＩＲＥＦ１を生成する。第１のカレントミラー回路は、トランジスタＴｒ１１、ＴＲ１６、Ｔｒ１７、Ｔｒ１７、Ｔｒ１８、Ｔｒ１９を含む。

トランジスタＴｒ１１のコレクタには、トランジスタＴｒ１７とカレントミラーを構成するトランジスタＴｒ１６のエミッタが接続されている。また、トランジスタＴｒ１７のエミッタには、トランジスタＴｒ１９とカレントミラーを構成するトランジスタＴｒ１８のコレクタが接続されている。

電流差分比較回路９は、上述の第１カレントミラー回路のほか、これと同様な構成を有する４つのカレントミラー回路を有している。すなわち、電流差分比較回路９は、５つのカレントミラー回路を有している。トランジスタＴｒ１２を含む第２のカレントミラー回路は、参照電圧ＩＲＥＦ２を生成する。

トランジスタＴｒ１３を含む第３のカレントミラー回路は、参照電圧ＩＲＥＦ３を生成する。トランジスタＴｒ１４を含む第４のカレントミラー回路は、参照電圧ＩＲＥＦ４を生成する。トランジスタＴｒ１５を含む第５のカレントミラー回路は、参照電圧ＩＲＥＦ５を生成する。これらのカレントミラー回路にて生成される参照電流ＩＲＥＦ１〜ＩＲＥＦ５は、ＩＲＥＦ１＞ＩＲＥＦ２＞ＩＲＥＦ３＞ＩＲＥＦ４＞ＩＲＥＦ５の関係を満たすものとする。

また、電流差分比較回路９は、メモリセルトランジスタアレイ２のトランジスタＴｒ２とカレントミラーをそれぞれ構成する５つのトランジスタＴｒ２１〜Ｔｒ２５を有している。第１のカレントミラー回路においては、トランジスタＴｒ１９のコレクタは、トランジスタＴｒ２１のエミッタと接続されている。

トランジスタＴｒ２１〜Ｔｒ２５のエミッタ電流がメモリセル電流１２と等しくなるように、それぞれのトランジスタの閾値が調整されている。メモリセル電流１２は、メモリセルトランジスタアレイ２のメモリセルに流れる電流である。なお、図２においては、メモリセルの一部が示されている。

電流差分比較回路９は、参照電流ＩＲＥＦ１〜ＩＲＥＦ５とメモリセル電流１２とを比較した結果（出力Ａ［０］、Ａ［１］、Ａ［２］、Ａ［３］、Ａ［４］のいずれか）を出力する。出力Ａ［０］〜Ａ［４］が電流差分判定結果信号１０である。

図１に示すフラッシュメモリ１の動作について説明する。まず、レギュレータ回路設定値記憶用メモリセルトランジスタ８に記憶されている設定値が読み出され、レギュレータ回路設定値保持回路１３に設定される。消去／書込み動作時には、コントロールロジック回路３が昇圧回路４を動作させ、消去／書込みに必要なレギュレート電圧を生成するための高電圧を発生する。

昇圧回路４で発生した高電圧は、レギュレータ回路５に入力される。レギュレータ回路５は、レギュレータ回路設定値保持回路１３に保持された設定値に応じて、入力される高電圧からレギュレート電圧を生成する。

本発明に係るフラッシュメモリ１においては、センスアンプ基準電流１１とメモリセル電流１２との差分を比較することによって得られる電流差分判定結果信号１０に応じて、レギュレート電圧の設定値が制御される。以下、レギュレート電圧の設定値の制御について説明する。

レギュレータ回路５のレギュレート電圧の設定値は、電流差分比較回路９からの電流差分判定結果信号１０に応じて変更される。具体的には、まず、電流差分比較回路９で、メモリセルトランジスタアレイ２のメモリセルに流れるメモリセル電流１２と、参照電圧ＩＲＥＦ１〜ＩＲＥＦとを比較し、レギュレート電圧の設定値がどのくらい過剰であるか又は不足しているかを判定する。この判定結果に応じて、レギュレート電圧の設定値を増加又は減少させる。

そして、加算数選択回路１５で電流差分判定結果信号１０に応じて加算数が選択される。選択された加算数は加算回路１４に入力され、レギュレータ回路設定値保持回路１３の出力に加算される。加算回路１４からの出力により、レギュレータ回路設定値保持回路１３の設定値が更新される。以降、更新されたレギュレータ回路設定値保持回路１３の設定値により、レギュレータ印加電圧選択回路１６にて選択制御された電圧がレギュレート電圧としてデコーダ回路６に出力される。

このようにしてレギュレータ回路５から出力されたレギュレート電圧がデコーダ回路６に入力される。レギュレート電圧は、デコーダ回路６が選択するメモリセル・トランジスタレイ内の任意のメモリセルトランジスタに印加される。メモリセルトランジスタにレギュレート電圧を印加することにより消去／書き込みが実施される。

レギュレータ回路設定値保持回路１３のレギュレート電圧の設定値は、電源を落とした際には０になる。次回電源を投入するときには、まずレギュレータ回路設定値記憶用メモリセルトランジスタ８に記憶されているレギュレート電圧の設定値が用いられる。

そこで、消去／書き込みを実施した後、ベリファイ判定を行う。ベリファイ判定とは、メモリセルトランジスタアレイ２のメモリセルの閾値電圧Ｖｔが読み出し検知レベルよりも厳しいベリファイ検知レベルを満たすか否かを判定するものである。

ベリファイ判定をパスした場合、電流差分比較回路９でメモリセル電流１２とセンスアンプ基準電流１１の差分比較を行う。例えば、レギュレート電圧を下げても書換え可能な差分結果であった場合、レギュレータ回路設定値記憶用トランジスタ８のデータ設定値を差分結果に応じた値に下げて更新する。これにより、電源を投入した時の最初のレギュレート電圧も最適値にすることができ、メモリセルに対するストレスを軽減することが可能となる。

図３は、メモリセル電流１２とセンスアンプ基準電流１１の関係による電流差分判定結果信号１０及びレギュレート電圧の設定値の変化を示した図である。図３に示すように、電源投入直後、システム初期化されているため、レギュレータ回路設定値記憶用メモリセルトランジスタ８の設定値が用いられる。

レギュレータ回路設定値記憶用メモリセルトランジスタ８に記憶されているレギュレート電圧の設定値をＶＰＰ３、すなわち、Ａ［２］のみが１の状態（Ａ［４：０］＝００１００）のときに、ベリファイ判定をパスした例について説明する。

この状態から、電流差分比較回路９によりメモリセル電流１２とセンスアンプ基準電流１１とを比較した結果、ＩＲＥＦ１≧メモリセル電流＞ＩＲＥＦ２であり、電流差分判定結果信号１０がＡ［０］のみが１の状態（Ａ［４：０］＝００００１）に変化したものとする。

この場合、レギュレート電圧を下げてもメモリセルへの消去／書込みの書換えは問題なく行われる。従って、レギュレータ回路設定値保持回路１３でのレギュレート電圧設定値を２段階下げたＶＰＰ５とすることができる。すなわち、加算数選択回路１５における加算値を−２とする。これにより、レギュレート電圧をより最適値に近づけることができるため、メモリセルへのストレスを軽減することができる。

レギュレータ回路設定値保持回路１３に保持されていた値（ＶＰＰ３が選択される値）と電流差分判定結果信号１０により選択された加算値（−２）が加算回路１４に入力される。そして、レギュレータ回路設定値保持回路１３のレギュレート電圧設定値が、ＶＰＰ５が選択される値に更新される。

なお、ベリファイ判定がフェイルした場合、電流差分判定結果信号１０が、レギュレータ回路５に入力されて、レギュレータ回路設定値記憶用メモリセルトランジスタ８のレギュレート電圧の設定値を変更する。次回以降の消去／書込み時には、レギュレータ回路５のレギュレータ回路設定値保持回路１３が制御してデコーダ回路６に出力するレギュレート電圧の値を、既存の電圧よりも高くすることができる。

図４は本発明と特許文献１のメモリセルに印加される印加電圧とメモリセル書換え回数を示した図である。図４において、縦軸はメモリセル印加電圧を現しており、横軸は書き換え回数を表している。

図４に示すように、特許文献１に記載の不揮発性半導体記憶装置においては、レギュレート電圧がメモリセルトランジスタに対して過度な電圧となり、メモリセルトランジスタのストレスとなる場合でも、書き換え電圧のマージンに関係なく、メモリセルトランジスタに印加するレギュレート電圧値の変更は行なわれなかった。

しかしながら、本発明によれば、書換え電圧に十分にマージンがある場合には、１回目の書換え完了時点Ａにおいてレギュレート電圧を下げることで、次回の書換え時にはメモリセルへの印加電圧を抑制することが可能となる。また、ｎ＋１回目の書換え処理において、メモリセル印加電圧が不足した場合には、レギュレート電圧を既存のレギュレート電圧よりも高いレギュレート電圧に変更して再書換え処理が行われる。

このように、メモリセルトランジスタセルへ過剰な印加電圧を与えることなく、最適な印加電圧を印加することができるため、メモリセルの書換え時の電圧ストレスを軽減することができるので、書換え回数を増やす効果がある。

以上説明したように、本発明によれば、電源電圧や周囲温度の変化およびメモリセルの劣化によって生じるメモリセル電流１２とセンスアンプ基準電流１１との差分量に応じて、使用条件に追従して、レギュレータ印加電圧選択回路１６のレギュレート電圧を選択することができる。

これにより、メモリセルトランジスタに印加されるレギュレート電圧の値を最適値に設定することができ、メモリセルの書換え時の電圧ストレスを軽減することが可能となる。このため、メモリセルの寿命を長くすることができ、書換え回数を増やすことができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１ フラッシュメモリ
２ メモリセルトランジスタアレイ
３ コントロールロジック回路
４ 昇圧回路
５ レギュレータ回路
６ デコーダ回路
７ センスアンプ回路
８ レギュレータ回路設定値記憶用メモリセルトランジスタ
９ 電流差分比較回路
１０ 電流差分判定結果信号
１１ センスアンプ基準電流
１２ メモリセル電流
１３ レギュレータ回路設定値保持回路
１４ 加算回路
１５ 加算数選択回路
１６ レギュレータ印加電圧選択回路
１７ アドレス信号線

Claims (4)

1. 電気的に消去／書込みが可能な不揮発性メモリセルと、
   前記メモリセルから出力されるメモリセル電流とセンスアンプ基準電流とを比較することにより、メモリセルに保持される信号を読み出すセンスアンプ回路と、
   前記メモリセル電流と前記センスアンプ基準電流との差分を比較して、判定結果信号を出力する電流差分比較回路と、
   前記電流差分比較回路からの判定結果信号に応じて、前記メモリセルに供給するレギュレート電圧を制御するレギュレータ回路と、
   を備える不揮発性半導体記憶装置。
2. 前記レギュレータ回路は、
   前記レギュレート電圧の設定値を保持するレギュレータ回路設定値保持回路と、
   前記電流差分比較回路の判定結果信号に応じて、レギュレータ回路設定値保持回路のレギュレート電圧の設定値を更新する演算回路と、
   を有する請求項１に記載の不揮発性半導体記憶装置。
3. 前記レギュレータ回路は、複数のレギュレータ電圧を生成するレギュレータ印加電圧選択回路をさらに有し、
   前記レギュレータ印加電圧選択回路は、前記演算回路により更新されたレギュレート電圧の設定値に基づいて、前記複数のレギュレータ電圧の一を選択することを特徴とする請求項２に記載の不揮発性半導体装置。
4. 電源投入時に、前記レギュレータ回路設定値保持回路のレギュレータ電圧の初期設定値を与えるレギュレータ回路設定値記憶部を備え、
   前記レギュレータ回路設定値記憶部は、前記電流差分比較回路からの判定結果信号に応じて、前記レギュレータ電圧の初期設定値を変更することを特徴とする請求項１〜３のいずれか１項に記載の不揮発性半導体装置。

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