JP2003217287A

JP2003217287A - 不揮発性半導体記憶装置

Info

Publication number: JP2003217287A
Application number: JP2002012116A
Authority: JP
Inventors: Tomonori Kataoka; 知典片岡
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-01-21
Filing date: 2002-01-21
Publication date: 2003-07-31

Abstract

(57)【要約】【課題】電源電圧や温度が変化しても、その影響を受
けにくい、しきい値電圧制御や読み出し電圧マージンが
確保できる不揮発性半導体記憶装置を提供する。【解決手段】メモリセル電流の温度依存を、ワード線
電圧の温度依存とビット線のディスチャージ時間の温度
依存とを制御することによって相殺し、温度依存の少な
いしきい値電圧分布を得る。また、電源電圧上昇に伴う
内部回路の電圧上昇を、ディスチャージ時間の電源電圧
依存を制御することによって相殺し、電源電圧依存の少
ないしきい値電圧分布を得る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に、プログラムベリファイや消去ベリ
ファイなどのメモリセルのしきい値電圧制御、及び読み
出し動作に関する。

【０００２】

【従来の技術】従来、フラッシュメモリ等である不揮発
性半導体記憶装置の読み出し電圧マージンの温度特性の
改善は、特開２０００−１１６７１号に開示されている
半導体記憶装置、つまり、内部電圧の温度依存性にメモ
リセルのしきい値電圧の温度依存性と同じ傾向をもたせ
ることで、読み出し電圧マージンを確保する方法が知ら
れている。従来の半導体記憶装置では、内部電源回路内
に、読み出し時の内部電圧を補償して負の温度依存性を
もたせる温度依存補償回路を設け、読み出し時の内部電
圧の温度依存でメモリセルのしきい値電圧の温度依存性
を相殺し、読み出しマージンを確保している。

【０００３】以下、図１９を用いて、従来の半導体記憶
装置における、内部電源回路内の読み出し電圧発生回路
について説明する。図１９は、従来の半導体記憶装置に
おける、内部電源回路の読み出し電圧発生回路の構造を
示す図である。図１９において、読み出し電圧発生回路
は、ＶＮ発生回路２１、温度補償回路２２より構成され
ている。上記ＶＮ発生回路２１は、ＰＭＯＳトランジス
タＴＰ１〜ＴＰ５、ＮＭＯＳトランジスタＴＮ１〜ＴＮ
４、デプレッションＰＭＯＳトランジスタＤＴＰ１〜Ｄ
ＴＰ３、デプレッションＮＭＯＳトランジスタＤＴＮ１
からなり、温度補償回路２２に流す電流を決める回路で
ある。そして、上記ＮＭＯＳトランジスタＴＮ２のゲー
トには、基準電圧ＶＲＥＦ＝１．６Ｖが印加されてい
る。

【０００４】この上記ＶＮ発生回路２１において、非動
作時は、入力信号ＦＲＥＮＴは接地されていて電流が流
れないが、外部より電源電圧Ｖｃｃが入力されて、入力
信号ＦＲＥＮＴに電源電圧Ｖｃｃが印加されると、ＮＭ
ＯＳトランジスタＴＮ２の定数Ｗ／Ｌで決まる電流が流
れ、ＰＭＯＳトランジスタＴＰ３〜ＴＰ５により電流が
カレントミラーされ、ＮＭＯＳトンラジスタＴＮ４に
は、ＮＭＯＳトランジスタＴＮ２の２倍の電流が流れ
る。さらに、ＮＭＯＳトンラジスタＴＮ４と温度補償回
路２２とでカレントミラーを行い、温度補償回路２２に
ＮＭＯＳトランジスタＴＮ２の６倍の電流を流す。な
お、この電流値には意味はなく、回路動作のスピードな
どを決めるだけのものである。

【０００５】一方、上記温度補償回路２２は、ＰＭＯＳ
トランジスタＴＰ６，ＴＰ７、ＮＭＯＳトランジスタＴ
Ｎ５〜ＴＮ２５、デプレッションＰＭＯＳトランジスタ
ＤＴＰ４，ＤＴＰ５、デプレッションＮＭＯＳトランジ
スタＤＴＮ２，ＤＴＮ３からなるものであり、一般的な
ＮＭＯＳバッファの構成となっている。なお、上記温度
補償回路２２は、バッファ構造であるので左右のＮＭＯ
Ｓトランジスタには同じ電流が流れるが、右側のＮＭＯ
ＳトランジスタＴＮ８，ＴＮ１０，ＴＮ１２，ＴＮ１
４，ＴＮ１６，ＴＮ１８，ＴＮ２０，ＴＮ２２の定数Ｗ
ｒ０〜Ｗｒ７が、左側のＮＭＯＳトランジスタＴＮ６の
定数Ｗｌｅｆｔと異なるため、左右のＮＭＯＳトランジ
スタＴＮのゲート電圧に違いが生じる。このように、左
右のＮＭＯＳトランジスタの定数Ｗを変えて、ＮＭＯＳ
トランジスタＴＮが動作するゲート・ソース間電圧Ｖｇ
ｓを変えることにより、出力信号ＳＲＥＦに温度依存性
を付加する。

【０００６】例えば、この温度補償回路２２において、
定数Ｗｌｅｆｔに対して定数Ｗｒが大きい場合には、負
の温度依存が付加された出力信号ＳＲＥＦが出力され、
逆に定数Ｗｌｅｆｔに対して定数Ｗｒが小さい場合に
は、正の温度依存が付加された出力信号ＳＲＥＦが出力
される。

【０００７】

【発明が解決しようとする課題】上述した特開２０００
−１１６７１号に記載されている半導体記憶装置は、特
に、多値メモリセル、フラッシュメモリセルに適用する
ためのものであり、その読み出し時のメモリセル電流は
１μＡ程度以下としている。従って、従来の半導体記憶
装置におけるリード動作（読み出し動作）のメモリセル
電流の判定レベルは約１μＡとなり、その領域内のメモ
リセル電流におけるメモリセルのしきい値電圧Ｖｔｍの
特性は、温度が上昇すれば低下する傾向を示す。

【０００８】そこで、従来の半導体記憶装置では、上記
温度補償回路２２により、メモリセルのしきい値電圧Ｖ
ｔｍの温度依存に、読み出し時のワード線電圧Ｖｃｇの
特性を合わせることで、読み出し時のワード線電圧Ｖｃ
ｇとしきい値電圧Ｖｔｍとの差である読み出し電圧マー
ジン（Ｖｃｇ−Ｖｔｍ）の温度依存を相殺している。

【０００９】しかし、リード動作におけるメモリセル電
流の判定レベルが約１μＡ、つまり、少ないメモリセル
電流でデータの読み出しを行う場合は、上述したように
温度上昇に伴ってメモリセル電流は増加する傾向を示
し、しきい値電圧Ｖｔｍは低下する傾向を示すため、上
記温度補償回路２２により、読み出し時のワード線電圧
Ｖｃｇを低下させる負の温度依存を付加すればよいが、
比較的大きなメモリセル電流で高速にデータの読み出し
を行う場合は、上記メモリセル電流は温度上昇に伴って
減少する特性を示すため、上記温度補償回路２２によ
り、読み出し時のワード線電圧Ｖｃｇを増加させる正の
温度依存を付加、つまり、ワード線電圧Ｖｃｇの温度依
存係数を正にしなければ、上記読み出し時のワード線電
圧Ｖｃｇとしきい値電圧Ｖｔｍとの差である読み出し電
圧マージン（Ｖｃｇ−Ｖｔｍ）を確保することができな
くなる。

【００１０】また、不揮発性半導体記憶装置であるフラ
ッシュＥＥＰＲＯＭでは、フローティングゲートへの電
子の注入や放出を行うことで、しきい値電圧Ｖｔｍの制
御を行うものであり、その制御において、しきい値電圧
Ｖｔｍが所望の電圧に到達したか否かを判断するプログ
ラムベリファイ動作を行う。このプログラムベリファイ
動作も一種の読み出し動作であるが、上述した読み出し
動作とは、リード動作におけるメモリセル電流の判定レ
ベルや、読み出し時のワード線電圧Ｖｃｇ等の判定条件
が異なる場合がある。さらに、上述した読み出し動作と
同様に、プログラムベリファイ動作においても温度依存
を考慮しなければ、しきい値電圧Ｖｔｍの収束レベルが
温度によって影響を大きく受け、その結果、上記読み出
し電圧マージン（Ｖｃｇ−Ｖｔｍ）を減少させる原因と
なる。

【００１１】本発明は、以上のような問題に鑑みてなさ
れたものであり、しきい値電圧Ｖｔｍが所望の電圧に到
達したか否かを判断するプログラムベリファイ動作にお
いて、しきい値電圧分布の収束が温度依存の影響を受け
にくい不揮発性半導体記憶装置を提供することを目的と
する。また、本発明は、読み出し動作において、しきい
値電圧と読み出し時のワード線電圧との差である読み出
し電圧マージンを確保する不揮発性半導体記憶装置を提
供することを目的とする。

【００１２】

【課題を解決するための手段】上記課題を解決するた
め、本発明(請求項１)の不揮発性半導体記憶装置は、第
１の電圧にプリチャージされたビット線の電荷を、メモ
リセル電流で一定時間ディスチャージし、上記ビット線
の電圧が第２の電圧に到達したか否かを判定することに
よって、メモリセルのしきい値電圧分布の収束レベルを
判断するプログラムベリファイ動作において、上記メモ
リセルのゲートに印加されるワード線電圧を、該ワード
線電圧の温度特性に応じて制御するワード線電圧温度特
性制御手段と、上記ディスチャージ時間を、該ディスチ
ャージ時間の温度特性に応じて制御するディスチャージ
時間温度特性制御手段とを備え、上記メモリセル電流が
温度上昇に伴い増加する正の温度依存を、上記ワード線
電圧温度特性制御手段、及び上記ディスチャージ時間温
度特性制御手段により相殺し、上記メモリセルのしきい
値電圧分布の収束レベルの温度依存を最小化するもので
ある。

【００１３】また、本発明（請求項２）の不揮発性半導
体記憶装置は、請求項１記載の不揮発性半導体記憶装置
において、上記プログラムベリファイ動作において、上
記ワード線電圧の温度特性は、温度上昇に伴い減少する
負の温度依存であり、上記ディスチャージ時間の温度特
性は、温度上昇に伴い減少する負の温度依存であり、上
記ワード線電圧の負の温度依存、及び上記ディスチャー
ジ時間の負の温度依存により、上記メモリセル電流の正
の温度依存を相殺し、上記メモリセルのしきい値電圧分
布の収束レベルの温度依存を最小化するものである。

【００１４】また、本発明（請求項３）の不揮発性半導
体記憶装置は、第１の電圧にプリチャージされたビット
線の電荷を、メモリセル電流で一定時間ディスチャージ
し、上記ビット線の電圧が第２の電圧に到達したか否か
を判定することによって、しきい値電圧分布の収束レベ
ルを判断するプログラムベリファイ動作において、上記
ディスチャージ時間を、該ディスチャージ時間の電源電
圧特性に応じて制御するディスチャージ時間電源電圧特
性制御手段を備え、電源電圧の上昇に伴い周辺回路の内
部電圧が上昇する正の電源電圧依存を、上記ディスチャ
ージ時間電源電圧特性制御手段により相殺し、上記メモ
リセルのしきい値電圧分布の収束レベルの電源電圧依存
を最小化するものである。

【００１５】また、本発明（請求項４）の不揮発性半導
体記憶装置は、請求項３記載の不揮発性半導体記憶装置
において、上記プログラムベリファイ動作において、上
記ディスチャージ時間の電源電圧特性は、電源電圧の上
昇に伴い減少する負の電源電圧依存であり、上記ディス
チャージ時間の負の電源電圧依存により、上記しきい値
電圧分布を減少させて上記内部電圧の正の電源電圧依存
を相殺し、上記しきい値電圧分布の収束レベルの電源電
圧依存を最小化するものである。

【００１６】また、本発明（請求項５）の不揮発性半導
体記憶装置は、第１の電圧にプリチャージされたビット
線の電荷を、メモリセル電流で一定時間ディスチャージ
し、上記ビット線の電圧が第２の電圧に到達したか否か
を判定することによって、上記メモリセルの状態を判断
する読み出し動作において、上記メモリセルのゲートに
印加されるワード線電圧を、該ワード線電圧の温度特性
に応じて制御するワード線電圧温度特性制御手段と、上
記ディスチャージ時間を、該ディスチャージ時間の温度
特性に応じて制御するディスチャージ時間温度特性制御
手段とを備え、上記メモリセル電流が温度上昇に伴って
増加する正の温度依存を、上記ワード線電圧温度特性制
御手段、及び上記ディスチャージ時間温度特性制御手段
により相殺し、上記しきい値電圧分布と上記ワード線電
圧の電圧差である読み出し電圧マージンの温度依存を最
小化するものである。

【００１７】また、本発明（請求項６）の不揮発性半導
体記憶装置は、請求項５記載の不揮発性半導体記憶装置
において、上記読み出し動作において、上記ワード線電
圧の温度特性は、温度上昇に伴い減少する負の温度依存
であり、上記ディスチャージ時間の温度特性は、温度上
昇に伴い減少する負の温度依存であり、上記ワード線電
圧の負の温度依存、及び上記ディスチャージ時間の負の
温度依存により、上記メモリセル電流の正の温度依存を
相殺し、上記しきい値電圧分布と上記ワード線電圧の電
圧差である読み出し電圧マージンの温度依存を最小化す
るものである。

【００１８】また、本発明（請求項７）の不揮発性半導
体記憶装置は、第１の電圧にプリチャージされたビット
線の電荷を、メモリセル電流で一定時間ディスチャージ
し、上記ビット線の電圧が第２の電圧に到達したか否か
を判定することによって、メモリセルの状態を判断する
読み出し動作において、上記ディスチャージ時間を、該
ディスチャージ時間の電源電圧特性に応じて制御するデ
ィスチャージ時間電源電圧特性制御手段を備え、周辺回
路の電源電圧上昇に伴う正の電源電圧特性を、上記ディ
スチャージ時間電源電圧特性制御手段により相殺し、上
記しきい値電圧分布と上記ワード線電圧の電圧差である
読み出し電圧マージンの電源電圧依存を最小化するもの
である。

【００１９】また、本発明（請求項８）の不揮発性半導
体記憶装置は、請求項７記載の不揮発性半導体記憶装置
において、上記読み出し動作において、上記ディスチャ
ージ時間の電源電圧特性は、電源電圧の上昇に伴い減少
する負の電源電圧依存であり、上記ディスチャージ時間
の負の電源電圧依存により、上記しきい値電圧分布を減
少させて上記内部電圧の正の電源電圧依存を相殺し、上
記しきい値電圧分布と上記ワード線電圧の電圧差である
読み出し電圧マージン電源電圧依存を最小化するもので
ある。

【００２０】また、本発明（請求項９）の不揮発性半導
体記憶装置は、第３の電圧にプリチャージされたビット
線に流れるメモリセル電流と、参照電流とを比較するセ
ンスアンプが、しきい値電圧分布の収束レベルを判断す
るプログラムベリファイ動作において、上記メモリセル
のゲートに印加されるワード線電圧を、該ワード線電圧
の温度特性に応じて制御するワード線電圧温度特性制御
手段と、上記参照電流を、該参照電流の温度特性に応じ
て制御する参照電流温度特性制御手段とを備え、上記メ
モリセル電流の温度上昇に伴う温度依存を、上記ワード
線電圧温度特性制御手段、及び上記参照電流温度特性制
御手段により相殺し、上記しきい値電圧分布の収束レベ
ルの温度依存を最小化するものである。

【００２１】また、本発明（請求項１０）の不揮発性半
導体記憶装置は、請求項９記載の不揮発性半導体記憶装
置において、上記プログラムベリファイ動作において、
上記メモリセル電流の温度特性が、温度上昇に伴い増加
する正の温度依存であるとき、上記ワード線電圧の温度
特性は、温度上昇に伴い減少する負の温度依存であり、
上記参照電流の温度特性は、温度上昇に伴い増加する負
の温度依存であり、上記メモリセル電流の正の温度依存
を、上記ワード線電圧の負の温度依存、及び上記参照電
流の負の温度依存により相殺し、上記しきい値電圧分布
の収束レベルの温度依存を最小化するものである。

【００２２】また、本発明（請求項１１）の不揮発性半
導体記憶装置は、請求項９記載の不揮発性半導体記憶装
置において、上記プログラムベリファイ動作において、
上記メモリセル電流の温度特性が、温度上昇に伴い減少
する負の温度依存であるとき、上記ワード線電圧の温度
特性は、温度上昇に伴い増加する正の温度依存であり、
上記参照電流の温度特性は、温度上昇に伴い減少する正
の温度依存であり、上記メモリセル電流の負の温度依存
を、上記ワード線電圧の正の温度依存、及び上記参照電
流の正の温度依存により相殺し、上記しきい値電圧分布
の収束レベルの温度依存を最小化するものである。

【００２３】また、本発明（請求項１２）の不揮発性半
導体記憶装置は、第３の電圧にプリチャージされたビッ
ト線に流れるメモリセル電流と、参照電流とを比較する
センスアンプが、上記メモリセルの状態を判断する読み
出し動作において、上記メモリセルのゲートに印加され
るワード線電圧を、該ワード線電圧の温度特性に応じて
制御するワード線電圧温度特性制御手段と、上記参照電
流を、該参照電流の温度特性に応じて制御する参照電流
温度特性制御手段とを備え、上記メモリセル電流の温度
上昇に伴う温度依存を、上記ワード線電圧温度特性制御
手段、及び上記参照電流温度特性制御手段により相殺
し、上記しきい値電圧分布と上記ワード線電圧との電圧
差である読み出し電圧マージンの温度依存を最小化する
ものである。また、本発明（請求項１３）の不揮発性半
導体記憶装置は、請求項１２記載の不揮発性半導体記憶
装置において、上記読み出し動作において、上記メモリ
セル電流の温度特性が、温度上昇に伴い増加する正の温
度依存であるとき、上記ワード線電圧の温度特性は、温
度上昇に伴い減少する負の温度依存であり、上記参照電
流の温度特性は、温度上昇に伴い増加する負の温度依存
であり、上記メモリセル電流の正の温度依存を、上記ワ
ード線電圧の負の温度依存、及び上記参照電流の負の温
度依存により相殺し、上記しきい値電圧分布と上記ワー
ド線電圧との電圧差である読み出し電圧マージンの温度
依存を最小化するものである。

【００２４】また、本発明（請求項１４）の不揮発性半
導体記憶装置は、請求項１２記載の不揮発性半導体記憶
装置において、上記読み出し動作において、上記メモリ
セル電流の温度特性が、温度上昇に伴い減少する負の温
度依存であるとき、上記ワード線電圧の温度特性は、温
度上昇に伴い増加する正の温度依存であり、上記参照電
流の温度特性は、温度上昇に伴い減少する正の温度依存
であり、上記メモリセル電流の負の温度依存を、上記ワ
ード線電圧の正の温度依存、及び上記参照電流の正の温
度依存により相殺し、上記しきい値電圧分布と上記ワー
ド線電圧との電圧差である読み出し電圧マージンの温度
依存を最小化するものである。

【００２５】

【発明の実施の形態】（実施の形態１）以下、図１〜図
１１を用いて、本実施の形態１における不揮発性半導体
記憶装置について説明する。まず、図１を用いて、本実
施の形態１における不揮発性半導体記憶装置の構成につ
いて説明する。図１（ａ）は、本発明の実施の形態１に
おける、不揮発性半導体記憶装置であるフラッシュＥＥ
ＰＲＯＭの構成を示す図であり、図１（ｂ）は、上記フ
ラッシュＥＥＰＲＯＭ内の制御回路の構成を示す図であ
る。

【００２６】図１（ａ）において、フラッシュＥＥＰＲ
ＯＭ１００は、制御回路１３０、メモリセルアレイ１０
１、アドレスバッファ１０２、Ｘデコーダ１０３、Ｙデ
コーダ１０４、プログラム回路１０５、Ｙゲート１０
６、センスアンプ１０７、データ入出力バッファ１０
８、及び電源回路１２０からなるものである。

【００２７】メモリセルアレイ１０１には、電気的に書
込／消去可能なメモリセルＭＥＭがマトリックス状に配
置されており、フラッシュＥＥＰＲＯＭ１００に入力さ
れたアドレス信号は、アドレスバッファ１０２でラッチ
され、そのアドレスのうち、ロウアドレスＡｘがＸデコ
ーダ１０３に出力されて、ワード線とソース線とが選択
され、カラムアドレスＡｙがＹデコーダ１０４に出力さ
れて、ビット線が選択される。

【００２８】また、Ｘデコーダ１０３は、上述したアド
レスのワード線及びソース線の選択以外に、電源回路１
２０内のレギュレータ１２１から出力される高電圧のス
イッチングを行うものであり、消去時には正の高電圧
が、また、プログラム時には負の高電圧が印加されるよ
うにスイッチングする。

【００２９】また、Ｙデコーダ１０４によって選択され
たビット線は、プログラム回路１０５及びセンスアンプ
１０７に接続されており、プログラム時には、プログラ
ム回路１０５において選択されたビット線に５Ｖ程度の
プログラム電圧が印加され、読み出し時には、Ｙゲート
１０６によって選択されたビット線に１Ｖが印加され、
ビット線上に現れるメモリセル電流Ｉｄｃｅｌｌが、セ
ンスアンプ１０７によって増幅される。

【００３０】また、データ入出力バッファ１０８は、フ
ラッシュＥＥＰＲＯＭ１００に対してデータの入出力を
行うものであり、プログラム時には、該データ入出力バ
ッファ１０８からプログラム回路１０５にデータが入力
され、読み出し時には、センスアンプ１０７で増幅され
たデータが、上記データ入出力バッファ１０８を経由し
てフラッシュＥＥＰＲＯＭ１００の外部に出力される。

【００３１】また、図１（ｂ）に示されるように、制御
回路１３０には、動作モードデコーダ１３１とタイミン
グ発生回路１３２とが含まれ、動作モードデコーダ１３
１では、フラッシュＥＥＰＲＯＭ１００全体の動作の制
御を行い、タイミング発生回路１３２では、フラッシュ
ＥＥＰＲＯＭ１００におけるデータの読み出しや書き換
え時のタイミングを生成する。

【００３２】そして、フラッシュＥＥＰＲＯＭ１００の
外部より印加されるプログラムベリファイ電圧ＶＤＤ
は、電源回路１２０内の昇圧回路１２２によって高電圧
に昇圧され、レギュレータ１２１に入力される。レギュ
レータ１２１では、その内部にある基準電圧発生回路
（図示せず）の整数倍で、かつ電源電圧変動や温度変動
などに影響されない一定電圧を発生させ、上記Ｘデコー
ダ１０３、Ｙデコーダ１０４、及びプログラム回路１０
５に供給する。

【００３３】次に、上述のように構成されたフラッシュ
ＥＥＰＲＯＭ１００に使用されるメモリセルＭＥＭにつ
いて、図２及び図３を用いて説明する。図２は、本実施
の形態１におけるメモリセルの構成を示す断面図であ
り、図３は、上記メモリセルのしきい値電圧Ｖｔｍの分
布を示す図である。図２において、メモリセルＭＥＭ
は、コントロールゲート２０１、フローティングゲート
２０２、トンネル酸化膜２０３、ソース２０４、ドレイ
ン２０５、基板２０６からなり、上記トンネル酸化膜２
０３に、１２ＭＶ／ｃｍ〜１５ＭＶ／ｃｍの高電界を加
えてトンネル電流を発生させ、メモリセルＭＥＭのしき
い値電圧Ｖｔｍを制御している。そして、図３に示すよ
うに、メモリセルＭＥＭにおいて、読み出し時のワード
線電圧よりもしきい値電圧Ｖｔｍが高い状態を消去状態
“１”とし、低い状態をプログラム状態“０”とする。

【００３４】具体的に説明すると、データの消去時に
は、メモリセルＭＥＭのドレイン２０５をオープン状態
にし、コントロールゲート２０１に６Ｖ、ソース２０４
及び基板２０６に−８Ｖを印加して、ソース２０４及び
基板２０６からフローティングゲート２０２に電子を注
入させる。そして、フローティングゲート２０２に電子
が注入されると、メモリセルＭＥＭのしきい値電圧Ｖｔ
ｍが上昇し、上記メモリセルＭＥＭにおいてデータを消
去した後は、上記しきい値電圧Ｖｔｍを読み出し時のワ
ード線電圧よりも高く設定することによって、読み出し
時にメモリセルＭＥＭ内にメモリセル電流Ｉｄｃｅｌｌ
が流れないようにする。

【００３５】また、データのプログラム時には、メモリ
セルＭＥＭのソース２０４をオープン状態にし、コント
ロールゲート２０１に−８Ｖ、ドレイン２０５に５Ｖ、
基板２０６に０Ｖを印加して、上記フローティングゲー
ト２０２に蓄積されている電子をドレイン２０５に引き
抜く。そして、メモリセルＭＥＭにおいてプログラム終
了後、しきい値電圧Ｖｔｍは読み出し時のワード線電圧
よりも低くなるため、そのメモリセルＭＥＭのワード線
に対して次のデータを読み出し、電圧を印加すると、ビ
ット線にメモリセル電流Ｉｄｃｅｌｌが流れる。

【００３６】また、読み出し動作においては、上記Ｘデ
コーダ１０３より選択されたワード線に３．５Ｖを印加
し、メモリセルＭＥＭのソース２０４及び基板２０６を
グランドに接地し、ドレイン２０５に１Ｖを印加した状
態で、ビット線に電流が流れるか否かをセンスアンプ１
０７を使って判定する。このとき、ビット線に電流が流
れれば、メモリセルＭＥＭがプログラム状態“０”であ
るとして、フラッシュＥＥＰＲＯＭ１００の外部からデ
ータ入出力バッファ１０８にデータを入力し、一方、ビ
ット線に電流が流れなければ、メモリセルＭＥＭが消去
状態“１”であるとして、フラッシュＥＥＰＲＯＭ１０
０の外部にデータ入出力バッファ１０８を介してデータ
を出力する。

【００３７】次に、図４を用いて、本実施の形態１にお
けるプログラム回路１０５の構成について説明する。図
４は、本実施の形態１におけるフラッシュＥＥＰＲＯＭ
の、メモリセルアレイ及びプログラム回路の構成を示す
回路図である。

【００３８】図４において、プログラム回路１０５は、
ビット線ＢＬ０を接地するディスチャージトランジスタ
ＭＤ０４０６と、トランジスタＭＰＶ０，ＭＰＶ１，Ｍ
ＮＶ０，ＭＮＶ１からなるビット線電位検知回路４０１
と、プログラムデータを保持するデータラッチＸＬ０４
０３と、主ビット線ＭＢＬ０と上記データラッチＸＬ０
４０３とを電気的に分離するトランスファーゲート４０
２と、該トランスファーゲートの制御信号ＴＦＧが活性
化した時にトランスファーゲート４０２内のＰｃｈのト
ランスファーゲートＭＰＴ０を活性化するドレイブイン
バータＸＩ０４０５と、上記ビット線電位検知回路４０
１の出力を受けてデータラッチＸＬ０４０３に保持され
たデータをリセットするラッチリセット回路ＭＲＳ０４
０４とで構成され、上記データラッチＸＬ０４０３、Ｐ
ｃｈトランスファーゲートＭＰＴ０、ドレイブインバー
タＸＩ０４０５、及びビット線電位検知回路４０１内の
ＰｃｈトランジスタＭＰＶ０，ＭＰＶ１には、電源電圧
Ｖｐｐが接続されている。

【００３９】また、上記ビット線電位検知回路４０１
は、ＮＯＲの論理を持ち、一方の入力は主ビット線ＭＢ
Ｌ０４０８に、もう一方の入力は該ビット線電位検知回
路４０１の制御信号ＶＲＦに接続され、該制御信号ＶＲ
Ｆが“Ｌ”で、且つ主ビット線ＭＢＬ０４０８の電位が
該ビット線電位検知回路４０１の判定レベルよりも下が
った時に“Ｈ”を出力し、上記ラッチリセット回路ＭＲ
Ｓ０４０４を活性化するものである。そして、上記ビッ
ト線電位検知回路４０１の出力が“Ｈ”を出力した時、
ラッチＸＬ０４０３のＮｏｄｅ１がグランドに接地され
る。なお、図４では、説明を簡略化するため、メモリセ
ルアレイ１０１内のメモリセルＭＥＭには、１本のビッ
ト線ＢＬ０で接続されたＭＥＭ０，ＭＥＭ１の２つ、ま
た、データラッチ、ラッチリセット回路、ビット線電位
検知回路、及びディスチャージトランジスタ等の各回路
は１つしか示していないが、上記各回路はビット線に応
じてその数が増えるものである。

【００４０】次に、上述した構成を有するプログラム回
路１０５における、プログラム動作及びプログラムベリ
ファイ動作について図５を用いて説明する。図５は、本
実施の形態１のフラッシュＥＥＰＲＯＭのプログラム回
路における、プログラム動作時、及びプログラムベリフ
ァイ動作時のタイミングチャートである。

【００４１】メモリセルＭＥＭにデータがプログラムさ
れる場合、そのプログラムされるデータは、データ入出
力バッファ１０８よりデータラッチＸＬ０４０３にロー
ドされる。このとき、プログラムを行うメモリセルＭＥ
Ｍに接続されたデータラッチＸＬ０４０３のＮｏｄｅ１
は“Ｈ”を保持し、プログラムされないメモリセルＭＥ
Ｍに接続されたラッチのＮｏｄｅ１（図示せず）は
“Ｌ”を保持するものとする。メモリセルＭＥＭへのプ
ログラム動作を行うには、まず、電源電圧Ｖｐｐの電圧
をプログラム電圧（５Ｖ）に設定する。

【００４２】次に、トランスファーゲートＭＮＴ０４０
２制御信号ＴＦＧを活性化し、主ビット線ＭＢＬ０４０
８とデータラッチＸＬ０４０３とを電気的に接続する。
そして、この動作と同じタイミングで、選択されたメモ
リセルＭＥＭ、ここではメモリセルＭＥＭ０が選択され
たとすると、そのワード線電圧Ｖｃｇを−８Ｖにし、ソ
ース線ＳＬ０の制御信号ＳＬＳＥＬを非活性化して、ソ
ース線ＳＬ０を開放状態とする。また、選択されたメモ
リセルＭＥＭ０のドレイン２０５に、プログラム電圧
（５Ｖ）を印加するため、セレクトゲートＳＴＲ０４０
７のゲートに８Ｖを印加する。この時、セレクトゲート
ＳＴＲ０４０７のドレインには、電圧電源Ｖｐｐ（５
Ｖ）が印加されているので、基板バイアス効果による電
圧ドロップが発生しないように、セレクトゲートＳＴＲ
０４０７の制御信号ＳＧ０には、電圧電源Ｖｐｐ＋Ｖｔ
ｎ以上の電圧を印加する（Ｖｔｎ；ＮＭＯＳしきい値電
圧以上の任意の値）。

【００４３】ここで、データラッチＸＬ０４０３が
“Ｈ”であれば、選択されたメモリセルＭＥＭ０のドレ
イン２０５には５Ｖが供給される。その結果、メモリセ
ルＭＥＭ０のコントロールゲート２０１とドレイン２０
５との間には１３Ｖが加わり、ＦＮトンネリング電流が
流れる。なお、データラッチＸＬ０４０３が“Ｌ”であ
れば、メモリセルＭＥＭ０のドレイン２０５は０Ｖとな
るため、コントロールゲート２０１とドレイン２０５と
の間の電圧は８Ｖとなり、ＦＮトンネリング電流は流れ
ない。

【００４４】そして、メモリセルＭＥＭ０に対して、一
定期間のプログラムパルス印加後、トランスファーゲー
トＭＮＴ０４０２を非活性化して、主ビット線ＭＢＬ０
４０８とデータラッチＸＬ０４０３とを分離するととも
に、ワード線ＷＬ０とソース線ＳＬ０とを接地して、デ
ィスチャージ信号ＤＳＣを活性化し、主ビット線ＭＢＬ
０４０８の電荷を放電する。ただし、セレクトゲートＳ
ＴＲ０４０７は、プログラムパルス印加後も、副ビット
線ＳＢＬ０４０９のディスチャージが完了するまで、活
性化しておかなければならない。以上でプログラム動作
は完了する。

【００４５】上述したプログラム動作が完了したら、次
は、上記メモリセルＭＥＭ０のしきい値電圧Ｖｔｍが適
正な値に下がったか否かを判定するプログラムベリファ
イ動作を実施する。プログラムベリファイ動作では、ま
ず、電源電圧Ｖｐｐの電圧レベルをプログラムベリファ
イ電圧ＶＤＤに設定する。

【００４６】次に、トランスファーゲート４０２と、セ
レクトゲートＳＴＲ０４０７とを活性化して、“Ｈ”を
保持しているメモリセルＭＥＭのビット線のみをプログ
ラムベリファイ電圧ＶＤＤにプリチャージする。プリチ
ャージが完了した時点で、トランスファーゲートＭＮＴ
０，ＭＰＴ０を非活性化するとともに、選択されたメモ
リセルＭＥＭ０のワード線ＷＬ０に、プログラムベリフ
ァイ電圧１Ｖを印加し、メモリセルＭＥＭ０をプログラ
ムベリファイモードに設定する。

【００４７】この時、メモリセルＭＥＭ０のプログラム
が適正に行われていれば、僅かにメモリセル電流Ｉｄｃ
ｅｌｌが流れ、プログラムベリファイ電圧ＶＤＤにプリ
チャージされた主ビット線ＭＢＬ０の電荷をディスチャ
ージする。また、このとき、非選択であるメモリセルＭ
ＥＭ１からのリーク電流があると、主ビット線ＭＢＬ０
の電位が低下して、上記プログラムベリファイ動作の誤
判定の原因となるため、非選択であるメモリセルＭＥＭ
１のワード線ＷＬ１はグランドに接地しておく。なお、
上記非選択のワード線ＷＬ１のワード線電圧Ｖｃｇを負
の電圧に設定するようにすれば、メモリセルＭＥＭ１か
らのリーク電流をさらに少なくすることができる。

【００４８】そして、一定期間メモリセル電流Ｉｄｃｅ
ｌｌを流した後、ビット線電位検知回路４０１の制御信
号ＶＲＦを“Ｌ”とすると、主ビット線ＭＢＬ０の電位
は、ビット線電位検知回路４０１の判定レベル以下とな
り、ビット線電位検知回路４０１は、ラッチリセット回
路ＭＲＳ０４０４を活性化する。上記ラッチリセット回
路ＭＲＳ０４０４は、データラッチＸＬ０４０３よりも
大きなドライブ能力を有するように設計されているた
め、“Ｈ”を保持していたデータラッチＸＬ０４０３は
“Ｌ”に書き換えられる。

【００４９】なお、メモリセルＭＥＭ０において適正に
プログラム動作が行われていなければ、メモリセルＭＥ
Ｍ０はメモリセル電流Ｉｄｃｅｌｌを流さないため、主
ビット線ＭＢＬ０の電位は下がらず、データラッチＸＬ
０４０３のデータは書き換えられない。また、メモリセ
ルＭＥＭ０において適性にプログラム動作が行われ、デ
ータラッチＸＬ０４０３のデータが書き換えられると、
データラッチＸＬ０４０３には“Ｌ”が保持され、それ
以降は、主ビット線ＭＢＬ０に対して、プログラム電圧
５Ｖ及びプログラムベリファイ電圧ＶＤＤは印加されな
い。

【００５０】次に、図６及び図７を用いて、プログラム
ベリファイ時の上記プログラム回路１０５の特性につい
て説明する。図６は、プログラムベリファイ時のプログ
ラム回路における、メモリセルのワード線電圧としきい
値電圧との関係を示すグラフであり、図７は、プログラ
ムベリファイ時のプログラム回路における、プログラム
ベリファイ時間としきい値電圧との関係を示すグラフで
ある。

【００５１】図６において、プログラム回路１０５は、
プログラムベリファイ時にメモリセルＭＥＭのゲート電
圧（ワード線電圧Ｖｃｇ）が高くなれば、しきい値電圧
Ｖｔｍも高くなる特性を示しており、また、図７におい
て、プログラム回路１０５は、メモリセル電流Ｉｄｃｅ
ｌｌによってビット線にプリチャージされた電荷をディ
スチャージする時間、すなわち、プログラムベリファイ
時間ｔ_DSCが短くなると、しきい値電圧Ｖｔｍが下がる
特性を示している。これは、短時間でビット線の電荷を
ディスチャージしなければならないため、しきい値電圧
Ｖｔｍが下がることによるものであり、上記しきい値電
圧Ｖｔｍが下がれば、より多くのメモリセル電流Ｉｄｃ
ｅｌｌが確保できる。

【００５２】また、図８を用いて、メモリセルＭＥＭの
温度特性について説明すると、図８は、横軸がワード線
電圧で、縦軸がログスケールのメモリセル電流であり、
ワード線電圧Ｖｃｇが低い領域１においては、高温のメ
モリセル電流が低温のメモリセル電流よりも多く流れ、
ワード線電圧Ｖｃｇが高い領域２においては、低温のメ
モリセル電流が高温のメモリセル電流よりも多く流れる
特性を示している。

【００５３】次に、図９から図１１を用いて、電源回路
１２０内のレギュレータ１２１について説明する。図９
は、レギュレータにおける、プログラムベリファイ電圧
ＶＤＤの変動に対する、ワード線電圧Ｖｃｇ（図
(a)）、ディスチャージ時間ｔ_DSC（図(b)）、メモリセ
ル電流Ｉｄｃｅｌｌ（図(c)）の関係を示すグラフであ
り、図１０は、温度変化に対する、ワード線電圧Ｖｃｇ
（図(a)）、ディスチャージ時間ｔ_DSC（図(b)）、メモ
リセル電流Ｉｄｃｅｌｌ（図(c)）の関係を示すグラフ
であり、図１１は、電源回路内のレギュレータの構成を
示す図である。

【００５４】まず、図１１を用いて、電源回路１２０内
のレギュレータ１２１の構成について説明する。図１１
に示すように、レギュレータ１２１は、基準電圧発生回
路５１０と、差動増幅器５２０と、出力電圧制御回路５
３０とにより構成される。基準電圧発生回路５１０は、
基準となる参照電圧Ｖｒｅｆを発生させるものであり、
出力電圧発生回路５３０は、出力部Ｖｏｕｔとグランド
との間をｎ段の抵抗素子で直列に分割して、出力部Ｖｏ
ｕｔから出力される電圧を（ｎ−１）に抵抗分圧して電
位Ｖｉｎを生成する。そして、抵抗分圧されたそれぞれ
のノードＮ１，Ｎ２，Ｎ３，…，Ｎｍと上記出力部Ｖｏ
ｕｔとの間は、制御回路１３０からのコントロール信号
Ｖｃｎｔ１，Ｖｃｎｔ２，Ｖｃｎｔ３，…により、Ｐｃ
ｈトランジスタＭ１で接続されている。

【００５５】例えば、出力部Ｖｏｕｔとグランドとの間
が５段の抵抗素子で直列に分割され、コントロール信号
Ｖｃｎｔ１〜Ｖｃｎｔ３が全て“Ｈ”であれば、上記出
力部Ｖｏｕｔは５個の直列抵抗により４つのノードＮ１
〜Ｎ４に分圧され、出力部Ｖｏｕｔからは分圧された電
位Ｖｉｎの５倍の電圧が出力される。

【００５６】また、コントロール信号Ｖｃｎｔ３が
“Ｌ”であれば、抵抗Ｒ１〜Ｒ３が機能停止され、出力
部ＶｏｕｔとノードＮ３が電気的に接続され、出力部Ｖ
ｏｕｔからは、分圧された電位Ｖｉｎの２倍の電圧が出
力される。

【００５７】そして、上記基準電圧発生回路５１０で生
成された参照電圧Ｖｒｅｆと、上記出力電圧制御回路５
３０により分圧された電位Ｖｉｎは、差動増幅器５２０
において比較される。仮に、電位Ｖｉｎが参照電圧Ｖｒ
ｅｆよりも高ければ、ＰｃｈトランジスタＭ１はカット
オフして、出力部Ｖｏｕｔから出力される電圧の電位を
下降させ、逆に、電位Ｖｉｎが参照電圧Ｖｒｅｆよりも
低ければ、ＰｃｈトランジスタＭ１はオンし、出力部Ｖ
ｏｕｔから出力される電圧の電位を上昇させる。

【００５８】このように、出力部Ｖｏｕｔから出力され
る電圧の電位が変化しても、上記出力電圧制御回路５３
０において抵抗分圧された電位Ｖｉｎは、出力部Ｖｏｕ
ｔから出力される電圧に追従して変化し、差動増幅器５
２０にて参照電圧Ｖｒｅｆと比較されるため、出力部Ｖ
ｏｕｔから出力される電圧は一定電圧を保持できる。

【００５９】本実施の形態１におけるフラッシュＥＥＰ
ＲＯＭにおいては、メモリセルＭＥＭ、及びプログラム
回路１０５は上述したような特性を有するため、電源回
路１２０のレギュレータ１２１及び制御回路１３０内の
タイミング発生回路１３２の電源電圧特性と温度特性を
以下のように制御することによって、メモリセルＭＥＭ
のしいき値電圧の温度変化による変動、あるいは電源電
圧の変化による変動を小さくする。

【００６０】まず、しきい値電圧Ｖｔｍの電源電圧依存
について説明する。レギュレータ１２１内の基準電圧発
生回路５１０を構成するトランジスタＭＮ１，ＭＮ２，
ＭＰ１，ＭＰ２は全て飽和領域で動作するため、プログ
ラムベリファイ電圧ＶＤＤが上昇すると、上記トランジ
スタのチャネル長変調の影響を受け、出力電圧である参
照電圧Ｖｒｅｆも上昇する正の電源電圧依存を示す（図
９（ａ）参照）。また、メモリセルＭＥＭにはプログラ
ムベリファイ電圧ＶＤＤが直接与えられることはないた
め、メモリセルＭＥＭは、電源電圧依存を受けないと考
えてもよい。従って、フラッシュＥＥＰＲＯＭ内に、正
の電源電圧依存を持つワード線電圧Ｖｃｇの特性を相殺
するための、負の電源電圧依存特性を有する別の回路を
加えれば、しきい値電圧Ｖｔｍの電源電圧依存を小さく
できる。

【００６１】つまり、図７に示すように、ディスチャー
ジ時間ｔ_DSCを短くするとしきい値電圧Ｖｔｍは下がる
傾向を示すので、制御回路１３０のタイミング発生回路
１３２内に、ディスチャージタイミング発生回路１３３
を設け、該ディスチャージタイミング発生回路１３３に
より、プログラムベリファイ電圧ＶＤＤが上昇するとデ
ィスチャージ時間ｔ_DSCが短くなる特性をもたせるよう
にすればよい。

【００６２】このように、ワード線電圧Ｖｃｇの正の電
源電圧依存（図９(a)）を、制御回路１３０内のディス
チャージタイミング発生回路１３３で、ディスチャージ
時間ｔ_DSCが有する負の電源電圧依存（図９(b)）を制御
することにより相殺し、電源電圧の変化によるしきい値
電圧Ｖｔｍの変動を抑制することができる。

【００６３】次に、しきい値電圧Ｖｔｍの温度依存につ
いて説明する。これについては、メモリセル電流Ｉｄｃ
ｅｌｌの温度特性で相殺することを考えればよい。プロ
グラムベリファイ動作におけるメモリセル電流Ｉｄｃｅ
ｌｌは、図８の領域１で動作するため、図１０（ｃ）の
メモリセル電流Ｉｄｃｅｌｌの温度依存に示すように、
高温になる程電流が増加する正の温度依存特性を示す。
このメモリセル電流Ｉｄｃｅｌｌの正の温度依存特性
を、負の温度依存特性を有する、ワード線電圧Ｖｃｇ
（図１０(a)）及びディスチャージ時間ｔ_DSC（図１０
(b)）で相殺する。

【００６４】また、レギュレータ１２１内の基準電圧発
生回路５１０における出力電圧Ｖｒｅｆの温度依存特性
は、図１０（ａ）のワード線電圧Ｖｃｇの温度依存と同
様、温度上昇に伴い電圧が減少する負の温度依存特性を
示す。さらに、制御回路１３０内のディスチャージタイ
ミング発生回路１３３の温度依存特性は、図１０（ｂ）
のディスチャージ時間ｔ_DSCの温度依存に示すように、
温度上昇に伴い、ディスチャージ時間ｔ_DSCが短くな
り、しきい値電圧Ｖｔｍは低下する負の温度依存を示
す。

【００６５】このように、メモリセル電流Ｉｄｃｅｌｌ
の負の温度依存（図１０(b)）を、ワード線電圧Ｖｃｇ
の正の温度特性（図１０(a)）とディスチャージ時間ｔ
_DSCの正の温度特性（図１０(c)）により相殺すること
で、しきい値電圧Ｖｔｍの温度依存を小さくすることが
できる。

【００６６】以上のように、本実施の形態１によれば、
プログラム電圧（５Ｖ）にプリチャージされたビット線
の電荷を、メモリセル電流Ｉｄｃｅｌｌで一定時間ディ
スチャージし、上記ビット線の電圧がプログラムベリフ
ァイ電圧ＶＤＤに到達したか否かを判定することによっ
て、しきい値電圧分布の収束レベルを判断するプログラ
ムベリファイ動作において、上記電源回路１２０のレギ
ュレータ１２１、及び制御回路１３０内のタイミング発
生回路１３２によって、メモリセルＭＥＭにおける電源
電圧特性と温度特性とを制御するようにしたので、しき
い値電圧Ｖｔｍの収束が、電源電圧依存及び温度依存の
影響を受けにくくすることができる。

【００６７】（実施の形態２）以下、図１２を用いて、
本実施の形態２における不揮発性半導体記憶装置につい
て説明する。図１２は、本実施の形態２における、不揮
発性半導体記憶装置であるフラッシュＥＥＰＲＯＭの、
読み出し動作のタイミングチャートである。本実施の形
態２においては、プログラム回路１０５を用いた読み出
し動作について、図４のプログラム回路１０５の回路図
と、図１２の読み出し動作のタイミングチャートを用い
て説明する。ただし、上記実施の形態１で説明したプロ
グラムベリファイ動作と、以下に示す読み出し動作との
違いは、メモリセルＭＥＭのゲート電圧とデータラッチ
４０３の初期値の設定のみであり、その他の動作は共通
である。

【００６８】まず、プログラム回路１０５の電源Ｖｐｐ
の電圧レベルをプログラムベリファイ電圧ＶＤＤに設定
する。次に、全てのデータラッチ４０３に“Ｈ”をセッ
トした後、トランスファーゲート４０２とセレクトゲー
ト４０７を活性化して、全ての主ビット線４０８をプロ
グラムベリファイ電圧ＶＤＤにプリチャージする。

【００６９】このプリチャージが完了した時点で、トラ
ンスファーゲート４０２を非活性化するとともに、選択
されたメモリセルＭＥＭ０のワード線ＷＬ０にプログラ
ムベリファイ電圧ＶＤＤを印加し、ビット線電位制御検
知回路４０１の制御信号であるベリファイ信号ＶＲＦを
“Ｌ”にして、選択メモリセルＭＥＭ０を読み出しモー
ドに設定する。

【００７０】この時、メモリセルＭＥＭ０のしきい値電
圧Ｖｔｍが、ゲート電圧であるプログラムベリファイ電
圧ＶＤＤよりも低ければメモリセル電流Ｉｄｃｅｌｌが
流れ、主ビット線ＭＢＬ０４０８のディスチャージが行
われる。そして、上記ディスチャージ期間にビット線電
圧Ｖｃｇが、ビット線電圧検知回路４０１の判定レベル
よりも低くなればラッチリセット回路ＭＲＳ０４０４が
動作し、データラッチＸＬ０４０３をリセットする。

【００７１】一方、上記メモリセルＭＥＭ０のしきい値
電圧Ｖｔｍが、ゲート電圧であるプログラムベリファイ
電圧ＶＤＤよりも高ければメモリセル電流Ｉｄｃｅｌｌ
は流れないため、プリチャージしたプログラムベリファ
イ電圧ＶＤＤがそのまま保持され、データラッチＸＬ０
４０３のリセットは行われない。

【００７２】このように、しきい値電圧Ｖｔｍの低いメ
モリセルＭＥＭを読み出したデータラッチ４０３は
“Ｌ”になり、しきい値電圧Ｖｔｍの高いメモリセルＭ
ＥＭを読み出したデータラッチ４０３は“Ｈ”になるた
め、データラッチ４０３のデータをフラッシュＥＥＰＲ
ＯＭの外部に出力すれば読み出しが可能となる。

【００７３】以下、図３を用いて、読み出し動作におけ
る読み出し電圧マージンについて説明する。上記プログ
ラム回路１０５を用いた読み出し動作は、メモリセル電
流Ｉｄｃｅｌｌが図８の領域１であり、その値は１μＡ
程度である。このとき、読み出し電圧マージンは、図３
に示すようにプログラム状態にあるメモリセル側では、
領域１の読み出し時のワード線電圧Ｖｃｇ１と、上記プ
ログラム状態にあるメモリセルＭＥＭのしきい値電圧分
布の最大値Ｖｔｍｐ＿ｍａｘとの差である、Ｖｃｇ１−
Ｖｔｍｐ＿ｍａｘであり、消去状態にあるメモリセル側
では、該消去状態にあるメモリセルのしきい値電圧分布
の最小値Ｖｔｍｅ＿ｍｉｎと、領域１の読み出し時のワ
ード線電圧Ｖｃｇ１との差である、Ｖｔｍｅ＿ｍｉｎ−
Ｖｃｇ１である。

【００７４】これらの差（Ｖｃｇ１−Ｖｔｍｐ＿ｍａ
ｘ）、（Ｖｔｍｅ＿ｍｉｎ−Ｖｃｇ１）が、電源電圧の
変化、温度変化で変動しなければ良い。読み出し電圧マ
ージンの電源電圧依存や温度依存については、読み出し
はプログラム回路１０５を用いるので、上記実施の形態
１で、図９及び図１０を用いて説明したプログラムベリ
ファイ動作のしきい値電圧Ｖｔｍの収束の電源電圧依存
や温度依存と同じように考えればよい。

【００７５】従って、読み出し電圧マージンは、ワード
線電圧Ｖｃｇの正の電源電圧依存（図９(a)）を、制御
回路１３０内のディスチャージタイミング発生回路１３
３で、ディスチャージ時間ｔ_DSCが有する負の電源電圧
依存（図９(b)）を制御して相殺することにより、電源
電圧の変化によるしきい値電圧Ｖｔｍの変動を小さくす
ることができ、メモリセル電流Ｉｄｃｅｌｌの負の温度
依存（図１０(b)）を、ワード線電圧Ｖｃｇの正の温度
特性（図１０(a)）とディスチャージ時間ｔ_DSCの正の温
度特性（図１０(c)）により相殺することで、温度変化
によるしきい値電圧Ｖｔｍの変動を小さくすることがで
きる。

【００７６】以上のように、本実施の形態２によれば、
制御回路１３０内のタイミング発生回路１３２により、
読み出し時のワード線電圧Ｖｃｇの正の電源電圧依存
を、ディスチャージ時間ｔ_DSCの負の電源電圧依存を制
御することによって相殺することで、読み出し電圧マー
ジンの電源電圧依存を小さくすることができる。また、
メモリセル電流Ｉｄｃｅｌｌの負の温度依存特性を、読
み出し時のワード線電圧Ｖｃｇの正の温度依存とディス
チャージ時間ｔ_DSCの負の温度依存によって相殺するこ
とで、読み出し電圧マージンの温度依存を小さくするこ
とができる。

【００７７】（実施の形態３）以下、本実施の形態３に
おける不揮発性半導体記憶装置について説明する。本実
施の形態３においては、センスアンプ１０７を用いたプ
ログラムベリファイ動作について説明する。図１３は、
本実施の形態３における読み出し時のメモリセル電流特
性を示す図であり、図１４は、本実施の形態３におけ
る、不揮発性半導体記憶装置であるフラッシュＥＥＰＲ
ＯＭのセンスアンプの構成を示す図である。

【００７８】本発明のワード線電圧Ｖｃｇは、電源回路
１２０のレギュレータ１２１で発生され、電源電圧依存
の少ない特性を示すものである。従って、プログラム状
態のメモリセルＭＥＭのメモリ電流特性は、図１３に示
すように、電源電圧に印加されるプログラムベリファイ
電圧ＶＤＤに依存せず、そのメモリセル電流Ｉｄｃｅｌ
ｌはほぼ一定の値となる。一方、消去状態のメモリセル
ＭＥＭは、図１３に示すように、電源電圧に印加された
プログラムベリファイ電圧ＶＤＤがどのような値であっ
てもメモリセル電流Ｉｄｃｅｌｌを流さない。

【００７９】次に、図１４を用いて、本実施の形態３に
おけるフレッシュＥＥＰＲＯＭのセンスアンプ１０７の
構成について説明する。図１４に示されるように、セン
スアンプ１０７は、電流比較器３００と、プリチャージ
回路３０１と、クランプ回路３０２と、参照電流回路３
０３とで構成される。

【００８０】参照電流回路３０３は、電流比較器３００
で比較する基準電流Ｉｒｅｆを発生させるものであり、
その特性は図１３に示される参照電流Ｉｒｅｆと同様、
電源電圧依存の少ないものである。また、プリチャージ
回路３０１は、プリチャージ信号ＰＲＣが“Ｈ”の時
に、選択されたビット線、例えばビット線ＭＢＬ０に１
Ｖを供給する。そして、クランプ回路３０２では、その
反転特性からノードＮ１の電圧、及び上記選択されたビ
ット線ＭＢＬ０のプリチャージ電圧を決めるものであ
る。さらに、電流比較器３００は、上記参照電流回路３
０３で発生した参照電流Ｉｒｅｆと選択されたメモリセ
ルＭＥＭ０のメモリセル電流Ｉｄｃｅｌｌとを比較し
て、データ出力端子ＤＯにデータを出力するものであ
る。

【００８１】次に、上記構成を有するセンスアンプ１０
７の動作について説明する。まず、プリチャージ信号Ｐ
ＲＣを“Ｈ”、センスアンプイネーブル信号ＳＡＥを
“Ｌ”として、選択されたビット線ＭＢＬ０を１Ｖにプ
リチャージする。この時、上記ビット線ＭＢＬ０を選択
するＹゲート１０６では、ＹＧ０が活性化され、Ｙゲー
ト線と上記選択ビット線ＭＢＬ０とが接続される。

【００８２】そして、上記プリチャージ信号ＰＲＣが
“Ｌ”となると、プリチャージ動作を停止し、センス動
作に入る。このとき、選択されたメモリセルＭＥＭ０の
ゲートには３．５Ｖ、ドレインにはプリチャージ回路３
０１から１Ｖ、ソースには０Ｖが供給されている。

【００８３】そして、選択メモリセルＭＥＭ０のメモリ
セル電流Ｉｄｃｅｌｌは、ビット線ＭＢＬ０を経由して
電流比較器３００に到達し、参照電流Ｉｒｅｆと比較さ
れる。このとき、メモリセルＭＥＭ０がプログラム状態
であれば、メモリセル電流Ｉｄｃｅｌｌを流すため、参
照電流Ｉｒｅｆよりも電流が多く流れることになり、デ
ータ出力端子ＤＯには“０”が出力される。一方、メモ
リセルＭＥＭ０が消去状態であれば、メモリセル電流Ｉ
ｄｃｅｌｌを流さないため、参照電流Ｉｒｅｆよりも電
流が少なくなり、データ出力端子ＤＯには“１”が出力
される。

【００８４】次に、図１５及び図１６を用いて、上記セ
ンスアンプ１０７を用いたプログラム及びプログラムベ
リファイ動作について説明する。図１５は、本実施の形
態３における、不揮発性半導体記憶装置であるフラッシ
ュＥＥＰＲＯＭの、メモリセルアレイ、プログラム回
路、Ｙゲート、センスアンプの構成を示す図であり、図
１６は、本実施の形態３における、センスアンプを用い
たプログラムベリファイ動作を説明するタイミングチャ
ートを示す図である。

【００８５】プログラム回路１０５は、プログラムデー
タを一時的に保持するデータラッチＸＬ０〜ＸＬ２から
なるデータラッチ４０３と、ビット線を接地するための
ディスチャージトランジスタ４０１と、ビット線ＢＬ０
〜ＢＬ２と上記データラッチ４０３を電気的に分離する
トランスファーゲート４０２と、上記データラッチ４０
３のデータをリセットするラッチリセット回路４０４
と、上記ラッチリセット回路４０４を選択してセンスア
ンプ１０７の第二データ線ＤＲ０と接続するラッチ選択
ゲート４０６とで構成される。

【００８６】そして、プログラムのデータを格納するデ
ータラッチＸＬ０〜ＸＬ２と、ビット線とデータラッチ
４０３とを電気的に分離するトランスファーゲート４０
２内のＰｃｈトランスファーゲートＭＰＴ０〜ＭＰＴ２
と、ＰｃｈトランスファーゲートＭＰＴ０〜ＭＰＴ２の
制御を行うインバータＸＩ０４０５には、電源電圧Ｖｐ
ｐが接続されている。データの書き換え動作は、プログ
ラムデータをデータラッチ４０３にセットした後に、プ
ログラムを実行し、プログラムが適正に行われたか否か
をプログラムベリファイ動作で検証することによって行
われる。

【００８７】まず、プログラムデータは、データラッチ
４０３内のデータラッチＸＬ０〜ＸＬ２にロードされ
る。プログラムされるメモリセルＭＥＭに接続されたデ
ータラッチのＮｏｄｅ０〜Ｎｏｄｅ２には“Ｈ”の状態
を、プログラムされないメモリセルＭＥＭに接続された
データラッチのＮｏｄｅ０〜Ｎｏｄｅ２には“Ｌ”の状
態を保持させる。そして、メモリセルＭＥＭへのプログ
ラムを行うために、まず、電源電圧Ｖｐｐの電圧を、プ
ログラム電圧（５Ｖ）に設定する。

【００８８】次に、トランスファーゲート４０２の制御
信号ＴＦＧを活性化し、ビット線ＢＬ０〜ＢＬ２とデー
タラッチＸＬ０〜ＸＬ２とを電気的に接続する。そし
て、この動作と同じタイミングで選択されたメモリセル
ＭＥＭ０のワード線ＷＬ０を−８Ｖに、また、ソース線
の制御信号ＳＬＳＥＬを非アクティブにしてソース線を
開放状態とする。

【００８９】また、メモリセルＭＥＭのドレインにプロ
グラム電圧（５Ｖ）を印加するために、セレクトゲート
ＳＴＲ０〜ＳＴＲ２のゲートに８Ｖを印加する。この
時、ＳＴＲ０〜ＳＴＲ２のドレインには、プログラム電
圧（５Ｖ）が印加されているので、基板バイアス効果に
よる電圧ドロップが発生しないように、セレクトゲート
制御信号ＳＧ０にはＶｃｃ＋Ｖｔｎ以上の電圧を印加す
る。そして、データラッチＸＬ０〜ＸＬ２が“Ｈ”であ
れば、メモリセルＭＥＭのドレインには５Ｖが供給さ
れ、コントロールゲート−ドレイン間には１３Ｖが加わ
り、ＦＮトンネリング電流が流れる。

【００９０】一方、データラッチＸＬ０〜ＸＬ２のデー
タが“Ｌ”であれば、メモリセルＭＥＭのドレインは０
Ｖとなるため、コントロールゲート−ドレイン間の電圧
は８Ｖとなり、ＦＮトンネリング電流は流れない。そし
て、一定期間プログラムパルスが印加されたならば、ト
ランスファーゲート４０２からの制御信号ＴＦＧを停止
して、ビット線ＢＬ０〜ＢＬ２とデータラッチＸＬ０〜
ＸＬ２とを分離すると同時に、ワード線ＷＬ０とソース
線ＳＬ０を接地する。

【００９１】また、ディスチャージ信号ＤＳＣ信号を活
性化してビット線ＢＬ０〜ＢＬ２を接地すると共に、セ
レクトゲートＳＴＲ０〜ＳＴＲ２は活性化したままでメ
モリセルＭＥＭのドレインノードにチャージされた電荷
をディスチャージする。メモリセルＭＥＭのドレインノ
ードの接地が完了したならば、セレクトゲートの制御信
号ＳＧ０を停止させ、プログラムを完了する。さらに、
プログラムベリファイ動作では、まず、データラッチ４
０３の電源電圧Ｖｐｐの電圧を、プログラムベリファイ
電圧ＶＤＤに設定する。

【００９２】上記センスアンプ１０７を用いたプログラ
ムベリファイは、基本的にリード動作と同じデータ出力
動作であり、センスアンプ１０７でビット線ＢＬ０〜Ｂ
Ｌ２に出力されたデータを第二データ線ＤＲ０に出力し
た後に、出力結果をラッチリセット回路４０４に転送し
て、データラッチＸＬ０〜ＸＬ２をリセットする動作が
追加されている。

【００９３】以下、図１６を用いて、その動作について
説明する。まず、選択されたメモリセルＭＥＭ０のワー
ド線ＷＬ０にプログラムベリファイ・ゲート電圧１．８
Ｖを印加すると共に、ＹゲートＹＧ０でビット線ＢＬ０
を選択し、センスアンプ１０７でビット線ＢＬ０を１Ｖ
にプリチャージする。ビット線ＢＬ０は、Ｙゲート線に
接続され、センスアンプ１０７に入力するためメモリセ
ルＭＥＭ０のドレインには１Ｖが印加される。

【００９４】センスアンプ１０７では、ビット線ＢＬ０
に流れるメモリセル電流Ｉｄｃｅｌｌからプログラムが
適正に行われたか否かを判断し、第一データ線ＤＯ０と
第二データ線ＤＲ０とに出力する。このとき、メモリセ
ルＭＥＭ０のワード線ＷＬ０には１．８Ｖが印加されて
いるため、メモリセルＭＥＭのしきい値電圧Ｖｔｍが
１．８Ｖを下回る。すなわち、上記センスアンプ１０７
の判定電流よりもメモリセル電流Ｉｄｃｅｌｌが多く流
れると、プログラム状態と判定され、逆に、メモリセル
のしきい値電圧が１．８Ｖよりも高ければ、メモリセル
電流Ｉｄｃｅｌｌはセンスアンプ１０７の判定電流より
も少なくなり、消去状態と判定される。

【００９５】次に、第二データ線ＤＲ０からラッチリセ
ット回路４０４へのデータの転送動作について説明す
る。第二データ線ＤＲ０に出力されたデータは、ラッチ
選択ゲートＬＧ０によって選択されたラッチリセット回
路ＭＲＳ０に転送され、ラッチＸＬ０の制御を行う。こ
のとき、メモリセルＭＥＭ０において、プログラムが適
正に行われていれば、第二データ線ＤＲ０には“Ｈ”が
出力されるため、ラッチリセット回路ＭＲＳ０が活性化
し、データラッチＸＬ０がリセットされる。このラッチ
リセット回路ＭＲＳ０は、データラッチＸＬ０よりも大
きなドライブ能力を有するように設計されているため、
“Ｈ”に保持されていたデータラッチＸＬ０は“Ｌ”に
書き換えられる。

【００９６】一方、メモリＭＥＭ０において、プログラ
ムが完了していなければ、第二データ線ＤＲ０には
“Ｌ”が出力され、データラッチＸＬ０に保持されてい
るデータはそのまま保持される。

【００９７】次に、図１７を用いて、上記のセンスアン
プ１０７を用いたプログラムベリファイ動作による、し
きい値電圧Ｖｔｍの温度依存について説明する。図１７
は、本実施の形態３における、領域１での読み出し時
の、温度変化に対する、ワード線電圧Ｖｃｇ（図
(a)）、参照電流Ｉｒｅｆ（図(b)）、メモリセル電流Ｉ
ｄｃｅｌｌ（図(c)）の関係を示すグラフである。上記
しきい値電圧Ｖｔｍ分布の温度依存は、メモリセル電流
Ｉｄｃｅｌｌの温度特性を相殺する効果を考えればよ
い。

【００９８】プログラムベリファイ動作におけるメモリ
セル電流Ｉｄｃｅｌｌは、図８の領域１で動作するた
め、図１０（ｃ）に示すメモリセル電流Ｉｄｃｅｌｌの
温度依存に示すように、高温になる程電流が増加する正
の温度依存特性を示す。従って、このメモリセル電流Ｉ
ｄｃｅｌｌの正の温度依存特性を、負の温度依存特性を
有する、ワード線電圧Ｖｃｇと参照電流Ｉｒｅｆとで相
殺する。

【００９９】つまり、上記レギュレータ１２１内の基準
電圧発生回路５１０から出力される参照電圧Ｖｒｅｆの
温度依存特性は、図１７（ａ）のワード線電圧Ｖｃｇの
温度依存に示すように、温度上昇に伴い電圧が減少する
負の温度依存特性を示し、また、センスアンプ１０７中
の参照電流Ｉｒｅｆの温度依存特性は、図１７（ｂ）の
参照電流の温度依存に示すように、温度上昇に伴って参
照電流Ｉｒｅｆが増加する負の温度依存を示す。なお、
上記参照電流回路３０３の温度依存特性については、比
較対照となる参照電流Ｉｒｅｆが増加すると、参照電流
Ｉｒｅｆ以上のメモリセル電流Ｉｄｃｅｌｌを得るため
には、しきい値電圧Ｖｔｍを低くして、電流能力を増加
させなければならないため、温度上昇に伴って増加する
参照電流Ｉｒｅｆは負の温度依存性をもつものとなる。

【０１００】このように、領域１のベリファイ動作にお
いては、メモリセル電流Ｉｄｃｅｌｌの正の温度依存特
性を、ワード線電圧Ｖｃｇの負の温度特性及び参照電流
Ｉｒｅｆの負の温度特性によって相殺するようにしたの
で、しきい値電圧Ｖｔｍ分布の温度依存を小さくするこ
とができる。

【０１０１】なお、以上に説明したプログラムベリファ
イ動作は、比較的メモリセル電流Ｉｄｃｅｌｌの少ない
領域１が対象である場合であるが、プログラムベリファ
イ動作時のゲート電圧を更に上昇させ、図８のメモリセ
ル電流Ｉｄｃｅｌｌの多い領域２で動作させる場合は、
しきい値電圧Ｖｔｍ分布の温度依存を小さくする方法が
異なる。

【０１０２】以下、図１８を用いて、領域２で動作する
プログラムベリファイ動作による、しきい値電圧Ｖｔｍ
の温度依存について説明する。図１８は、本実施の形態
３における、領域２での読み出し時の、温度変化に対す
る、ワード線電圧Ｖｃｇ（図(a)）、参照電流Ｉｒｅｆ
（図(b)）、メモリセル電流Ｉｄｃｅｌｌ（図(c)）の関
係を示すグラフである。図８の領域２で動作するプログ
ラムベリファイ動作は、図１８のメモリセル電流Ｉｄｃ
ｅｌｌの温度依存に示すように、高温になる程電流が減
少する負の温度依存特性を示す。従って、このメモリセ
ル電流Ｉｄｃｅｌｌの負の温度依存特性を、正の温度依
存特性を持たせたワード線電圧Ｖｃｇとリファレンス電
流Ｉｒｅｆで相殺する。

【０１０３】つまり、上記レギュレータ１２１内の基準
電圧発生回路５１０から出力される参照電圧Ｖｒｅｆの
温度依存特性は、図１８（ａ）のワード線電圧Ｖｃｇの
温度依存に示すように、温度上昇に伴い電圧が減少する
負の温度依存特性を示し、また、センスアンプ１０７中
の参照電流Ｉｒｅｆの温度依存特性は、図１８（ｂ）の
参照電流Ｉｒｅｆの温度依存に示すように、温度上昇に
伴って参照電流Ｉｒｅｆが減少する正の温度依存を示
す。

【０１０４】このように、領域２におけるベリファイ動
作においては、メモリセル電流Ｉｄｃｅｌｌの負の温度
依存特性を、ワード線電圧Ｖｃｇの正の温度特性及び参
照電流Ｉｒｅｆの正の温度特性によって相殺するように
したので、しきい値電圧Ｖｔｍ分布の温度依存を小さく
することができる。

【０１０５】以上のように、本実施の形態３によれば、
プログラムベリファイ動作が、比較的メモリセル電流Ｉ
ｄｃｅｌｌの少ない領域１が対象であっても、プログラ
ムベリファイ動作時のゲート電圧を更に上昇させ、メモ
リセル電流Ｉｄｃｅｌｌの多い領域２が対象であって
も、メモリセル電流Ｉｄｃｅｌｌの温度依存特性を、読
み出し電圧の温度依存と参照電流の温度依存とによって
相殺して、しきい値電圧Ｖｔｍの分布の収束の温度依存
を小さくすることができる。

【０１０６】（実施の形態４）以下、本実施の形態４に
おける不揮発性半導体記憶装置について説明する。本実
施の形態４においては、図３を用いて、センスアンプ１
０７を用いた読み出し動作における、読み出し電圧マー
ジンについて説明する。センスアンプ１０７を用いた読
み出し動作は、メモリセル電流Ｉｄｃｅｌｌが図８の領
域１を使うものと、領域２を使うものがある。

【０１０７】まず、領域１の読み出し電圧マージンは、
プログラム状態であるメモリセル側では、読み出し時の
ワード線電圧Ｖｃｇ１と、上記プログラム状態であるメ
モリセルＭＥＭのしきい値電圧Ｖｔｍ分布の最大値Ｖｔ
ｍｐ＿ｍａｘとの差である、Ｖｃｇ１−Ｖｔｍｐ＿ｍａ
ｘであり、消去状態であるメモリセル側では、該消去状
態のメモリセルＭＥＭのしきい値電圧分布の最小値Ｖｔ
ｍｅ＿ｍｉｎと、読み出し時のワード線電圧Ｖｃｇ１と
の差である、Ｖｔｍｅ＿ｍｉｎ−Ｖｃｇ１である。

【０１０８】これらの差（Ｖｃｇ１−Ｖｔｍｐ＿ｍａ
ｘ）、（Ｖｔｍｅ＿ｍｉｎ−Ｖｃｇ１）が、電源電圧の
変化、あるいは温度変化で変動しなければ良い。つま
り、上記実施の形態３で、図１７を用いて説明したよう
に、領域１では、メモリセル電流Ｉｄｃｅｌｌが正の温
度依存を示すので、該メモリセル電流Ｉｄｃｅｌｌの正
の温度依存を、ワード線電圧Ｖｃｇの負の温度依存と参
照電流Ｉｒｅｆの負の温度依存とによって相殺する。

【０１０９】また、領域２の読み出し電圧マージンにつ
いては、プログラム状態のメモリセル側では、読み出し
時のワード線電圧Ｖｃｇ２と、上記プログラム状態のメ
モリセルＭＥＭのしきい値電圧分布の最大値Ｖｔｍｐ＿
ｍａｘとの差である、Ｖｃｇ２−Ｖｔｍｐ＿ｍａｘであ
り、消去状態のメモリセル側では、該消去状態のメモリ
セルＭＥＭのしきい値電圧分布の最小値Ｖｔｍｅ＿ｍｉ
ｎと、読み出し時のワード線電圧Ｖｃｇ２との差であ
る、Ｖｔｍｅ＿ｍｉｎ−Ｖｃｇ２である。

【０１１０】これらの差（Ｖｃｇ２−Ｖｔｍｐ＿ｍａ
ｘ）、（Ｖｔｍｅ＿ｍｉｎ−Ｖｃｇ２）が、電源電圧の
変化、あるいは温度変化で変動しなければ良い。つま
り、上記実施の形態３で、図１８を用いて説明したよう
に、領域２では、メモリセル電流Ｉｄｃｅｌｌが負の温
度依存を示すので、該メモリセル電流Ｉｄｃｅｌｌの負
の温度依存を、ワード線電圧Ｖｃｇの正の温度依存と参
照電流Ｉｒｅｆの正の温度依存とによって相殺する。

【０１１１】以上のように、本実施の形態４によれば、
センスアンプ１０７を用いた読み出し動作が、比較的メ
モリセル電流Ｉｄｃｅｌｌの少ない領域１が対象であっ
ても、プログラムベリファイ動作時のゲート電圧を更に
上昇させ、メモリセル電流Ｉｄｃｅｌｌの多い領域２が
対象であっても、メモリセル電流Ｉｄｃｅｌｌの温度依
存特性を、読み出し電圧の温度依存と参照電流の温度依
存とによって相殺することで、読み出し電圧マージンの
温度依存を小さくすることができる。

【０１１２】

【発明の効果】以上のように、本発明の請求項１の不揮
発性半導体記憶装置によれば、第１の電圧にプリチャー
ジされたビット線の電荷を、メモリセル電流で一定時間
ディスチャージし、上記ビット線の電圧が第２の電圧に
到達したか否かを判定することによって、メモリセルの
しきい値電圧分布の収束レベルを判断するプログラムベ
リファイ動作において、上記メモリセルのゲートに印加
されるワード線電圧を、該ワード線電圧の温度特性に応
じて制御するワード線電圧温度特性制御手段と、上記デ
ィスチャージ時間を、該ディスチャージ時間の温度特性
に応じて制御するディスチャージ時間温度特性制御手段
とを備え、上記メモリセル電流が温度上昇に伴い増加す
る正の温度依存を、上記ワード線電圧温度特性制御手
段、及び上記ディスチャージ時間温度特性制御手段によ
り相殺し、上記メモリセルのしきい値電圧分布の収束レ
ベルの温度依存を最小化するようにしたので、プログラ
ムベリファイによるしきい値電圧分布が、温度の変動の
影響を受けにくいものとすることができる。

【０１１３】また、本発明の請求項２に記載の不揮発性
半導体記憶装置によれば、請求項１記載の不揮発性半導
体記憶装置において、上記プログラムベリファイ動作に
おいて、上記ワード線電圧の温度特性は、温度上昇に伴
い減少する負の温度依存であり、上記ディスチャージ時
間の温度特性は、温度上昇に伴い減少する負の温度依存
であり、上記ワード線電圧の負の温度依存、及び上記デ
ィスチャージ時間の負の温度依存により、上記メモリセ
ル電流の正の温度依存を相殺し、上記メモリセルのしき
い値電圧分布の収束レベルの温度依存を最小化するよう
にしたので、プログラムベリファイによるしきい値電圧
分布が温度の変動の影響を受けにくいものとすることが
できる。

【０１１４】また、本発明の請求項３に記載の不揮発性
半導体記憶装置によれば、第１の電圧にプリチャージさ
れたビット線の電荷を、メモリセル電流で一定時間ディ
スチャージし、上記ビット線の電圧が第２の電圧に到達
したか否かを判定することによって、しきい値電圧分布
の収束レベルを判断するプログラムベリファイ動作にお
いて、上記ディスチャージ時間を、該ディスチャージ時
間の電源電圧特性に応じて制御するディスチャージ時間
電源電圧特性制御手段を備え、電源電圧の上昇に伴い周
辺回路の内部電圧が上昇する正の電源電圧依存を、上記
ディスチャージ時間電源電圧特性制御手段により相殺
し、上記メモリセルのしきい値電圧分布の収束レベルの
電源電圧依存を最小化するようにしたので、プログラム
ベリファイによるしきい値電圧分布が、電源電圧の変動
の影響を受けにくいものとすることができる。

【０１１５】また、本発明の請求項４に記載の不揮発性
半導体記憶装置によれば、請求項３記載の不揮発性半導
体記憶装置において、上記プログラムベリファイ動作に
おいて、上記ディスチャージ時間の電源電圧特性は、電
源電圧の上昇に伴い減少する負の電源電圧依存であり、
上記ディスチャージ時間の負の電源電圧依存により、上
記しきい値電圧分布を減少させて上記内部電圧の正の電
源電圧依存を相殺し、上記しきい値電圧分布の収束レベ
ルの電源電圧依存を最小化するようにしたので、プログ
ラムベリファイによるしきい値電圧分布が、電源電圧の
変動の影響を受けにくいものとすることができる。

【０１１６】また、本発明の請求項５に記載の不揮発性
半導体記憶装置によれば、第１の電圧にプリチャージさ
れたビット線の電荷を、メモリセル電流で一定時間ディ
スチャージし、上記ビット線の電圧が第２の電圧に到達
したか否かを判定することによって、上記メモリセルの
状態を判断する読み出し動作において、上記メモリセル
のゲートに印加されるワード線電圧を、該ワード線電圧
の温度特性に応じて制御するワード線電圧温度特性制御
手段と、上記ディスチャージ時間を、該ディスチャージ
時間の温度特性に応じて制御するディスチャージ時間温
度特性制御手段とを備え、上記メモリセル電流が温度上
昇に伴って増加する正の温度依存を、上記ワード線電圧
温度特性制御手段、及び上記ディスチャージ時間温度特
性制御手段により相殺し、上記しきい値電圧分布と上記
ワード線電圧の電圧差である読み出し電圧マージンの温
度依存を最小化するようにしたので、しきい値電圧分布
が温度の変動を受けにくくすることができるとともに、
メモリセルのワード線電圧としきい値電圧とできまる読
み出し電圧マージンを確保することができる。

【０１１７】また、本発明の請求項６に記載の不揮発性
半導体記憶装置によれば、請求項５記載の不揮発性半導
体記憶装置において、上記読み出し動作において、上記
ワード線電圧の温度特性は、温度上昇に伴い減少する負
の温度依存であり、上記ディスチャージ時間の温度特性
は、温度上昇に伴い減少する負の温度依存であり、上記
ワード線電圧の負の温度依存、及び上記ディスチャージ
時間の負の温度依存により、上記メモリセル電流の正の
温度依存を相殺し、上記しきい値電圧分布と上記ワード
線電圧の電圧差である読み出し電圧マージンの温度依存
を最小化するようにしたので、しきい値電圧分布が温度
の変動を受けにくくすることができるとともに、メモリ
セルのワード線電圧としきい値電圧とできまる読み出し
電圧マージンを確保することができる。

【０１１８】また、本発明の請求項７に記載の不揮発性
半導体記憶装置によれば、第１の電圧にプリチャージさ
れたビット線の電荷を、メモリセル電流で一定時間ディ
スチャージし、上記ビット線の電圧が第２の電圧に到達
したか否かを判定することによって、メモリセルの状態
を判断する読み出し動作において、上記ディスチャージ
時間を、該ディスチャージ時間の電源電圧特性に応じて
制御するディスチャージ時間電源電圧特性制御手段を備
え、周辺回路の電源電圧上昇に伴う正の電源電圧特性
を、上記ディスチャージ時間電源電圧特性制御手段によ
り相殺し、上記しきい値電圧分布と上記ワード線電圧の
電圧差である読み出し電圧マージンの電源電圧依存を最
小化するようにしたので、しきい値電圧分布が電源電圧
の変動を受けにくくすることができるとともに、メモリ
セルのワード線電圧としきい値電圧とできまる読み出し
電圧マージンを確保することができる。

【０１１９】また、本発明の請求項８に記載の不揮発性
半導体記憶装置によれば、請求項７記載の不揮発性半導
体記憶装置において、上記読み出し動作において、上記
ディスチャージ時間の電源電圧特性は、電源電圧の上昇
に伴い減少する負の電源電圧依存であり、上記ディスチ
ャージ時間の負の電源電圧依存により、上記しきい値電
圧分布を減少させて上記内部電圧の正の電源電圧依存を
相殺し、上記しきい値電圧分布と上記ワード線電圧の電
圧差である読み出し電圧マージン電源電圧依存を最小化
するようにしたので、しきい値電圧分布が電源電圧の変
動を受けにくくすることができるとともに、メモリセル
のワード線電圧としきい値電圧とできまる読み出し電圧
マージンを確保することができる。

【０１２０】また、本発明の請求項９に記載の不揮発性
半導体記憶装置によれば、第３の電圧にプリチャージさ
れたビット線に流れるメモリセル電流と、参照電流とを
比較するセンスアンプが、しきい値電圧分布の収束レベ
ルを判断するプログラムベリファイ動作において、上記
メモリセルのゲートに印加されるワード線電圧を、該ワ
ード線電圧の温度特性に応じて制御するワード線電圧温
度特性制御手段と、上記参照電流を、該参照電流の温度
特性に応じて制御する参照電流温度特性制御手段とを備
え、上記メモリセル電流の温度上昇に伴う温度依存を、
上記ワード線電圧温度特性制御手段、及び上記参照電流
温度特性制御手段により相殺し、上記しきい値電圧分布
の収束レベルの温度依存を最小化するようにしたので、
センスアンプでプログラムベリファイしたしきい値電圧
分布が、温度の影響を受けにくくすることができる。

【０１２１】また、本発明の請求項１０に記載の不揮発
性半導体記憶装置によれば、請求項９記載の不揮発性半
導体記憶装置において、上記プログラムベリファイ動作
において、上記メモリセル電流の温度特性が、温度上昇
に伴い増加する正の温度依存であるとき、上記ワード線
電圧の温度特性は、温度上昇に伴い減少する負の温度依
存であり、上記参照電流の温度特性は、温度上昇に伴い
増加する負の温度依存であり、上記メモリセル電流の正
の温度依存を、上記ワード線電圧の負の温度依存、及び
上記参照電流の負の温度依存により相殺し、上記しきい
値電圧分布の収束レベルの温度依存を最小化するように
したので、少ないメモリセル電流を使って、センスアン
プでプログラムベリファイしたしきい値電圧分布が、温
度の影響を受けにくくすることができる。

【０１２２】また、本発明の請求項１１に記載の不揮発
性半導体記憶装置によれば、請求項９記載の不揮発性半
導体記憶装置において、上記プログラムベリファイ動作
において、上記メモリセル電流の温度特性が、温度上昇
に伴い減少する負の温度依存であるとき、上記ワード線
電圧の温度特性は、温度上昇に伴い増加する正の温度依
存であり、上記参照電流の温度特性は、温度上昇に伴い
減少する正の温度依存であり、上記メモリセル電流の負
の温度依存を、上記ワード線電圧の正の温度依存、及び
上記参照電流の正の温度依存により相殺し、上記しきい
値電圧分布の収束レベルの温度依存を最小化するように
したので、比較的大きなメモリセル電流を使って、セン
スアンプでプログラムベリファイしたしきい値電圧分布
が、温度の影響を受けにくくすることができる。

【０１２３】また、本発明の請求項１２に記載の不揮発
性半導体記憶装置によれば、第３の電圧にプリチャージ
されたビット線に流れるメモリセル電流と、参照電流と
を比較するセンスアンプが、上記メモリセルの状態を判
断する読み出し動作において、上記メモリセルのゲート
に印加されるワード線電圧を、該ワード線電圧の温度特
性に応じて制御するワード線電圧温度特性制御手段と、
上記参照電流を、該参照電流の温度特性に応じて制御す
る参照電流温度特性制御手段とを備え、上記メモリセル
電流の温度上昇に伴う温度依存を、上記ワード線電圧温
度特性制御手段、及び上記参照電流温度特性制御手段に
より相殺し、上記しきい値電圧分布と上記ワード線電圧
との電圧差である読み出し電圧マージンの温度依存を最
小化するようにしたので、センスアンプでベリファイし
たしきい値電圧分布が温度の影響を受けにくくすること
ができるとともに、メモリセルのワード線電圧としきい
値電圧とで決まる読み出し電圧マージンを確保すること
ができる。

【０１２４】また、本発明の請求項１３に記載の不揮発
性半導体記憶装置によれば、請求項１２記載の不揮発性
半導体記憶装置において、上記読み出し動作において、
上記メモリセル電流の温度特性が、温度上昇に伴い増加
する正の温度依存であるとき、上記ワード線電圧の温度
特性は、温度上昇に伴い減少する負の温度依存であり、
上記参照電流の温度特性は、温度上昇に伴い増加する負
の温度依存であり、上記メモリセル電流の正の温度依存
を、上記ワード線電圧の負の温度依存、及び上記参照電
流の負の温度依存により相殺し、上記しきい値電圧分布
と上記ワード線電圧との電圧差である読み出し電圧マー
ジンの温度依存を最小化するようにしたので、少ないメ
モリセル電流を使って、センスアンプでプログラムベリ
ファイしたしきい値電圧分布が温度の影響を受けにくく
することができるとともに、メモリセルのワード線電圧
としきい値電圧とで決まる読み出し電圧マージンを確保
することができる。

【０１２５】また、本発明の請求項１４に記載の不揮発
性半導体記憶装置によれば、請求項１２記載の不揮発性
半導体記憶装置において、上記読み出し動作において、
上記メモリセル電流の温度特性が、温度上昇に伴い減少
する負の温度依存であるとき、上記ワード線電圧の温度
特性は、温度上昇に伴い増加する正の温度依存であり、
上記参照電流の温度特性は、温度上昇に伴い減少する正
の温度依存であり、上記メモリセル電流の負の温度依存
を、上記ワード線電圧の正の温度依存、及び上記参照電
流の正の温度依存により相殺し、上記しきい値電圧分布
と上記ワード線電圧との電圧差である読み出し電圧マー
ジンの温度依存を最小化するようにしたので、比較的大
きなメモリセル電流を使って、センスアンプでプログラ
ムベリファイしたしきい値電圧分布が温度の影響を受け
にくくすることができるとともに、メモリセルのワード
線電圧としきい値電圧とで決まる読み出し電圧マージン
を確保することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１における、フラッシュＥ
ＥＰＲＯＭのブロック図である。

【図２】本発明の実施の形態１における、メモリセルの
断面図である。

【図３】本発明の実施の形態１における、メモリセルの
しきい値電圧分布図である。

【図４】本発明の実施の形態１における、プログラム回
路の回路図である。

【図５】本発明の実施の形態１における、プログラム回
路の動作を説明するタイミングチャートを示す図であ
る。

【図６】本発明の実施の形態１における、プログラム回
路の特性を示すグラフであり、ワード線電圧の変化に対
するしきい値電圧の関係を示す図である。

【図７】本発明の実施の形態１における、プログラム回
路の特性を示すグラフであり、ディスチャージ時間の変
化に対するしきい値電圧の関係を示す図である。

【図８】本発明の実施の形態１における、メモリセルの
電流特性の温度依存を示す図である。

【図９】本発明の実施の形態１のレギュレータにおけ
る、ワード線電圧の電源電圧依存（図(a)）、ディスチ
ャージ時間の電源電圧依存（図(b)）、メモリセル電流
の電源電圧依存（図(c)）を示す図である。

【図１０】本発明の実施の形態１のレギュレータにおけ
る、ワード線電圧の温度依存（図(a)）、ディスチャー
ジ時間の温度依存（図(b)）、メモリセル電流の温度依
存（図(c)）を示す図である。

【図１１】本発明の実施の形態１における、レギュレー
タの回路図である。

【図１２】本発明の実施の形態２における、プログラム
回路による読み出し動作を説明するタイミングチャート
を示す図である。

【図１３】本発明の実施の形態３における、読み出し時
のプログラム状態のメモリセル電流、消去時状態のメモ
リセル電流、参照電流の電源電圧依存を示す図である。

【図１４】本発明の実施の形態３における、センスアン
プの回路図である。

【図１５】本発明の実施の形態３における、フラッシュ
ＥＥＰＲＯＭ内の、メモリセルアレイ、プログラム回
路、Ｙゲート、センスアンプの回路図である。

【図１６】本発明の実施の形態３における、センスアン
プを用いたプログラムベリファイ動作を説明するタイミ
ングチャートを示す図である。

【図１７】本発明の実施の形態３のリード時の、ワード
線電圧の温度依存（図(a)）、参照電流の温度依存（図
(b)）、メモリセル電流の温度依存（図(c)）を示す図で
ある。

【図１８】本発明の実施の形態３のリード時の、ワード
線電圧の温度依存（図(a)）、参照電流の温度依存（図
(b)）、メモリセル電流の温度依存（図(c)）を示す図で
ある。

【図１９】従来の温度補償回路を含むワード線電圧発生
回路を示す図である。

【符号の説明】

１００フラッシュＥＥＰＲＯＭ１０１メモリセルアレイ１０２アドレスバッファ１０３Ｘデコーダ１０４Ｙデコーダ１０５プログラム回路１０６Ｙゲート１０７センスアンプ１０８データ入出力バッファ１２０電源回路１２１レギュレータ１２２昇圧回路１３０制御回路１３１動作モードデコーダ１３２タイミング発生回路１３３ディスチャージタイミング発生回路１３４プリチャージタイミング発生回路２０１コントロールゲート２０２フローティングゲート２０３トンネル酸化膜２０４ソース２０５ドレイン２０６基板３００電流比較器３０１プリチャージ回路３０２クランプ回路３０３参照電流回路４０１ビット線電位検知回路４０２トランスファーゲート４０３データラッチ４０４ラッチリセット回路４０５ドレイブインバータ４０６ラッチ選択ゲート４０７セレクトゲート４０８主ビット線４０９副ビット線５１０基準電圧発生回路５２０差動増幅器５３０出力電圧制御回路

Claims

【特許請求の範囲】

【請求項１】第１の電圧にプリチャージされたビット
線の電荷を、メモリセル電流で一定時間ディスチャージ
し、上記ビット線の電圧が第２の電圧に到達したか否か
を判定することによって、メモリセルのしきい値電圧分
布の収束レベルを判断するプログラムベリファイ動作に
おいて、上記メモリセルのゲートに印加されるワード線電圧を、
該ワード線電圧の温度特性に応じて制御するワード線電
圧温度特性制御手段と、上記ディスチャージ時間を、該ディスチャージ時間の温
度特性に応じて制御するディスチャージ時間温度特性制
御手段とを備え、上記メモリセル電流が温度上昇に伴い増加する正の温度
依存を、上記ワード線電圧温度特性制御手段、及び上記
ディスチャージ時間温度特性制御手段により相殺し、上
記メモリセルのしきい値電圧分布の収束レベルの温度依
存を最小化する、ことを特徴とする不揮発性半導体記憶装置。
【請求項２】請求項１記載の不揮発性半導体記憶装置
において、上記プログラムベリファイ動作において、上記ワード線電圧の温度特性は、温度上昇に伴い減少す
る負の温度依存であり、上記ディスチャージ時間の温度
特性は、温度上昇に伴い減少する負の温度依存であり、上記ワード線電圧の負の温度依存、及び上記ディスチャ
ージ時間の負の温度依存により、上記メモリセル電流の
正の温度依存を相殺し、上記メモリセルのしきい値電圧
分布の収束レベルの温度依存を最小化する、ことを特徴とする不揮発性半導体記憶装置。
【請求項３】第１の電圧にプリチャージされたビット
線の電荷を、メモリセル電流で一定時間ディスチャージ
し、上記ビット線の電圧が第２の電圧に到達したか否か
を判定することによって、しきい値電圧分布の収束レベ
ルを判断するプログラムベリファイ動作において、上記ディスチャージ時間を、該ディスチャージ時間の電
源電圧特性に応じて制御するディスチャージ時間電源電
圧特性制御手段を備え、電源電圧の上昇に伴い周辺回路の内部電圧が上昇する正
の電源電圧依存を、上記ディスチャージ時間電源電圧特
性制御手段により相殺し、上記メモリセルのしきい値電
圧分布の収束レベルの電源電圧依存を最小化する、ことを特徴とする不揮発性半導体記憶装置。
【請求項４】請求項３記載の不揮発性半導体記憶装置
において、上記プログラムベリファイ動作において、上記ディスチャージ時間の電源電圧特性は、電源電圧の
上昇に伴い減少する負の電源電圧依存であり、上記ディスチャージ時間の負の電源電圧依存により、上
記しきい値電圧分布を減少させて上記内部電圧の正の電
源電圧依存を相殺し、上記しきい値電圧分布の収束レベ
ルの電源電圧依存を最小化する、ことを特徴とする不揮発性半導体記憶装置。
【請求項５】第１の電圧にプリチャージされたビット
線の電荷を、メモリセル電流で一定時間ディスチャージ
し、上記ビット線の電圧が第２の電圧に到達したか否か
を判定することによって、上記メモリセルの状態を判断
する読み出し動作において、上記メモリセルのゲートに印加されるワード線電圧を、
該ワード線電圧の温度特性に応じて制御するワード線電
圧温度特性制御手段と、上記ディスチャージ時間を、該ディスチャージ時間の温
度特性に応じて制御するディスチャージ時間温度特性制
御手段とを備え、上記メモリセル電流が温度上昇に伴って増加する正の温
度依存を、上記ワード線電圧温度特性制御手段、及び上
記ディスチャージ時間温度特性制御手段により相殺し、
上記しきい値電圧分布と上記ワード線電圧の電圧差であ
る読み出し電圧マージンの温度依存を最小化する、ことを特徴とする不揮発性半導体記憶装置。
【請求項６】請求項５記載の不揮発性半導体記憶装置
において、上記読み出し動作において、上記ワード線電圧の温度特性は、温度上昇に伴い減少す
る負の温度依存であり、上記ディスチャージ時間の温度
特性は、温度上昇に伴い減少する負の温度依存であり、上記ワード線電圧の負の温度依存、及び上記ディスチャ
ージ時間の負の温度依存により、上記メモリセル電流の
正の温度依存を相殺し、上記しきい値電圧分布と上記ワ
ード線電圧の電圧差である読み出し電圧マージンの温度
依存を最小化する、ことを特徴とする不揮発性半導体記憶装置。
【請求項７】第１の電圧にプリチャージされたビット
線の電荷を、メモリセル電流で一定時間ディスチャージ
し、上記ビット線の電圧が第２の電圧に到達したか否か
を判定することによって、メモリセルの状態を判断する
読み出し動作において、上記ディスチャージ時間を、該ディスチャージ時間の電
源電圧特性に応じて制御するディスチャージ時間電源電
圧特性制御手段を備え、周辺回路の電源電圧上昇に伴う正の電源電圧特性を、上
記ディスチャージ時間電源電圧特性制御手段により相殺
し、上記しきい値電圧分布と上記ワード線電圧の電圧差
である読み出し電圧マージンの電源電圧依存を最小化す
る、ことを特徴とする不揮発性半導体記憶装置。
【請求項８】請求項７記載の不揮発性半導体記憶装置
において、上記読み出し動作において、上記ディスチャージ時間の電源電圧特性は、電源電圧の
上昇に伴い減少する負の電源電圧依存であり、上記ディスチャージ時間の負の電源電圧依存により、上
記しきい値電圧分布を減少させて上記内部電圧の正の電
源電圧依存を相殺し、上記しきい値電圧分布と上記ワー
ド線電圧の電圧差である読み出し電圧マージン電源電圧
依存を最小化する、ことを特徴とする不揮発性半導体記憶装置。
【請求項９】第３の電圧にプリチャージされたビット
線に流れるメモリセル電流と、参照電流とを比較するセ
ンスアンプが、しきい値電圧分布の収束レベルを判断す
るプログラムベリファイ動作において、上記メモリセルのゲートに印加されるワード線電圧を、
該ワード線電圧の温度特性に応じて制御するワード線電
圧温度特性制御手段と、上記参照電流を、該参照電流の温度特性に応じて制御す
る参照電流温度特性制御手段とを備え、上記メモリセル電流の温度上昇に伴う温度依存を、上記
ワード線電圧温度特性制御手段、及び上記参照電流温度
特性制御手段により相殺し、上記しきい値電圧分布の収
束レベルの温度依存を最小化する、ことを特徴とする不揮発性半導体記憶装置。
【請求項１０】請求項９記載の不揮発性半導体記憶装
置において、上記プログラムベリファイ動作において、上記メモリセル電流の温度特性が、温度上昇に伴い増加
する正の温度依存であるとき、上記ワード線電圧の温度特性は、温度上昇に伴い減少す
る負の温度依存であり、上記参照電流の温度特性は、温
度上昇に伴い増加する負の温度依存であり、上記メモリセル電流の正の温度依存を、上記ワード線電
圧の負の温度依存、及び上記参照電流の負の温度依存に
より相殺し、上記しきい値電圧分布の収束レベルの温度
依存を最小化する、ことを特徴とする不揮発性半導体記憶装置。
【請求項１１】請求項９記載の不揮発性半導体記憶装
置において、上記プログラムベリファイ動作において、上記メモリセル電流の温度特性が、温度上昇に伴い減少
する負の温度依存であるとき、上記ワード線電圧の温度特性は、温度上昇に伴い増加す
る正の温度依存であり、上記参照電流の温度特性は、温
度上昇に伴い減少する正の温度依存であり、上記メモリセル電流の負の温度依存を、上記ワード線電
圧の正の温度依存、及び上記参照電流の正の温度依存に
より相殺し、上記しきい値電圧分布の収束レベルの温度
依存を最小化する、ことを特徴とする不揮発性半導体記憶装置。
【請求項１２】第３の電圧にプリチャージされたビッ
ト線に流れるメモリセル電流と、参照電流とを比較する
センスアンプが、上記メモリセルの状態を判断する読み
出し動作において、上記メモリセルのゲートに印加されるワード線電圧を、
該ワード線電圧の温度特性に応じて制御するワード線電
圧温度特性制御手段と、上記参照電流を、該参照電流の温度特性に応じて制御す
る参照電流温度特性制御手段とを備え、上記メモリセル電流の温度上昇に伴う温度依存を、上記
ワード線電圧温度特性制御手段、及び上記参照電流温度
特性制御手段により相殺し、上記しきい値電圧分布と上
記ワード線電圧との電圧差である読み出し電圧マージン
の温度依存を最小化する、ことを特徴とする不揮発性半導体記憶装置。
【請求項１３】請求項１２記載の不揮発性半導体記憶
装置において、上記読み出し動作において、上記メモリセル電流の温度特性が、温度上昇に伴い増加
する正の温度依存であるとき、上記ワード線電圧の温度特性は、温度上昇に伴い減少す
る負の温度依存であり、上記参照電流の温度特性は、温
度上昇に伴い増加する負の温度依存であり、上記メモリセル電流の正の温度依存を、上記ワード線電
圧の負の温度依存、及び上記参照電流の負の温度依存に
より相殺し、上記しきい値電圧分布と上記ワード線電圧
との電圧差である読み出し電圧マージンの温度依存を最
小化する、ことを特徴とする不揮発性半導体記憶装置。
【請求項１４】請求項１２記載の不揮発性半導体記憶
装置において、上記読み出し動作において、上記メモリセル電流の温度特性が、温度上昇に伴い減少
する負の温度依存であるとき、上記ワード線電圧の温度特性は、温度上昇に伴い増加す
る正の温度依存であり、上記参照電流の温度特性は、温
度上昇に伴い減少する正の温度依存であり、上記メモリセル電流の負の温度依存を、上記ワード線電
圧の正の温度依存、及び上記参照電流の正の温度依存に
より相殺し、上記しきい値電圧分布と上記ワード線電圧
との電圧差である読み出し電圧マージンの温度依存を最
小化する、ことを特徴とする不揮発性半導体記憶装置。