KR20180110600A - 메모리 장치 및 이의 동작 방법 - Google Patents

메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 기술은 비휘발성 메모리의 프로그램 검증 동작을 제어하는 방법으로서, 상기 프로그램 검증 동작은, 제1 감지 동작과 상기 제1 감지 동작에 후속하는 제2 감지 동작을 포함하고, 상기 프로그램 검증 동작은, 복수의 플래인들에 각각 연결된 소스 라인들 중에서 하나의 소스 라인을 선택하는 단계; 상기 제1 감지 동작에서 검증될 상기 비휘발성 메모리의 타겟 셀들에 대하여 선택된 상기 소스 라인의 전압을 측정하되, 상기 선택된 소스 라인의 전압은 상기 선택된 소스 라인의 전압을 측정한 후에는 제어되지 않는 단계; 상기 선택된 소스 라인에서 측정된 전압을 기준 전압과 비교하는 단계; 및 상기 선택된 소스 라인에서 측정된 전압이 상기 기준 전압보다 작으면 상기 제2 감지 동작을 스킵(skip)하는 단계를 포함하는 메모리 장치 및 이의 동작 방법을 포함한다.

Description

메모리 장치 및 이의 동작 방법{Memory device and operating method thereof}
본 발명은 메모리 장치 및 이의 동작 방법에 관한 것으로, 보다 구체적으로는 검증 동작을 수행할 수 있는 메모리 장치 및 이의 동작 방법에 관한 것이다.
다양한 유형의 플래시 메모리 장치 중, NAND형 플래시 메모리 장치는 대용량 데이터 저장 매체로서 점점 더 많이 사용되고 있다. 플래시 메모리의 각 셀은 셀에 전자를 트랩함으로써 정보를 프로그램 할 수 있다. 컨트롤 게이트는 플래시 메모리의 워드 라인에 접속되고, 전압은 워드 라인을 통해 컨트롤 게이트에 제공된다. 각 메모리 셀은 싱글 레벨 메모리 셀(SLC)이라고 하는 단일 비트를 저장할 수 있으며, 또는 대안으로, 각 셀은 멀티 레벨 메모리 셀(MLC)이라고 하는 멀티 비트를 저장할 수 있다. 각 셀에 3비트를 저장하는 메모리는 특히 트리플 레벨 메모리 셀(TLC)이라고 한다. SLC, MLC 또는 TLC 중 임의의 하나에서, 각 셀에 저장된 정보는 해당 메모리 셀의 대응하는 임계 전압에 의해 정의된다.
셀이 정확하게 프로그램되었는지 여부를 확인하기 위해, 프로그램 동작 후에 프로그램 검증 동작이 수행될 수 있다. 프로그램 검증 동작은, 예를 들어, 타겟 셀, 즉, 프로그램된 셀, 일반적으로 타겟 셀들의 전체 워드 라인을 통해 흐르는 전류를, 선택된 워드 라인, 즉, 타겟 셀에 접속된 워드 라인에 인가되는 예상 임계 전압과 함께 감지함으로써, 수행될 수도 있다.
하나의 메모리 셀이 저장할 수 있는 비트의 수가 증가할수록 주어진 영역에 더 많은 데이터를 저장할 수 있으므로 메모리 용량이 증가할 수 있다. 그러나, 데이터 비트가 추가되면 각 셀의 임계 전압의 수가 두 배로 되므로, 프로그램검증리드에 대한 보다 정밀한 제어가 필요하다. 예를 들어, SLC보다 TLC 또는 MLC의 경우에 더욱 정밀한 제어가 필요하다.
프로그램 검증의 정밀성을 향상시키기 위해, 프로그램 검증 동작은 더 많은 동작 단계, 즉, 감지 동작을 포함할 수 있지만, 이는 프로그램 검증 동작을 포함하는 전체 프로그램 동작의 속도를 떨어뜨릴 수 있다. 따라서, 프로그램 동작의 정밀성과 속도 간에 적절한 균형에 도달할 필요가 있다.
본 발명의 실시예들은 비휘발성 메모리의 프로그램 검증 동작을 제어하는 방법에 관한 것이다.
본 발명의 실시예에 따른 메모리 장치의 동작 방법은, 비휘발성 메모리의 프로그램 검증 동작을 제어하는 방법으로서, 상기 프로그램 검증 동작은, 복수의 플래인들에 각각 연결된 소스 라인들 중에서 하나의 소스 라인을 선택하는 단계; 제1 감지 동작에서 검증될 상기 비휘발성 메모리의 타겟 셀들에 대하여 선택된 상기 소스 라인의 전압을 측정하는 단계; 상기 선택된 소스 라인에서 측정된 전압을 기준 전압과 비교하는 단계; 및 상기 선택된 소스 라인에서 측정된 전압이 상기 기준 전압보다 작으면 제2 감지 동작을 스킵(skip)하는 단계를 포함한다.
본 발명의 실시예에 따른 메모리 장치는, 비휘발성 메모리의 프로그램 검증 동작을 제어하는 회로로서, 상기 프로그램 검증 동작은 제1 감지 동작과 상기 제1 감지 동작에 후속하는 제2 감지 동작을 포함하고, 상기 회로는, 복수의 플래인들에 각각 연결된 소스 라인들 중에서 소스 라인을 선택하도록 구성된 선택부; 및 검증될 상기 비휘발성 메모리의 타겟 셀들에 연관된 선택된 상기 소스 라인의 전압을 기준 전압과 비교하고 상기 비교의 결과를 상기 비휘발성 메모리의 마이크로 컨트롤러에 출력하도록 구성된 비교기를 포함하고, 상기 제1 감지 동작에서의 상기 선택된 소스 라인의 전압이 상기 기준 전압보다 작으면 상기 제2 감지 동작이 스킵된다.
본 발명의 실시예에 따른 메모리 장치는, 비휘발성 메모리의 프로그램 검증 동작을 제어하는 회로로서, 상기 프로그램 검증 동작은 제1 감지 동작과 상기 제1 감지 동작에 후속하는 제2 감지 동작을 포함하고, 상기 회로는, 복수의 플래인들에 각각 연결된 소스 라인들 중에서 소스 라인을 선택하도록 구성된 선택부; 검증될 상기 비휘발성 메모리의 타겟 셀들에 연관된 선택된 상기 소스 라인의 전압을 기준 전압과 비교하고, 비교 결과를 출력하는 비교기; 및 상기 비교 결과를 저장하고, 저장된 상기 비교 결과에 따라 상기 제1 감지 동작 및 상기 제2 감지 동작이 선택적으로 수행되도록 상기 비휘발성 메모리 장치를 제어하는 마이크로 컨트롤러를 포함한다.
본 기술은 비휘발성 메모리의 프로그램 검증 동작의 신뢰성을 개선할 수 있다.
도 1은 NAND 플래시 메모리의 메모리 셀 어레이 내의 각 스트링 및 메모리 셀의 예시적인 구조를 설명하기 위한 도면이다.
도 2는 제1 실시예에 따른 프로그램 검증 동작의 흐름도를 설명하기 위한 도면이다.
도 3a와 도 3b는 제1 실시예에 따른 프로그램 검증 동작의 타이밍도를 설명하기 위한 도면이다.
도 4는 제2 실시예에 따른 프로그램 검증 동작의 흐름도를 설명하기 위한 도면이다.
도 5a 내지 도 5c는 제2 실시예에 따른 프로그램 검증 동작의 타이밍도를 설명하기 위한 도면이다.
도 6은 실시예에 따른 동작을 수행하기 위한 예시적인 회로도를 설명하기 위한 도면이다.
도 7은 일 실시예에 따른 스트로브 신호를 수신하는 예시적인 페이지 버퍼를 설명하기 위한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 NAND 플래시 메모리의 메모리 셀 어레이 내의 각 스트링 및 메모리 셀의 예시적인 구조를 설명하기 위한 도면이다.
도 1에는 8개의 스트링들(60)이 포함된 메모리 셀 어레이(100)가 도시되어 있다. 스트링들(60) 각각은, 전하를 트랩함으로써 데이터 비트를 저장하는 복수의 메모리 셀들(70)을 포함한다. NAND 플래시 메모리의 하나의 메모리 셀은 그 기법에 따라 한 개의 메모리 비트 또는 다수의 메모리 비트들을 저장할 수 있다. 전술한 바와 같이, 각 셀에 저장되는 비트의 수에 기초하여, 메모리는 SLC(싱글 레벨 셀), MLC(멀티 레벨 셀), 또는 TLC(트리플 레벨 셀) 등으로 정의될 수 있다.
도 1의 예에서, 하나의 스트링(60)은 4개의 메모리 셀(70)을 포함하고 있지만, 하나의 스트링에 포함되는 메모리 셀의 수는 구현에 따라 가변될 수도 있다. 메모리 셀들(70)은 복수의 비트 라인(BL0, BL1)과 복수의 워드 라인(WL0 내지 WL7)의 교차점들에 각각 배열된다. 스트링은, 드레인 선택 라인들(DSL0 내지 DSL3) 및 소스 선택 라인들(SSL0 내지 SSL3)을 제어함으로써 선택 또는 선택 해제될 수 있다. 메모리 셀 어레이(20)의 비트 라인(BL0, BL1)은 페이지 버퍼(도 7의 700)에 접속된다. 워드 라인(WL0 내지 WL7), 드레인 선택 라인(DSL0 내지 DSL3), 및 소스 선택 라인(SSL0 내지 SSL3)은, 예를 들어, 행 디코더(도시되지 않음)에 접속될 수도 있다.
드레인 선택 라인들(DSLO 내지 DSL3)의 각각은 각 스트링(60)의 드레인 선택 트랜지스터(DST)의 게이트에 접속된다. 소스 선택 라인들(SSLO 내지 SSL3)의 각각은 각 스트링(60)의 소스 선택 트랜지스터(SST)의 게이트에 접속된다. 소스 선택 트랜지스터(SST)는, 각 스트링을 소스 라인(SL)과 같은 도전 라인에 연결 또는 차단할 수 있다. 특정 스트링을 비트 라인에 접속하려면, SST 및 DST 트랜지스터의 게이트에 고전압을 구동하여 이들 트랜지스터를 턴 온(turn on)할 수 있다. 드레인 선택 트랜지스터(DST), 소스 선택 트랜지스터(SST), 소스 선택 라인(SSL), 및 드레인 선택 라인(DSL)으로 인해, 동일한 행에 속하는 특정 스트링들이 특정하게 어드레싱되어 프로그램 동작 또는 리드 동작이 실행될 수 있다. 동작을 위해 선택되지 않은 다른 스트링들의 DST 및 SST 트랜지스터들의 게이트들에는 저 전압이 인가됨으로써 비트 라인들로부터 분리될 수 있다.
이하, 실시예들을 도 1에 도시된 NAND 플래시 메모리와 관련하여 설명한다. 그러나, 실시예들은, 이에 제한되지 않고, 상이한 유형의 플래시 메모리들, 예를 들어, NOR 플래시 메모리에도 적용될 수 있다.
전술한 바와 같이, 프로그램 검증의 정밀도를 향상시키기 위해, 프로그램 검증 동작은 더 많은 단계의 동작, 즉 감지 동작들을 포함할 수 있다. 예를 들어, 하나의 프로그램 검증 동작에서 2개의 감지 동작이 수행될 수 있다. 제1 감지 동작은, 모든 비트 라인들(BL)이 프리차지된 후 메모리 셀들이 대략적(coarse)으로 리드될 수 있으며, 이에 따라 상당한 전류가 소스 라인(SL LINE)을 통해 흐르고, 이에 따라 소스 라인(SL LINE)의 전압(VSL)이 상승한다. 이를 소스 바운싱(source bouncing)이라고 한다. 제1 감지 동작 후, 소거된 것으로 리드된 셀들의 비트 라인들(BL)이 방전되고, 복구 단계가 실행되어 다른 비트 라인들(BL) 재 프리차지될 수 있다. 이어서, 제2 감지 동작, 구체적으로, 더욱 정밀한 리드가 소스 라인(SL LINE)을 통해 수행될 수 있으며, 그 결과, 제2 감지 동작에서 적은 셀들이 감지되므로 소스 라인이 더욱 정확하게 접지될 수 있다. 제2 감지 동작의 복구 단계는 시간 소모적인 동작이다. 전체 프로그램 동작 시간을 감소시키기 위해, 제2 감지 동작은 스킵될 수 있다.
도 2는 제1 실시예에 따른 프로그램 검증 동작의 흐름도를 설명하기 위한 도면이다.
도 2를 참조하면, 제1 실시예는, 단일 프로그램 검증 동작을 가리키며, 가능한 경우 제2 감지 동작을 스킵하고 제2 감지 동작의 복구 단계도 스킵함으로써 단일 프로그램 검증 동작을 제어한다.
‘S200’ 단계에서, 프로그램 검증 동작은 제1 감지 동작으로 시작된다. 제1 실시예에 따른 프로그램 검증 동작은 제1 감지 동작 및 제2 감지 동작을 선택적으로 수행할 수 있으며, ‘S200’ 단계에서는 제1 감지 동작이 시작된다.
제1 감지 동작과 제2 감지 동작 각각에서는 전체 비트 라인들을 통해 흐르는 전류가 감지된다. 전류 감지 동작의 결과는 제1 감지 동작과 제2 감지 동작에서 페이지 버퍼 내의 감지 래치에 임시로 저장될 수 있다. 전류 감지 동작의 결과는 특히 타겟 셀을 통해 흐르는 전류가 특정 전류 레벨보다 큰지 여부에 따라 달라질 수 있고, 감지 래치 각각에 저장될 수 있다. 예를 들면, 전류 감지 동작의 결과는 이진 값으로 감지 래치에 저장될 수 있다.
더욱 구체적으로 설명하면, 선택된 워드 라인에 연결된 셀들을 통해 흐르는 전류는, 소정 시간 동안 페이지 버퍼 내의 감지 노드(도 7의 SEN)의 전하량에 의해 가변될 수 있다. 예를 들면, 셀의 문턱 전압이 검증 전압보다 낮으면, 감지 노드 전압이 낮아지고 셀은 소거된 것으로서 리드된다. 셀의 문턱 전압이 검증 전압보다 높으면 감지 노드 전압은 고 전압 상태를 유지하거나 전압의 감소 량이 적으로므로 셀이 프로그램된 것으로서 리드된다. 선택된 워드 라인의 모든 셀은 병렬로 리드되고, 각 비트 라인에 대해, 상이한 페이지 버퍼가 리드 동작의 결과를 감지하고 저장한다.
‘S210’ 단계에서는, 소스 라인(SL LINE)의 전압(VSL)이 제1 감지 동작에서 측정된다. 예를 들어, 페이지 버퍼에 의해 감지된 전류는, 제1 감지 동작 동안 소스 라인(SL LINE)을 통해 방전된다. 과도한 전류가 셀을 통해 소스 라인(SL LINE)으로 방전되는 경우, 예를 들어, 제1 감지 동작에 대응하는 도 3a의 제1 기간 T1에 도시된 바와 같이, 소스 라인(SL LINE)에서 소스 바운싱이 발생할 수 있다.
‘S220’ 단계에서는, 소스 라인(SL LINE)의 전압(VSL)을 기준 전압(Vref)과 비교한다. 소스 라인(SL LINE)의 전압(VSL)이 기준 전압(Vref)보다 작으면, 제2 감지 동작을 스킵한다(S240). 이 경우, 소스 바운싱은, 제1 감지 동작의 정밀도가 허용가능 한 것으로 간주된다. 제2 감지 동작을 스킵함으로써, 전체 프로그램 검증 시간이 감소될 수 있다.
한편, 소스 라인(SL LINE)의 전압(VSL)이 기준 전압(Vref)보다 작지 않으면, 제2 감지 동작을 스킵하지 않고 단계(S250)가 수행된다. 이 경우, 소스 바운싱은 제1 감지 동작의 정밀도에 영향을 미치는 것으로 간주되며, 따라서, 보다 정밀한 측정을 위해, 제2 감지 동작을 수행한다. 바람직하게, 제1 감지 동작에서 소거된 것으로서 결정된 셀들에 접속된 비트 라인들은 제2 감지 동작 전에 방전될 수도 있으나, 실시예가 이에 한정되는 것은 아니다.
제1 실시예에 따른 방법에 의하면, 정밀도와 프로그램 검증 동작의 속도 간의 균형을 이룰 수 있다.
도 3a와 도 3b는 제1 실시예에 따른 프로그램 검증 동작의 타이밍도를 설명하기 위한 도면이다.
도 3a에는 제1 실시예에 따른 프로그램 검증 동작의 타이밍도가 도시되어 있다. 도 3a는 특히 도 2의 단계(S250)에서 제2 감지 동작이 수행되는 상황을 도시한다.
프로그램 검증 동작은 시작 시점(ts)에서 시작된다. 예비 프리차지 기간(T0)에서는, 비트 라인 예비 프리차지 동작이 수행된다. 도 1의 비트 라인(BL)은 비트 라인(BL)에 접속된 페이지 버퍼에 의해 예비 프리차지 기간 T0 동안 예비 프리차지된다. 따라서, 패스 전압(Vpass)이 예비 프리차지 기간 T0 동안 선택된 워드 라인(SEL WL)과 선택되지 않은 워드 라인(UNSEL WL) 모두에 구동된다. 패스 전압(Vpass)은, 주어진 워드 라인에 접속된 메모리 셀들이 자신들의 상태 또는 임계 전압과 무관하게 도전성을 갖게 되는 전압, 즉 메모리 셀들이 소거되었는지 또는 프로그램 되었는지를 결정하는 전압이다. 페이지 버퍼(도시되지 않음)는, 페이지 버퍼, 비트 라인, 드레인 선택 트랜지스터(DST), 메모리 셀(70), 소스 선택 트랜지스터(SST), 및 소스 라인(SL LINE; 100)에 의해 형성된 도전 경로를 통해 흐르는 전류에 의해 비트 라인(BL)을 프리차지할 수 있다. 더욱 구체적으로, 선택된 워드 라인을 패스 전압 값으로 상승시킴으로써, 이러한 프리차지 동작 동안 특정 종류의 스트레스를 회피한다. 다시 말해, 비트 라인(BL)과 그라운드 간의 커패시턴스는 예비 프리차지 기간(T0) 동안 프리차지된다. 감지 동안, 특히 셀에 의해 싱크된 전류에 무관하게 모든 비트 라인(BL)의 전압을 안정적으로 유지함으로써, 제1 감지 동작 및/또는 제2 감지 동작 동안 이웃하는 비트 라인들(BL) 간의 간섭을 최소화할 수 있다.
실시예는 전술한 바와 같은 예비 프리차지 동작으로 한정되지 않는다. 즉, 예비 프리차지 기간 T0은 본 발명의 보호 범위를 벗어나지 않고 다른 방식으로 구현될 수도 있다. 예를 들어, 선택된 워드 라인(SEL WL)의 전압이, 또한 예비 프리차지 기간 T0 동안 프로그램 검증 레벨, 즉, 프로그램 검증 전압까지 직접 상승할 수도 있다.
프로그램 검증 동작의 제1 감지 동작은, 시작 시점 ts1s부터 시작하여 종료 시점 ts1e까지 지속되는 도 3a의 제1 기간 T1에 수행된다. 프로그램 검증 레벨(PV 레벨(N)), 즉, 프로그램 검증 전압은 선택된 워드 라인(SEL WL)에 인가된다. 프로그램 검증 레벨(PV 레벨(N))은, 셀에 프로그램될 데이터에 연관된 입력 N의 함수이며, 선택된 워드 라인(SEL WL)에 접속된 게이트에 인가된다.
소정의 측정 시점 tm에서, 관련 소스 라인(SL LINE)의 전압(VSL)을 측정한다(도 2의 단계(S210)). 도 3a에서 Vm1로서 표시된 측정된 전압을 기준 전압(Vref)과 비교한다(도 2의 단계(S220)). 도 3a에서, 소스 라인(SL LINE)(Vm1=VSL)의 측정된 전압(Vm1)은 기준 전압(Vref)보다 크다. 따라서, 제2 감지 동작을 스킵하지 않고 수행한다(도 2의 단계(S250)).
더욱 구체적으로, 제1 실시예에 따른 동작을 수행하는 회로는, 측정된 전압(Vm1)과 기준 전압(Vref)을 비교하는 회로로부터 생성되어 메모리의 마이크로 컨트롤러에 제공되는 스킵 신호(MS_SKIP)를 출력할 수도 있다. 도 3a에서, 측정된 전압(Vm1)은 기준 전압(Vref)보다 크므로, 스킵 신호(MS_SKIP)가 로우(low) 레벨인 제1 레벨로서 설정된다.
이러한 제1 실시예에 따르면, 마이크로 컨트롤러는, 스킵 신호(MS_SKIP)를 수신하고 이러한 스킵 신호(MS_SKIP)의 레벨에 따라 제2 감지 동작을 실시간으로 스킵하거나 스킵하지 않는다. 특히, 도 3a에 도시된 바와 같이, 마이크로 컨트롤러는, 로우의 스킵 신호(MS_SKIP)에 따라 제2 감지 동작을 수행한다.
스트로브 신호(STB_N)는, 감지 동작의 결과가 페이지 버퍼의 대응하는 감지 래치에서 래칭되는 시점을 나타내도록 페이지 버퍼에 추가로 입력되는 신호이다. 제1 실시예에서, 감지 동작의 결과는, 스트로브 신호(STB_N)가 제1 레벨, 로우 레벨로 천이할 때 래칭된다.
소스 라인(SL LINE)(VSL=Vm1)의 전압의 측정이 수행되는 시점 tm은, 제1 감지 동작의 시작 시점(ts1s)과 스트로브 동작, 즉, 도 3a에서 스트로브 신호(STB_N)가 로우 레벨로 천이되는 시점(tSTB1)시점 사이의 임의의 시점에 있을 수도 있다.
제2 감지 동작이 스킵되지 않았다고 결정되면, 제1 감지 동작의 종료 시점(ts1e)에 대응하는 시점(ts2s)에서 시작하여 종료 시점(ts2e)까지 지속되는 제2 기간(T2)에서 제2 감지 동작이 수행된다. 다른 스트로브 동작은, 제2 감지 동작의 일부로서 간주되며, 또한, 도 3a의 점선 원(320)으로 도시된 바와 같이 수행되는데, 스트로브 신호(STB_N)가 로우 레벨로 추가로 천이되는 시점(tSTB2)으로부터 시작되며, 이는 도 3a의 점선 원(310)으로 도시된 스킵 신호(MS_SKIP)의 변화에 의해 야기된다.
제2 기간(T2) 후에는, 선택된 워드 라인의 프로그램 검증 레벨(PV 레벨(N+1) ... )과 상이한 레벨들을 갖는 추가 프로그램 검증 동작들의 추가 감지 동작들이 수행되거나, 감지 동작이 종료될 수도 있다. 실시예는 이에 한정되지 않는다.
도 3b에는 제1 실시예에 따른 프로그램 검증 동작의 타이밍도가 도시되어 있다. 도 3b는 도 2의 단계(S240)에서 제2 감지 동작이 스킵되는 상황을 도시한다.
프로그램 검증 동작은 시작 시점 ts에서 시작된다. 예비 프리차지 기간(T0)에서, 비트 라인 예비 프리차지 동작은 도 3a를 참조하여 전술한 바와 같이 수행될 수도 있다.
프로그램 검증 동작의 제1 감지 동작은, 시작 시점(tss)부터 종료 시점(tse)까지 지속되는 도 3b의 제1 기간(T1)에 수행된다. 프로그램 검증 레벨(PV 레벨(N)), 즉, 프로그램 검증 전압은 선택된 워드 라인(SEL WL)에 인가된다. 전술한 바와 같이, 프로그램 검증 레벨(PV 레벨(N))은 셀에 프로그램되어야 하는 데이터에 따라 다를 수 있다.
측정 시점(tm)에서, 소스 라인(SL LINE)의 전압(VSL)을 측정한다(도 2의 단계(S210)). 도 3b에 Vm2로서 표시된 측정된 전압을 기준 전압(Vref)과 비교한다(도 2의 단계(S220)). 도 3b에서, 소스 라인(SL LINE)(Vm2=VSL)의 측정된 전압(Vm2)은 도 3a의 실시예와 비교하여 기준 전압(Vref)보다 크지 않다. 따라서, 도 3b의 실시예에서는 제2 감지 동작이 스킵될 수 있다(도 2의 단계(S240)).
이러한 제1 실시예에 따라 동작을 수행하는 회로는, 측정된 전압(Vm2)과 기준 전압(Vref)을 비교하는 다수의 회로들을 포함할 수 있고, 마이크로 컨트롤러에 제공되는 스킵 신호(MS_SKIP)를 출력할 수도 있다. 도 3b에서, 측정된 전압(Vm2)이 기준 전압(Vref)보다 크지 않으므로, 스킵 신호(MS_SKIP)는 하이 레벨인 제2 레벨로 유지된다.
전술한 바와 같이, 마이크로 컨트롤러는 스킵 신호(MS_ SKIP)를 수신하고 제2 감지 동작을 실시간으로 스킵한다.
스트로브 신호(STB_N)는, 감지 동작의 결과가 페이지 버퍼의 대응하는 감지 래치에서 래칭되는 시점을 나타내기 위해 페이지 버퍼에 입력되는 신호이다. 제1 실시예에서, 감지 동작의 결과는 스트로브 신호(STB_N)가 제1 레벨, 로우 레벨로 천이할 때 래칭된다.
관련 소스 라인(SL LINE)(VSL=Vm2)의 전압(VSL)의 측정이 수행되는 소정의 측정 시점(tm)은, 제1 감지 동작의 시작 시점(도 3b의 tss)과 스트로브 동작의 시작 시점(도 3b의 tSTB) 사이의 임의의 시점에 있을 수도 있다.
제2 감지 동작이 스킵된 것으로 결정됨에 따라, 제1 감지 기간(T1) 후에 제2 감지 동작이 수행되지 않는다. 스킵 신호(MS_SKIP)는 특히 도 3b에서 점선 원(330)으로 표시된 기간에 로우로 천이되지 않으며, 이로 인해 제2 감지 동작은 스킵될 수 있다.
제1 기간(T1) 후에, 선택된 워드 라인(SEL WL)의 프로그램 검증 레벨((PV) 레벨(N+1) ... )의 서로 다른 레벨을 갖는 추가 프로그램 검증 동작들의 추가 감지 동작들이 수행되거나 감지 동작이 종료될 수도 있다. 실시예는 이에 한정되지 않는다. 기준 전압(Vref)은 각 프로그램 검증 레벨에 대하여 다르게 설정될 수도 있다.
도 4는 제2 실시예에 따른 프로그램 검증 동작의 흐름도를 설명하기 위한 도면이다.
도 4를 참조하면, 제2 실시예는, 동일한 프로그램 검증 레벨에 대한 다수의 프로그램 검증 동작, 즉, 각 프로그램 검증 레벨에 대하여 제1 프로그램 검증 동작 및 적어도 후속 프로그램 검증 동작을 포함하는 프로그램 검증 동작을 가리키며, 이러한 동작들은 제1 프로그램 검증 동작의 제1 감지 동작에서 행해진 소스 라인의 전압과 기준 전압의 비교 결과에 따라 각 후속 프로그램 검증 동작의 제1 감지 동작을 스킵함으로써 제어될 수 있다.
특히, 제1 프로그램 검증 동작은, 아래의 적어도 2개의 단계를 포함하는 멀티 감지 동작일 수 있다.
- 강하게 소거된(deeply erased) 메모리 셀들을 배제하도록 고 전류 레벨을 사용하여 수행되는 제1 감지 동작
- 타겟 셀 전류 레벨로 수행되는 제2 감지 동작.
‘S410’ 단계에서, 프로그램 검증 동작은 제1 프로그램 검증 동작으로 시작한다. 도시된 바와 같이, 제2 실시예의 제1 프로그램 검증 동작은, 멀티 감지 동작이며, 제1 실시예에서 설명한 바와 같이 제1 감지 동작과 제1 감지 동작에 후속하는 제2 감지 동작을 포함한다. 제2 실시예의 후속하는 각각의 프로그램 검증 동작은 단일 감지 동작 또는 멀티 감지 동작일 수 있다. 단일 감지 동작은, 타겟 셀 전류 레벨로 수행되는 오직 하나의 감지 동작을 멀티 감지 동작의 제2 감지 동작으로서 포함한다.
‘S410’ 단계에서는, 소스 라인(SL LINE)의 전압(VSL)이 제1 프로그램 검증 동작의 제1 검증 동작에서 측정된다. 전류 감지 회로, 예를 들면. 페이지 버퍼에 의해 감지된 전류는, 제1 프로그램 검증 동작의 제1 감지 동작 동안 소스 라인(SL LINE)을 통해 방전된다. 과도한 전류가 셀을 통해 소스 라인(SL)으로 방전될 때, 예를 들어, 도 5a에 도시된 바와 같이 Tv1 기간 동안 지속되는 제1 프로그램 검증 동작의 제1 기간(T1)에 도시된 바와 같이, 소스 라인(SL LINE)에서 높은 정도의 소스 바운싱이 발생할 수 있다.
‘S420’ 단계에서는, 소스 라인(SL LINE)의 측정된 전압(VSL)을 기준 전압(Vref)과 비교한다. ‘S430’ 단계에서의 비교 결과를, 선택된 워드 라인(SEL WL)에 인가되는 상이한 프로그램 검증 전압에 대응하는 각 프로그램 검증 레벨에 대하여 메모리의 마이크로 컨트롤러에 저장한다(440).
특히, 제2 실시예에 따르면, 제1 프로그램 검증 동작의 제1 감지 동작에서 측정된 소스 라인(SL LINE)의 전압(VSL)이 기준 전압(Vref)보다 작으면, 프로그램 검증 레벨에 대한 임의의 후속 프로그램 검증 동작들로서 싱글 감지 동작을 수행한다(도 4의 S450). 이 경우, 싱글 감지 동작의 정밀도가 프로그램 검증 레벨에 대한 타겟 정밀도에 도달하는 데 충분하도록 소스 바운싱이 허용될 수 있다. 단일 감지 동작을 후속 프로그램 검증 동작들로서 수행함으로써, 전체 프로그램 검증 시간이 감소될 수 있다.
한편, 제1 프로그램 검증 동작의 제1 감지 동작에서 측정된 바와 같은 소스 라인(SL LINE)의 전압(VSL)이 기준 전압(Vref)보다 작지 않으면, 프로그램 검증 레벨에 대한 후속 프로그램 검증 동작들로서 멀티 감지 동작을 수행한다. 이 경우, 소스 바운싱은 프로그램 검증 레벨에 대한 제1 감지 동작의 정밀도에 영향을 미치는 것으로 추정되며, 보다 정밀한 측정을 위해서는, 프로그램 검증 레벨에 대해 멀티 감지 동작이 수행된다.
제2 실시예에 따른 방법 덕분에, 정밀도와 프로그램 검증 동작의 속도 간의 양호한 균형도 달성할 수 있다.
도 5a는 제2 실시예에 따른 프로그램 검증 동작의 타이밍도를 도시한다.
도 5a는 도 4의 단계(S460)에서 후속하는 프로그램 검증 동작으로서 멀티 감지 동작이 수행되는 상황을 도시한다.
제1 프로그램 검증 동작은 ts1에서 시작하고, 도 5a에 도시된 바와 같이 종료 시점(tv1e)까지 제1 기간(Tv1)이 지속된다. 도 5a에서, 제1 프로그램 검증 동작은, 도 3a에 도시된 제1 실시예와 같이 제1 및 제2 감지 동작을 포함하고 제1 및 제2 감지 동작 기간(T1 및 T2의 합)과 동일한 기간(Tv1)을 지속하는 멀티 감지 동작이다. 제1 실시예에 대응하는 특징부에 관련된 설명은 다음의 제2 실시예의 설명에서는 생략된다.
전술한 바와 같이, 제1 프로그램 검증 동작은, 제1 프로그램 검증 동작의 기간(Tv1) 내에 예비 프리차지 기간(T0), 제1 감지 기간(T1), 및 제2 감지 기간(T2)을 포함할 수도 있다.
제1 프로그램 검증 동작의 제1 감지 동작은 제1 기간(T1)에 수행된다. 프로그램 검증 레벨(PV 레벨(N)), 즉, 프로그램 검증 전압은, 선택된 워드 라인(SEL WL)에 인가된다. 프로그램 검증 레벨(PV 레벨(N))은 셀에 프로그램될 데이터에 연관된 입력 N의 함수이다.
측정 시점 ‘tm1’에서는, 제1 프로그램 검증 동작에서 관련 소스 라인(SL LINE)의 전압(VSL)을 측정한다(도 4의 S410). Vm3으로 표시된 측정된 전압을 기준 전압(Vref)과 비교한다(도 4의 S420). 도 5a에서, 소스 라인(SL LINE)의 측정된 전압(Vm3)은 기준 전압(Vref)보다 크다. 따라서, 후속 기간 ‘Tv2’에서 수행되는 후속 프로그램 검증 동작을 멀티 감지 동작으로서 선택한다(도 4의 S460).
도 5a 내지 도 5c에 도시된 바와 같이, 기간(Tp)에는, 제1 프로그램 검증 동작과 후속 프로그램 검증 동작 사이에 프로그램 동작이 수행된다.
제2 실시예에 따른 동작을 수행하기 위한 회로는, 측정된 전압(Vm3)과 기준 전압(Vref)을 비교하는 적절한 회로로부터 생성되고 메모리의 마이크로 컨트롤러에 제공되는 스킵 신호(MS_SKIP)를 출력할 수도 있다. 도 5a에서, 제1 프로그램 검증 동작에서 측정된 전압(Vm3)이 기준 전압(Vref)보다 크므로, 점선 원(510)에 도시된 바와 같이 스킵 신호(MS_SKIP)는 로우 레벨로서 설정된다.
전술한 바와 같이, 스트로브 신호(STB_N)는, 감지 동작의 결과가 페이지 버퍼의 대응하는 센싱 래치에 저장되는 시점을 나타내기 위해 페이지 버퍼에 입력되는 신호이다. 또한, 제2 실시예에서, 감지 동작의 결과는 스트로브 신호(STB_N)가 로우 레벨로 천이될 때 저장된다.
후속 프로그램 검증 동작이 프로그램 검증 레벨(PV 레벨(N))에 대한 멀티 감지 동작인 것으로 결정되면(도 4의 S460), 동일한 프로그램 검증 레벨(PV 레벨(N))에 대한 후속 프로그램 검증 동작이 도 5a에 도시된 바와 같이 멀티 감지 동작으로서 수행된다. 특히, 단계 ‘460’과 단계 ‘400’ 사이의 피드백 화살표에 의해 도 4에 도시된 바와 같이, 멀티 감지 동작이 요구되는 경우, 단일 감지가 허용될 때까지, 동일한 PV 레벨을 가지는 다음 프로그램 검증 동작에서 소스 라인 전압 레벨의 테스트가 반복된다.
특히, 도 5a에 도시된 바와 같이, 후속 프로그램 검증 동작의 제1 감지 동작으로 시작되는 제2 프로그램 검증 동작의 기간(Tv2)이 도시되어 있다. 후속 프로그램 검증 동작의 측정 시점(tm2)에서 소스 라인(SL LINE)의 전압(VSL)이 기준 전압(Vref)보다 큰지 여부에 관계없이, 2 개의 감지 동작(520 및 530)이 후속 프로그램 검증 동작에서 수행된다.
소스 라인(SL LINE)의 전압(VSL=Vm3)이 측정되는 시점(tm1)은, 제1 감지 동작의 시작 시점(도 5a의 ts1)과 스트로브 동작, 즉, 스트로브 신호(STB_N)가 로우 레벨로 천이하는 시작 시점(도 5a의 tSTB) 사이의 임의의 시점일 수도 있지만, 실시예가 이에 한정되는 것은 아니다.
특히, 도 5a에서는, 소스 라인(SL LINE)의 전압(VSL)이 ‘Vm4’가 되는 동안(Tv2) 후속 프로그램 검증 동작의 다른 측정 시점(tm2)에서 측정된 소스 라인(SL LINE)의 전압(VSL)이 기준 전압(Vref)보다 크지 않는 것으로 도시되어 있다.
도 5b에는 도 4a의 단계(S460)에서의 후속 프로그램 검증 동작으로서 멀티 감지 동작이 수행되는 상황이 도시되어 있다.
도 5b는, 점선 원(540)으로 도시된 제2 프로그램 검증 동작(VSL=Vm5)의 또 다른 소정의 측정 시점(tm2)에서 소스 라인(SL LINE)의 전압(VSL)이 기준 전압(Vref)보다 크다는 점에서 도 5a와 상이하다. 따라서, 제2 프로그램 검증 동작은, 도 4의 단계(S460)의 제1 프로그램 검증 동작에서 확립된 것이므로 멀티 감지 동작일 수 있다.
후속 프로그램 검증 동작들에서 측정된 바와 같은 소스 라인(SL LINE)의 전압(VSL)은, 후속 프로그램 검증 동작들로서 단일 감지 동작 또는 멀티 감지 동작이 수행되어야 하는지에 영향을 미치지 않는다. 특히, 도 5a에 도시된 바와 같이 기간 ‘Tv2’ 동안 소스 라인(SL LINE)과 기준 전압(Vref) 간 비교 결과는, 전류 감지 동작에 실제로 반영되지 않지만, 모두 단일 감지 동작일 다음 감지 동작에 확실히 영향을 미친다.
도 5c는 도 4의 단계(S450)에서의 후속 프로그램 검증 동작으로서 단일 감지가 수행되는 상황을 도시한다. 전체 프로그램 검증 동작은 도 5a와 관련하여 설명하였다. 따라서, 반복되는 설명은 생략한다.
도 5c에서, 기간 ‘Tv1’ 동안, 제1 프로그램 검증 동작의 제1 검증 동작의 소정의 측정 시점(tm1)에서, 소스 라인(SL LINE)의 전압(VSL)을 측정한다(도 4의 S410). 측정된 전압(Vm6)을 기준 전압(Vref)과 비교한다(도 4의 S420). 도 5c에서, 소스 라인(SL LINE)의 측정된 전압(VSL=Vm6)은 기준 전압(Vref)보다 크지 않다. 따라서, 후속 프로그램 검증 동작을 단일 감지 동작으로서 결정한다(도 4의 S450). 제1 프로그램 검증 동작에 있어서 측정된 전압(Vm6)이 기준 전압(Vref)보다 크지 않으므로, 스킵 신호(MS_SKIP)는 도 5c의 점선 원(560)으로 도시된 바와 같이 하이(high) 레벨로서 유지된다.
후속 프로그램 검증 동작이 프로그램 검증 레벨(PV 레벨(N))에 대한 단일 감지 검증 동작이라고 결정함에 따라(도 4의 S450), 후속 프로그램 검증 동작은 점선 원(570)으로 도 5c에 도시된 점선 원(570)과 같이 단일 감지 동작으로서 실행된다. 특히, 이러한 단일 감지 동작은, 후속 프로그램 검증 동작의 또 다른 소정의 측정 시점 tm2에서 소스 라인(SL LINE)의 전압(VSL)이 기준 전압(Vref)보다 큰지 여부에 관계없이 타겟 셀의 전류 레벨만을 이용하여 감지하는 단일 단계를 포함한다.
특히, 도 5c에서는, 후속 프로그램 검증 동작(VSL=Vm7)의 또 다른 소정의 측정 시점 tm2에서 측정된 소스 라인(SL LINE)의 전압(VSL)이 기준 전압(Vref)보다 크지 않은 것으로 도시되어 있다.
동일한 PV 레벨에서 이전의 감지 확인 동작에서보다 소스 전압이 결코 크지 않다는 것을 실제로 검증할 수 있다. 따라서, 수행된 테스트는, 동일한 PV 레벨에서의 감지 검증 동작에 대해서는 유효하며, 각 감지 검증 동작이 단일 감지 동작으로 될 때까지 각 감지 검증 동작마다 반복된다. 그 순간부터, 그 감지 검증 동작 및 PV 레벨에 대한 테스트는 더 이상 반복되지 않는다.
도 6은 전술한 바와 같은 실시예들에 따라 방법을 수행하도록 간략화된 예시적인 회로도를 설명하기 위한 도면이다.
도 6을 참조하면, 회로(620)는 비교기(670)를 포함할 수 있다. 예를 들어, 비교기(670)는 비휘발성 메모리의 메모리 셀 어레이(100)의 소스 라인(SL LINE)의 전압(VSL)과 기준 전압(Vref)을 비교하도록 구성된 연산 증폭기를 포함한다. 또한, 비교기(670)는, 비교 결과를 스킵 신호(MS_SKIP)로써 비휘발성 메모리의 마이크로 컨트롤러(680)에 출력하도록 구성된다. 회로(620)는, 복수의 소스 라인(SL LINE 0 내지 K-1) 중 타겟 셀들을 포함하는 스트링들이 접속되는 소스 라인(SL LINE)을 선택하기 위한 선택부를 더 포함할 수 있다. 여기서 선택부는 제1 멀티플렉서(660)일 수 있다.
도 6에서는 K개의 플래인들(planes; PLANE 0~(K-1))을 갖는 메모리 어레이를 예를 들어 설명하도록 한다. 메모리 셀 어레이(100)의 플래인들(PLANE 0~(K-1))에는 도 6에 도시된 바와 같이 다수의 소스 라인들(SL LINE 0 내지 K-1)이 연결될 수 있다.
회로(620)는, 복수의 기준 전압 중에서 기준 전압(Vref)을 선택하기 위한 선택부를 포함할 수 있다. 여기서 선택부는 제2 멀티플렉서(630)일 수 있다. 각각의 프로그램 검증 레벨, 즉, PV 레벨(N)에 대해, 하나의 기준 전압이 할당될 수 있다. 도 6의 기준 스킵 코드(VREF2SKIP <7:0>)는 전압 조정기에 의해 8개의 기준 전압들을 제2 멀티플렉서(630)에 제공하는 8개의 라인들이 있음을 나타낸다.
특히, 기준 전압(Vref)은 도 6에 도시된 바와 같이 전압 조정기(610)에 의해 제공될 수 있다. 전압 조정기는 다양한 방식으로 구현될 수 있다는 점이 강조되어 있으며, 도 6은 단지 일례를 도시한 것이다. 전압 조정기(610)는, 비반전 입력이 바이어스 전압(VBG)에 접속되는 한편 반전 입력이 연산 증폭기(640)의 출력과 그라운드 사이에 삽입된 가변 저항 분배기(650)의 일부 노드에 접속된 연산 증폭기(640)를 포함할 수 있다. 기준 전압(Vref)은, 이러한 가변 저항 분배기(650)에 삽입된 가변 저항기를 조정하고 기준 전압(VREF_REG)을 연산 증폭기(640)에 적절하게 제공함으로써 결정될 수 있다.
전술한 바와 같이, 스킵 신호(MS_SKIP)는, 서로 다른 프로그램 검증 레벨들의 각 프로그램 검증 연산에서 제2 전송 동작을 스킵하거나 스킵하지 않도록 또는 동일한 프로그램 검증 레벨의 제1 멀티 감지 프로그램 검증 동작에 후속하는 프로그램 검증 동작들이 각각 하나의 단일 감지 동작 또는 멀티 감지 동작임을 확립하도록, 비휘발성 메모리의 마이크로 컨트롤러(680)에 의해 사용된다.
도 7은 스트로브 신호(STB_N)를 수신하는 예시적인 페이지 버퍼(700)를 설명하기 위한 도면이다.
도 7을 참조하면, 도시된 페이지 버퍼(700)의 구성은 단지 설명을 위한 것이며, 본 발명은 이에 한정되지 않는다.
페이지 버퍼(700)는 트랜지스터(M1)의 게이트 단자에서 스트로브 신호(STB_N)를 수신하는 비트 라인(BL) 제어 및 감지 회로(710)를 포함하고, 이러한 트랜지스터는 다시 트랜지스터(M2)를 통해 감지 래치(720)에 접속된다. 트랜지스터(M1)는 페이지 전압(VDC_PB)을 트랜지스터(M2)에 전송할 수도 있다. 페이지 버퍼(700)는 복수의 트랜지스터(M3 내지 M6)를 더 포함한다. 트랜지스터(M3)는 감지 노드(SEN)에 예비 프리차지 전압을 전송할 수도 있다. 예비 프리차지 전압은 트랜지스터(M5)가 턴온될 때 트랜지스터(M3)에 인가될 수도 있다. 트랜지스터(M5)는 전압 단자(VCORE)와 트랜지스터(M3) 사이에 연결될 수도 있다. 트랜지스터(M4)는 트랜지스터(M3)와 노드(CSO) 사이에 연결될 수도 있다. 트랜지스터(M6)는 트랜지스터(M5)와 노드(CS0) 사이에 연결될 수도 있다. 트랜지스터(M6)는 신호(SA_CSOC)에 응답하여 동작될 수도 있다.
비트 라인(BL) 제어 및 감지 회로(710)는, 비트 라인(BL)에 연결된 트랜지스터(M7) 및 트랜지스터(M7)와 노드(CS0) 사이에 연결된 트랜지스터(M8)를 포함한다. 트랜지스터(M8)는 신호(PB_SENSE)에 응답하여 동작될 수도 있다. 이에 따라, 비트 라인(BL)은, 트랜지스터(M7, M8)가 턴온될 때 노드(CS0)에 연결된다. 비트 라인(BL) 제어 및 감지 회로(710)는, 트랜지스터(M7 및 M8)를 연결하는 노드(BLCM)를 예비 프리차지하는 트랜지스터(M9)를 더 포함한다. 트랜지스터(M9)는, 단자(VCORE)와 노드(BLCM) 사이에 연결될 수도 있으며, 노드(BLCM)를 통해 비트 라인(BL)을 예비 프리차지하도록 턴온될 수도 있다. 비트 라인(BL) 제어 및 감지 회로(710)는, 추가 트랜지스터(M10, M11, M12 및 M13)에 의해 추가 래치 및 회로(730)와 함께 페이지 버퍼의 추가 래치 및 회로에도 접속된다.
또한, 페이지 버퍼(700)는, 감지 래치(720)의 트랜지스터(M22)에 연결된 적어도 하나의 추가 트랜지스터(M14)를 포함한다. 감지 래치(720)는 복수의 트랜지스터(M15 내지 M19)를 더 포함한다. 트랜지스터(M15 내지 M18)는 페이지 전압(VDC_PB)을 데이터 노드(QS)에 전송할 수도 있다. 트랜지스터(M15, M17, M19)는 페이지 전압(VDC_PB)이 인가되는 노드와 그라운드 단자 사이에 연결된다. 트랜지스터(M15 및 M17)는 인버터로 구성될 수도 있고, 트랜지스터(M16 및 M18)는 다른 인버터로 구성될 수도 있다. 트랜지스터(M19)는 그라운드 단자에 연결될 수도 있고 신호(SA_ST)에 응답하여 동작될 수도 있다. 트랜지스터(M20)는, 트랜지스터들(M16, M18) 사이에 연결된 역 데이터 노드(QS_N)와 공통 노드(COM) 사이에 연결될 수도 있다. 트랜지스터(M20)는 셋업 신호(SSET)에 응답하여 동작될 수도 있다. 트랜지스터(M21)는 데이터 노드(QS)와 공통 노드(COM) 사이에 연결될 수도 있다. 트랜지스터(M21)는 리셋 신호(SRST)에 응답하여 동작될 수도 있다. 트랜지스터(M22)는 노드(SO)의 전압에 응답하여 공통 노드(COM)를 방전시킬 수도 있다. 노드(SO)는 트랜지스터(M11, M13, M14), 추가 래치, 및 회로(730)에 연결될 수도 있다.
실시예들은, 프로그램 검증 동작의 멀티 감지 동작에 있어서 제2 감지에 필요한 복구 시간 또는 제1 멀티 감지 프로그램 검증 동작에 후속하는 프로그램 검증 동작에서 강하게 소거된 셀들을 제외시킬 수 있는 제1 코어스(coarse) 감지를 위한 감지 시간을 세이브할 수 있게 하며, 이에 따라 전체 프로그램 검증 시간이 감소될 수 있다. 특성화 노력이 감소됨으로써, 더욱 양호한 구성을 적응적으로 달성할 수 있다. 또한, 라이프 셀 전류와 소스 바운싱을 사이클링의 함수로서 추적할 수 있고, 이에 따라 개선된 속도와 내구성 간의 균형을 달성할 수 있다.
또한, 전반적 리드 시간을 감소시키도록 비휘발성 메모리의 리드 동작에 상기한 실시예들을 적용할 수 있다.
이는, 소스 전압 값에 따라 제2 감지 동작이 스킵될 수 있고 또는 스킵되지 않을 수 있는 도 3a에 도시된 경우에 해당한다. 전술한 프로그램 검증 동작에 대한 유일한 차이점은, 선택된 워드 라인(WL) 상의 PV 레벨 대신 리드 레벨이 적용된다는 점이다. 더욱 정확하게는, 실제 리드 (및 프로그램 검증) 동작에서, 선택된 워드 라인(SEL WL) 이 방전되기 전에 더욱 많은 리드 전압들이 선택된 워드 라인(SEL WL)에 적용될 것이다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 다양한 변경이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
100: 메모리 셀 어레이
610: 전압 조정기
620: 회로
630: 제2 멀티플렉서
640: 연산 증폭기
650: 가변 저항 분배기
660: 제1 멀리플렉서
670: 비교기
680: 마이크로 컨트롤러
700: 페이지 버퍼
710: BL 제어 및 감지 회로
720: 감지 래치
730: 추가 래치 및 회로

Claims (20)

  1. 비휘발성 메모리의 프로그램 검증 동작을 제어하는 방법으로서,
    상기 프로그램 검증 동작은,
    복수의 플래인들에 각각 연결된 소스 라인들 중에서 하나의 소스 라인을 선택하는 단계;
    제1 감지 동작에서 검증될 상기 비휘발성 메모리의 타겟 셀들에 대하여 선택된 상기 소스 라인의 전압을 측정하는 단계;
    상기 선택된 소스 라인에서 측정된 전압을 기준 전압과 비교하는 단계; 및
    상기 선택된 소스 라인에서 측정된 전압이 상기 기준 전압보다 작으면 제2 감지 동작을 스킵(skip)하는 단계를 포함하는 메모리 장치의 동작 방법.
  2. 제1항에 있어서,
    상기 선택된 소스 라인에서 측정된 전압이 상기 기준 전압보다 작지 않으면 상기 제2 감지 동작을 수행하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  3. 제1항에 있어서,
    상기 프로그램 검증 동작에 사용되는 프로그램 검증 전압은 상기 제1 감지 동작에서 상기 비휘발성 메모리의 타겟 셀들의 게이트에 인가되는 메모리 장치의 동작 방법.
  4. 제3항에 있어서,
    상기 선택된 소스 라인의 전압을 측정하는 단계는, 상기 프로그램 검증 전압이 상기 타겟 셀들의 게이트에 인가된 후에 수행되는 메모리 장치의 동작 방법.
  5. 제3항에 있어서,
    상기 제1 감지 동작에서 프로그램 검증 레벨의 전압은 상기 비휘발성 메모리의 복수의 타겟 셀들에 인가되고, 상기 선택된 소스 라인은 상기 복수의 타겟 셀이 속하는 복수의 스트링들에 연결되는 메모리 장치의 동작 방법.
  6. 제1항에 있어서,
    상기 선택된 소스 라인의 전압을 측정하는 단계는, 감지 동작의 결과가 상기 비휘발성 메모리의 페이지 버퍼에 대응하는 감지 래치에 저장되기 전에 상기 제1 감지 동작에서 실행되는 메모리 장치의 동작 방법.
  7. 제1항에 있어서,
    상기 제1 감지 동작 전에 비트 라인 예비 프리차지 동작을 수행하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  8. 제1항에 있어서,
    상기 선택된 소스 라인의 측정된 전압과 상기 기준 전압의 비교 결과를 상기 비휘발성 메모리의 마이크로 컨트롤러에 제공하는 단계를 더 포함하는 메모리 장치의 동작 방법.
  9. 제1항에 있어서,
    상기 제1 감지 동작의 프로그램 검증 레벨의 전압은 상기 제2 감지 동작의 프로그램 검증 레벨의 전압과 동일한 메모리 장치의 동작 방법.
  10. 비휘발성 메모리의 프로그램 검증 동작을 제어하는 회로로서,
    상기 프로그램 검증 동작은 제1 감지 동작과 상기 제1 감지 동작에 후속하는 제2 감지 동작을 포함하고,
    상기 회로는,
    복수의 플래인들에 각각 연결된 소스 라인들 중에서 소스 라인을 선택하도록 구성된 선택부; 및
    검증될 상기 비휘발성 메모리의 타겟 셀들에 연관된 선택된 상기 소스 라인의 전압을 기준 전압과 비교하고 상기 비교의 결과를 상기 비휘발성 메모리의 마이크로 컨트롤러에 출력하도록 구성된 비교기를 포함하고,
    상기 제1 감지 동작에서의 상기 선택된 소스 라인의 전압이 상기 기준 전압보다 작으면 상기 제2 감지 동작이 스킵되는 메모리 장치.
  11. 제10항에 있어서,
    상기 제1 감지 동작에서의 상기 선택된 소스 라인의 전압이 상기 기준 전압보다 작지 않으면 상기 제2 감지 동작이 수행되는 메모리 장치.
  12. 제10항에 있어서,
    상기 기준 전압을 제공하며, 상기 비교기의 입력에 연결된 전압 조정기를 더 포함하는 메모리 장치.
  13. 제12항에 있어서,
    상기 전압 조정기는, 연산 증폭기의 출력과 그라운드 사이에 삽입된 가변 저항 분배기의 중심 노드에 접속된 입력을 가지고 상기 가변 저항 분배기에 삽입된 가변 저항기를 조정함으로써 결정되는 상기 기준 전압을 제공하는 상기 연산 증폭기를 포함하는 메모리 장치.
  14. 비휘발성 메모리의 프로그램 검증 동작을 제어하는 회로로서,
    상기 프로그램 검증 동작은 제1 감지 동작과 상기 제1 감지 동작에 후속하는 제2 감지 동작을 포함하고,
    상기 회로는,
    복수의 플래인들에 각각 연결된 소스 라인들 중에서 소스 라인을 선택하도록 구성된 선택부;
    검증될 상기 비휘발성 메모리의 타겟 셀들에 연관된 선택된 상기 소스 라인의 전압을 기준 전압과 비교하고, 비교 결과를 출력하는 비교기; 및
    상기 비교 결과를 저장하고, 저장된 상기 비교 결과에 따라 상기 제1 감지 동작 및 상기 제2 감지 동작이 선택적으로 수행되도록 상기 비휘발성 메모리 장치를 제어하는 마이크로 컨트롤러를 포함하는 메모리 장치.
  15. 제14항에 있어서,
    상기 마이크로 컨트롤러는 상기 제1 감지 동작에서의 상기 선택된 소스 라인의 전압이 상기 기준 전압보다 작지 않으면 상기 제2 감지 동작이 수행되도록 상기 비휘발성 메모리 장치를 제어하는 메모리 장치.
  16. 제14항에 있어서,
    상기 기준 전압을 제공하며, 상기 비교기의 입력에 연결된 전압 조정기를 더 포함하는 메모리 장치.
  17. 제16항에 있어서,
    상기 전압 조정기는 가변 저항 분배기의 중심 노드에 접속된 입력에 따라 상기 가변 저항 분배기에 삽입된 가변 저항기를 조정하여 상기 기준 전압을 공급하는 연산 증폭기를 포함하는 메모리 장치.
  18. 제14항에 있어서,
    상기 마이크로 컨트롤러는 상기 프로그램 검증 동작 시 상기 제1 감지 동작이 수행되고, 상기 비교 결과에 따라 상기 제2 감지 동작이 선택적으로 수행되도록 상기 비휘발성 메모리 장치를 제어하는 메모리 장치.
  19. 제18항에 있어서,
    상기 비교 결과가, 상기 선택된 소스 라인에서 측정된 전압이 상기 기준 전압보다 작은 것으로 판단되면 상기 제2 감지 동작은 스킵되고,
    상기 비교 결과가, 상기 선택된 소스 라인에서 측정된 전압이 상기 기준 전압보다 작지 않은 것으로 판단되면 상기 제2 감지 동작은 수행되는 메모리 장치.
  20. 제14항에 있어서,
    상기 비교 결과는 서로 동일한 프로그램 검증 전압에 대한 검증 동작에서 사용되는 메모리 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210105794A (ko) * 2020-02-19 2021-08-27 샌디스크 테크놀로지스 엘엘씨 프로그램 검증 스킵을 갖는 비휘발성 메모리

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10522226B2 (en) * 2018-05-01 2019-12-31 Silicon Storage Technology, Inc. Method and apparatus for high voltage generation for analog neural memory in deep learning artificial neural network
US10726925B2 (en) 2018-09-26 2020-07-28 Sandisk Technologies Llc Manage source line bias to account for non-uniform resistance of memory cell source lines
US10910027B2 (en) 2019-04-12 2021-02-02 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge
US10937476B2 (en) * 2019-06-24 2021-03-02 Micron Technology, Inc. Apparatuses and methods for controlling word line discharge
JP2021047960A (ja) * 2019-09-19 2021-03-25 キオクシア株式会社 半導体記憶装置
US11205470B2 (en) 2020-04-20 2021-12-21 Micron Technology, Inc. Apparatuses and methods for providing main word line signal with dynamic well
JP2023525118A (ja) 2020-05-13 2023-06-14 マイクロン テクノロジー，インク． メモリセルにアクセスするためのカウンタベースの方法及びシステム
US11514983B2 (en) 2021-04-02 2022-11-29 Micron Technology, Inc. Identify the programming mode of memory cells based on cell statistics obtained during reading of the memory cells
US11664073B2 (en) 2021-04-02 2023-05-30 Micron Technology, Inc. Adaptively programming memory cells in different modes to optimize performance
US11615854B2 (en) * 2021-04-02 2023-03-28 Micron Technology, Inc. Identify the programming mode of memory cells during reading of the memory cells

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030049264A (ko) * 2001-12-14 2003-06-25 엘지.필립스 엘시디 주식회사 액정표시장치의 공통전압 구동회로
US20100284226A1 (en) * 2009-05-11 2010-11-11 Yu Jong Noh Voltage generation circuit and nonvolatile memory device including the same
US20170084347A1 (en) * 2015-09-18 2017-03-23 Intel Corporation On demand knockout of coarse sensing based on dynamic source bounce detection

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080247254A1 (en) * 2007-04-05 2008-10-09 Hao Thai Nguyen Method for temperature compensating bit line during sense operations in non-volatile storage

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030049264A (ko) * 2001-12-14 2003-06-25 엘지.필립스 엘시디 주식회사 액정표시장치의 공통전압 구동회로
US20100284226A1 (en) * 2009-05-11 2010-11-11 Yu Jong Noh Voltage generation circuit and nonvolatile memory device including the same
US20170084347A1 (en) * 2015-09-18 2017-03-23 Intel Corporation On demand knockout of coarse sensing based on dynamic source bounce detection

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210105794A (ko) * 2020-02-19 2021-08-27 샌디스크 테크놀로지스 엘엘씨 프로그램 검증 스킵을 갖는 비휘발성 메모리

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