JPH06131879A

JPH06131879A - 半導体記憶装置

Info

Publication number: JPH06131879A
Application number: JP28136892A
Authority: JP
Inventors: Shunji Takekuma; 俊次武隈
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-10-20
Filing date: 1992-10-20
Publication date: 1994-05-13

Abstract

(57)【要約】【目的】組み立て後においてそのビット構成及び動作
モード等を容易に切り換えうるＥＥＰＲＯＭ等を実現す
る。これにより、ＥＥＰＲＯＭ等の製造工程を簡素化
し、そのメーカにおける所要在庫量を削減する。【構成】プログラム可能な不揮発性メモリセルＱＤが
格子状に配置されてなるメモリアレイＭＡＲＹを備える
ＥＥＰＲＯＭ等に、これらのメモリセルＱＤと同一構造
のメモリセルＱＣを含みビット構成及び動作モード等に
関する制御情報を保持するための制御レジスタと、この
制御レジスタから読み出される制御情報Ｃ０〜Ｃ３に従
ってＥＥＰＲＯＭ等のビット構成及び動作モード等を選
択的に切り換えるためのモード切り換え回路とを設ける
とともに、データ入出力端子Ｄ３を介して上記制御レジ
スタを書き換えるための書き込みモードを設ける。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関
し、例えば、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ
ＥｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍａｂｌｅ
ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）等のＰＲＯＭ
（ＰｒｏｇｒａｍａｂｌｅＲｅａｄＯｎｌｙＭｅ
ｍｏｒｙ）に利用して特に有効な技術に関するものであ
る。

【０００２】

【従来の技術】プログラム可能な不揮発性メモリセルが
格子状に配置されてなるメモリアレイを備え、記憶デー
タを電気的に消去・書き換え可能なＥＥＰＲＯＭがあ
る。

【０００３】一方、ＥＥＰＲＯＭ等の半導体記憶装置に
おいて、ビット構成や特に高速モードに関する動作モー
ド等をオプショナルに切り換えうることは、その営業活
動と品種展開等を優位に進める上での要点となる。従来
のＥＥＰＲＯＭ等において、ビット構成及び動作モード
等の切り換えは、例えば所定の配線工程において用いら
れるフォトマスクを部分的に変更し所定層の金属配線を
選択的に形成するいわゆるマスタースライスによって行
われる。言い換えるならば、マスタースライスされる部
分を除く製造工程は、ビット構成及び動作モード等が異
なる複数の品種において共通化され、これによって品種
展開の効率化が図られる。

【０００４】マスタースライスについては、例えば、昭
和５９年、産業図書出版社発行『ＭＯＳＬＳＩ設計入
門』の第１７４頁等に記載されている。

【０００５】ＥＥＰＲＯＭ等の多様化が進む中、上記マ
スタースライスによる従来の品種展開には次のような問
題点があることが本願発明者等によって明らかとなっ
た。すなわち、上記マスタースライスでは、品種ごとに
複数のフォトマスクが必要になるとともに、ビット構成
や動作モード等の切り換えが所定の金属配線を選択的に
形成することによって言わばハードウエア的に行われ、
組み立て後の仕様変更は不可能とされる。このため、Ｅ
ＥＰＲＯＭ等のメーカは、市場の需要動向を予測し品種
ごとに生産量を設定して、適正在庫の確保に躍起となっ
ている。このことは、その多様化が進むにしたがって、
ＥＥＰＲＯＭ等の製造工程を複雑化させ、量産効果を低
下させるとともに、その在庫総量を増大させ、市場のニ
ーズが急変した場合には、大量の不良在庫を抱える原因
ともなる。

【０００６】この発明の目的は、組み立て後においてそ
のビット構成及び動作モード等を容易に切り換えうるＥ
ＥＰＲＯＭ等の半導体記憶装置を提供することにある。
この発明の他の目的は、ＥＰＲＯＭ等の製造工程を簡素
化し、そのメーカにおける所要在庫量の削減を図ること
にある。

【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、プログラム可能な不揮発性メ
モリセルが格子状に配置されてなるメモリアレイを備え
るＥＥＰＲＯＭ等に、これらの不揮発性メモリセルと同
一構造のメモリセルからなりビット構成及び動作モード
等に関する制御情報を保持するための制御レジスタと、
この制御レジスタにより保持される制御情報に従ってＥ
ＥＰＲＯＭ等のビット構成及び動作モード等を選択的に
切り換えるためのモード切り換え回路とを設けるととも
に、外部から上記制御レジスタを書き換えるための書き
込みモードを設ける。

【０００９】

【作用】上記手段によれば、共通のフォトマスクをもと
にＥＥＰＲＯＭ等の全品種に適応しうる基本製品を製造
できるとともに、組み立て終了後においてそのビット構
成や動作モード等を容易に設定し、効率的な品種展開を
図ることができる。この結果、ＥＰＲＯＭ等のフォトマ
スク数を削減し、その製造工程を簡素化できるととも
に、市場の需要変動に敏速に対応し、ＥＥＰＲＯＭ等の
メーカにおける所要在庫量を削減することができる。

【００１０】

【実施例】図１には、この発明が適用されたＥＥＰＲＯ
Ｍ（半導体記憶装置）の一実施例のブロック図が示され
ている。また、図２には、図１のＥＥＰＲＯＭのデータ
入力バッファＤＩＢ及びライトアンプＷＡの一実施例の
ブロック図が示され、図３には、そのセンスアンプＳＡ
及びデータ出力バッファＤＯＢの一実施例のブロック図
が示されている。これらの図をもとに、この実施例のＥ
ＥＰＲＯＭの構成及び動作の概要ならびにその特徴につ
いて説明する。なお、図１ないし図３の各回路素子なら
びに各ブロックを構成する回路素子は、公知の半導体集
積回路の製造技術により、単結晶シリコンのような１個
の半導体基板上に形成される。また、そのチャンネル
（バックゲート）部に矢印が付されるＭＯＳＦＥＴ（金
属酸化物半導体型電界効果トランジスタ。この明細書で
は、ＭＯＳＦＥＴをして絶縁ゲート型電界効果トランジ
スタの総称とする）はＰチャンネル型であって、矢印の
付されないＮチャンネルＭＯＳＦＥＴと区別して示され
る。

【００１１】図１において、この実施例のＥＥＰＲＯＭ
は、半導体基板面の大半を占めて配置されるメモリアレ
イＭＡＲＹを備える。メモリアレイＭＡＲＹは、特に制
限されないが、同一の列に配置されるｍ＋１個のメモリ
セルＱＤ（第１の不揮発性メモリセル）を直列結合すべ
く垂直方向に延長されるｎ＋１本のビット線Ｂ０〜Ｂｎ
と、同一の行に配置されるｎ＋１個のメモリセルＱＤの
ゲートを共通結合すべく水平方向に延長されるｍ＋１本
のワード線Ｗ０〜Ｗｍとを含む。ビット線Ｂ０〜Ｂｎに
結合されるｎ＋１個のメモリセルＱＤの一端は、Ｙスイ
ッチ回路ＹＳの対応するＮチャンネル型の選択ＭＯＳＦ
ＥＴＱＳを介して共通データ線ＣＤ０〜ＣＤ３に４本ず
つ選択的に結合され、その他端は、対応するＮチャンネ
ル型の駆動ＭＯＳＦＥＴＱＧを介して回路の接地電位に
結合される。Ｙスイッチ回路ＹＳの選択ＭＯＳＦＥＴＱ
Ｓのゲートは、４組ずつ順次共通結合され、Ｙアドレス
デコーダＹＤから対応するビット線選択信号Ｙ０〜Ｙｑ
がそれぞれ共通に供給される。また、すべての駆動ＭＯ
ＳＦＥＴＱＳのゲートには、図示されないタイミング発
生回路から所定の内部制御信号ＳＧが共通に供給され
る。

【００１２】ここで、メモリセルＱＤは、いわゆるＭＮ
ＯＳ（ＭｅｔａｌＮｉｔｒｉｄｅＯｘｉｄｅＳｅｍ
ｉｃｏｎｄｕｃｔｏｒ）等のプログラム可能な不揮発性
メモリセルによって構成され、データ保持のための記憶
素子となる。また、内部制御信号ＳＧは、ＥＥＰＲＯＭ
が消去モード又は読み出しモードとされるとき＋５Ｖの
ようなロウレベルとされ、ＥＥＰＲＯＭがプログラムモ
ードとされるとき、回路の接地電位のようなハイレベル
とされる。さらに、ワード線Ｗ０〜Ｗｍは、後述するよ
うに、Ｘアドレス信号ＡＸ０〜ＡＸｉに従って選択的に
かつ択一的に所定の選択レベルとされ、ビット線選択信
号Ｙ０〜Ｙｑは、Ｙアドレス信号ＡＹ０〜ＡＹｊに従っ
て選択的にかつ択一的に所定の選択レベルとされる。

【００１３】メモリアレイＭＡＲＹを構成するワード線
Ｗ０〜Ｗｍは、ＸアドレスデコーダＸＤに結合され、所
定の条件で選択的に選択レベル又は非選択レベルとされ
る。ＸアドレスデコーダＸＤには、アドレス入力端子Ａ
Ｘ０〜ＡＸｉを介してｉ＋１ビットのＸアドレス信号Ａ
Ｘ０〜ＡＸｉが供給され、タイミング発生回路から図示
されないモード制御信号が供給される。一方、ビット線
選択信号線Ｙ０〜Ｙｑは、ＹアドレスデコーダＹＤに結
合され、所定の条件で選択的に選択レベル又は非選択レ
ベルとされる。ＹアドレスデコーダＹＤには、アドレス
入力端子ＡＹ２〜ＡＹｊを介してｊ−１ビットのＹアド
レス信号ＡＹ２〜ＡＹｊが供給され、タイミング発生回
路から図示されないモード制御信号が供給される。な
お、Ｙアドレス信号ＡＹ２は、タイミング発生回路ＴＧ
にも供給される。

【００１４】ＸアドレスデコーダＸＤは、上記Ｘアドレ
ス信号ＡＸ０〜ＡＸｉならびにモード制御信号をもと
に、メモリアレイＭＡＲＹのワード線Ｗ０〜Ｗｍを所定
の組み合わせで所定の選択レベル又は非選択レベルとす
る。また、ＹアドレスデコーダＹＤは、上記Ｙアドレス
信号ＡＹ２〜ＡＹｊならびにモード制御信号をもとに、
ビット線選択信号Ｙ０〜Ｙｑを所定の組み合わせで所定
の選択レベル又は非選択レベルとする。すなわち、ＥＥ
ＰＲＯＭが消去モードとされるとき、Ｘアドレスデコー
ダＸＤは、すべてのワード線Ｗ０〜Ｗｍを＋１７Ｖのよ
うなハイレベルとし、ＹアドレスデコーダＹＤは、すべ
てのビット線選択信号Ｙ０〜Ｙｑを＋１７Ｖのようなハ
イレベルとする。このとき、共通データ線ＣＤ０〜ＣＤ
３は、ライトアンプＷＡの対応する単位回路によって回
路の接地電位のようなロウレベルとされ、内部制御信号
ＳＧは＋５Ｖのようなハイレベルとされる。このため、
Ｙスイッチ回路ＹＳでは、すべての選択ＭＯＳＦＥＴＱ
Ｓが一斉にオン状態となり、メモリアレイＭＡＲＹで
は、すべての駆動ＭＯＳＦＥＴＱＧが一斉にオン状態と
なる。この結果、メモリアレイＭＡＲＹを構成するすべ
てのメモリセルＱＤは、そのしきい値電圧が約２Ｖのよ
うな比較的小さな値とされていわゆるエンハンスドモー
ドとなり、すべての記憶データの消去が行われる。

【００１５】次に、消去モードに引き続いてＥＥＰＲＯ
Ｍがプログラムモードとされると、Ｘアドレスデコーダ
ＸＤは、Ｘアドレス信号ＡＸ０〜ＡＸｉをデコードして
対応するワード線とこのワード線より老番のワード線を
回路の接地電位のようなロウレベルとし、指定されたワ
ード線より若番のワード線を＋２２Ｖのようなハイレベ
ルとする。また、ＹアドレスデコーダＹＤは、Ｙアドレ
ス信号ＡＹ２〜ＡＹｊをデコードして対応するビット線
選択信号Ｙ０〜Ｙｑを択一的に＋２２Ｖのようなハイレ
ベルとし、その他のビット線選択信号を回路の接地電位
のようなロウレベルとする。このとき、共通データ線Ｃ
Ｄ０〜ＣＤ３には、ライトアンプＷＡからデータ入力バ
ッファＤＩＢを介して入力される書き込みデータが論理
“１”であると＋２２Ｖのようなハイレベルが、また論
理“０”であると＋１１Ｖのようなロウレベルがそれぞ
れ出力される。内部制御信号ＳＧは、回路の接地電位の
ようなロウレベルとされる。これにより、Ｙスイッチ回
路ＹＳでは、対応する４個の選択ＭＯＳＦＥＴＱＳが選
択的にオン状態となり、メモリアレイＭＡＲＹではすべ
ての駆動ＭＯＳＦＥＴＱＳが一斉にオフ状態とされる。
この結果、メモリアレイＭＡＲＹの指定された４個のメ
モリセルＱＤは、対応する書き込みデータが論理“１”
である場合に約−３Ｖのしきい値電圧を持つデプレッシ
ョンモードとされ、対応する書き込みデータが論理
“０”であると約２Ｖのしきい値電圧を持つエンハンス
ドモードのままとされる。

【００１６】一方、ＥＥＰＲＯＭが読み出しモードとさ
れるとき、ＸアドレスデコーダＸＤは、Ｘアドレス信号
ＡＸ０〜ＡＸｉによって指定される１本のワード線Ｗ０
〜Ｗｍを択一的に回路の接地電位のようなロウレベルと
し、その他のワード線を＋５Ｖのようなハイレベルとす
る。また、ＹアドレスデコーダＹＤは、Ｙアドレス信号
によって指定される１本のビット線選択信号線Ｙ０〜Ｙ
ｑを択一的に＋５Ｖのようなハイレベルとし、その他の
ビット線選択信号線を回路の接地電位のようなロウレベ
ルとする。このとき、内部制御信号ＳＧは、＋５Ｖのよ
うなハイレベルとされる。これにより、Ｙスイッチ回路
ＹＳでは、対応する選択ＭＯＳＦＥＴＱＳが択一的にオ
ン状態となり、メモリアレイＭＡＲＹでは、すべての駆
動ＭＯＳＦＥＴＱＧが一斉にオン状態となる。この結
果、対応する４本のビット線Ｂ０〜Ｂｎには、メモリア
レイＭＡＲＹの選択された４個のメモリセルＱＤの保持
データが論理“１”であるとき、言い換えるならばメモ
リアレイＭＡＲＹの指定されたメモリセルＱＤが約−３
Ｖのしきい値電圧を持つデプレッションモードとされる
ことを条件に、約２０μＡ程度の微小な読み出し電流が
選択的に得られ、相当する電圧信号が共通データ線ＣＤ
０〜ＣＤ３に出力される。指定されたメモリセルＱＤの
保持データが論理“０”であるとき、言い換えるならば
指定されたメモリセルＱＣが約２Ｖのしきい値電圧を持
つエンハンスドモードとされるとき、対応するビット線
Ｂ０〜Ｂｎには読み出し電流が流されない。

【００１７】共通データ線ＣＤ０〜ＣＤ３は、ライトア
ンプＷＡの対応する単位ライトアンプＵＷＡ０〜ＵＷＡ
３の出力端子に結合されるとともに、センスアンプＳＡ
の対応する単位センスアンプＵＳＡ０〜ＵＳＡ３の入力
端子に結合される。ライトアンプＷＡの単位ライトアン
プＵＷＡ０〜ＵＷＡ３の入力端子は、データ入力バッフ
ァＤＩＢの対応する出力端子に結合され、センスアンプ
ＳＡの単位センスアンプＵＳＡ０〜ＵＳＡ３の出力端子
は、データ出力バッファＤＯＢの対応する入力端子に結
合される。データ入力バッファＤＩＢの各入力端子は、
対応するデータ入出力端子Ｄ０〜Ｄ３あるいはデータ入
力端子Ｄｉｎに結合され、データ出力バッファＤＯＢの
各出力端子は、対応するデータ入出力端子Ｄ０〜Ｄ３あ
るいはデータ出力端子Ｄｏｕｔに結合される。データ入
出力端子Ｄ３すなわちデータ入力端子Ｄｉｎは、後述す
る制御情報用のライトアンプＷＡＣにも結合される。ラ
イトアンプＷＡには、アドレス入力端子ＡＹ０及びＡＹ
１を介してＹアドレス信号ＡＹ０及びＡＹ１が供給され
るとともに、タイミング発生回路ＴＧから内部制御信号
ＷＰが供給され、制御情報用のセンスアンプＳＡＣから
第１ビットの制御情報Ｃ０（ビット構成設定情報）が供
給される。データ入力バッファＤＩＢには、制御情報Ｃ
０が供給され、データ出力バッファＤＯＢには、Ｙアド
レス信号ＡＹ０及びＡＹ１ならびに制御情報Ｃ０が供給
される。Ｙアドレス信号ＡＹ０及びＡＹ１は、後述する
制御情報用のライトアンプＷＡＣにも供給される。

【００１８】ここで、内部制御信号ＷＰは、ＥＥＰＲＯ
Ｍがデータ書き込みのためのプログラムモードとされる
とき、所定のタイミングで選択的にハイレベルとされ
る。また、制御情報Ｃ０は、特に制限されないが、ＥＥ
ＰＲＯＭがいわゆる×１ビット構成とされるとき回路の
接地電位のようなロウレベルとされ、×４ビット構成と
されるとき＋５Ｖのようなハイレベルとされる。

【００１９】データ入力バッファＤＩＢは、図２に示さ
れるように、データ入出力端子Ｄ０〜Ｄ３に対応して設
けられる４個の単位入力バッファＵＩＢ０〜ＵＩＢ３
と、これらの単位入力バッファに対応して２個ずつ設け
られる合計８個の相補スイッチＳ１〜Ｓ４ならびにＳ５
〜Ｓ８とを備える。このうち、単位入力バッファＵＩＢ
０〜ＵＩＢ３の入力端子は、対応するデータ入出力端子
Ｄ０〜Ｄ３に結合され、その出力端子は、対応する相補
スイッチＳ５〜Ｓ８を介してデータ入力バッファＤＩＢ
の対応する出力端子すなわちライトアンプＷＡの対応す
る単位ライトアンプＵＷＡ０〜ＵＷＡ３の入力端子に結
合される。この実施例において、単位入力バッファＵＩ
Ｂ３の出力端子は、さらに相補スイッチＳ１〜Ｓ４を介
して、単位ライトアンプＵＷＡ０〜ＵＷＡ３の入力端子
に共通結合される。

【００２０】相補スイッチＳ１〜Ｓ４を構成するＰチャ
ンネルＭＯＳＦＥＴならびに相補スイッチＳ５〜Ｓ８を
構成するＮチャンネルＭＯＳＦＥＴのゲートには、上記
制御情報Ｃ０が共通に供給され、相補スイッチＳ１〜Ｓ
４を構成するＮチャンネルＭＯＳＦＥＴならびに相補ス
イッチＳ５〜Ｓ８を構成するＰチャンネルＭＯＳＦＥＴ
のゲートには、そのインバータＮ１による反転信号が共
通に供給される。これにより、相補スイッチＳ１〜Ｓ４
は、ともに制御情報Ｃ０がロウレベルとされることで選
択的にオン状態とされ、相補スイッチＳ５〜Ｓ８は、と
もに制御情報Ｃ０がハイレベルとされることで選択的に
オン状態とされる。

【００２１】一方、ライトアンプＷＡは、図２に示され
るように、共通データ線ＣＤ０〜ＣＤ３に対応して設け
られる４個の単位ライトアンプＵＷＡ０〜ＵＷＡ３と、
これらの単位ライトアンプに共通に設けられるライトア
ンプデコーダＷＰＤＣとを備える。このうち、単位ライ
トアンプＵＷＡ０〜ＵＷＡ３の入力端子は、データ入力
バッファＤＩＢの第１ないし第４の出力端子にそれぞれ
結合され、その出力端子は、対応する共通データ線ＣＤ
０〜ＣＤ３に結合される。また、ライトアンプデコーダ
ＷＰＤＣには、上記Ｙアドレス信号ＡＹ０及びＡＹ１な
らびに内部制御信号ＷＰ及び制御情報Ｃ０が供給され、
その出力信号Ｐ０〜Ｐ３は、対応する単位ライトアンプ
ＵＷＡ０〜ＵＷＡ３に供給される。

【００２２】ライトアンプＷＡのライトアンプデコーダ
ＷＰＤＣは、内部制御信号ＷＰがハイレベルとされＥＥ
ＰＲＯＭがプログラムモードとされるとき、制御情報Ｃ
０に従って選択的にＹアドレス信号ＡＹ０及びＡＹ１を
デコードし、対応する出力信号Ｐ０〜Ｐ３を選択的にか
つ択一的にハイレベルとする。すなわち、ライトアンプ
デコーダＷＰＤＣは、制御情報Ｃ０がロウレベルとされ
るとき、Ｙアドレス信号ＡＹ０及びＡＹ１をデコード
し、対応する出力信号Ｐ０〜Ｐ３を択一的にハイレベル
とするが、制御情報Ｃ０がハイレベルとされると、その
出力信号Ｐ０〜Ｐ３をＹアドレス信号ＡＹ０〜ＡＹ１に
関係なく一斉にハイレベルとする。単位ライトアンプＵ
ＷＡ０〜ＵＷＡ３は、ライトアンプデコーダＷＰＤＣの
対応する出力信号Ｐ０〜Ｐ３がハイレベルとされること
で選択的に動作状態とされ、データ入力バッファＤＩＢ
から供給される書き込みデータに従った前記所定の書き
込み信号を形成し、対応する共通データ線ＣＤ０〜ＣＤ
３に出力する。

【００２３】制御情報Ｃ０がロウレベルとされるとき、
データ入力バッファＤＩＢでは、前述のように、４個の
相補スイッチＳ１〜Ｓ４が一斉にオン状態とされ、残り
４個の相補スイッチＳ５〜Ｓ８はともにオフ状態とされ
る。このため、単位入力バッファＵＩＢ３の出力端子
は、相補スイッチＳ１〜Ｓ４を介してライトアンプＷＡ
の単位ライトアンプＵＷＡ０〜ＵＷＡ３の入力端子に共
通結合され、単位入力バッファＵＩＢ０〜ＵＩＢ２の出
力端子は開放状態とされる。このとき、ライトアンプＷ
Ａでは、前述のように、ライトアンプデコーダＷＰＤＣ
の出力信号Ｐ０〜Ｐ３がＹアドレス信号ＡＹ０及びＡＹ
１に従って択一的にハイレベルとされ、対応する単位ラ
イトアンプＵＷＡ０〜ＵＷＡ３が択一的に動作状態とさ
れる。この結果、ＥＥＰＲＯＭはいわゆる×１ビット構
成とされ、データ入出力端子Ｄ３つまりはデータ入力端
子Ｄｉｎを介して１ビット単位で供給される書き込みデ
ータは、ライトアンプＷＡの動作状態とされる１個の単
位ライトアンプＵＷＡ０〜ＵＷＡ３と対応する共通デー
タ線ＣＤ０〜ＣＤ３とを介してメモリアレイＭＡＲＹの
選択された４個のメモリセルＱＤのうちの１個に書き込
まれる。

【００２４】一方、制御情報Ｃ０がハイレベルとされる
とき、データ入力バッファＤＩＢでは、４個の相補スイ
ッチＳ５〜Ｓ８が一斉にオン状態とされ、残り４個の相
補スイッチＳ１〜Ｓ４はともにオフ状態とされる。この
ため、単位入力バッファＵＩＢ０〜ＵＩＢ３の出力端子
は、対応する相補スイッチＳ５〜Ｓ８を介してライトア
ンプＷＡの対応する単位ライトアンプＵＷＡ０〜ＵＷＡ
３の入力端子にそれぞれ結合される。このとき、ライト
アンプＷＡでは、ライトアンプデコーダＷＰＤＣの出力
信号Ｐ０〜Ｐ３が一斉にハイレベルとされ、単位ライト
アンプＵＷＡ０〜ＵＷＡ３が一斉に動作状態とされる。
この結果、ＥＥＰＲＯＭはいわゆる×４ビット構成とさ
れ、データ入出力端子Ｄ０〜Ｄ３を介して４ビット単位
で供給される書き込みデータは、ライトアンプＷＡの対
応する単位ライトアンプＵＷＡ０〜ＵＷＡ３ならびに対
応する共通データ線ＣＤ０〜ＣＤ３を介してメモリアレ
イＭＡＲＹの選択された４個のメモリセルＱＤに書き込
まれる。

【００２５】このように、データ入力バッファＤＩＢに
含まれる相補スイッチＳ１〜Ｓ４ならびにＳ５〜Ｓ８と
ライトアンプＷＡに含まれるライトアンプデコーダＷＰ
ＤＣは、実質的ないわゆるモード切り換え回路を構成
し、制御レジスタから出力される第１ビットの制御情報
Ｃ０に従ってＥＥＰＲＯＭの書き込み動作時におけるビ
ット構成を選択的に切り換えるべく作用する。

【００２６】次に、センスアンプＳＡは、図３に示され
るように、共通データ線ＣＤ０〜ＣＤ３に対応して設け
られる４個の単位センスアンプＵＳＡ０〜ＵＳＡ３を含
む。これらの単位センスアンプの入力端子は、対応する
共通データ線ＣＤ０〜ＣＤ３に結合され、その出力端子
は、データ出力バッファＤＯＢの第１ないし第４の入力
端子に結合される。センスアンプＳＡの単位センスアン
プＵＳＡ０〜ＵＳＡ３は、ＥＥＰＲＯＭが読み出しモー
ドで選択状態とされるとき、メモリアレイＭＡＲＹの選
択された４個のメモリセルから対応する共通データ線Ｃ
Ｄ０〜ＣＤ３を介して出力される読み出し信号を増幅し
て、データ出力バッファＤＯＢの対応する単位出力バッ
ファＵＯＢ０〜ＵＯＢ３に伝達する。

【００２７】一方、データ出力バッファＤＯＢは、図３
に示されるように、データ入出力端子Ｄ０〜Ｄ３に対応
して設けられる４個の単位出力バッファＵＯＢ０〜ＵＯ
Ｂ３と、これらの単位出力バッファに共通に設けられる
１個の出力バッファデコーダＯＢＤＣと、単位出力バッ
ファＵＯＢ０〜ＵＯＢ３に対応して２個ずつ設けられる
合計８個の相補スイッチＳ９〜Ｓ１２ならびにＳ１３〜
Ｓ１６とを備える。このうち、出力バッファデコーダＯ
ＢＤＣには、Ｙアドレス信号ＡＹ０及びＡＹ１ならびに
制御情報Ｃ０が供給されるとともに、タイミング発生回
路ＴＧから内部制御信号ＤＯＣが供給される。また、出
力バッファデコーダＯＢＤＣの出力信号Ｏ０〜Ｏ３は、
対応する単位出力バッファＵＯＢ０〜ＵＯＢ３に供給さ
れ、その出力信号Ｇ０〜Ｇ３は、対応する相補スイッチ
Ｓ９〜Ｓ１２に供給される。単位出力バッファＵＯＢ０
〜ＵＯＢ３の出力端子は、対応するデータ入出力端子Ｄ
０〜Ｄ３に結合され、その入力端子は、対応する相補ス
イッチＳ１３〜Ｓ１６を介して、センスアンプＳＡの対
応する単位センスアンプＵＳＡ０〜ＵＳＡ３の出力端子
に結合される。この実施例において、単位出力バッファ
ＵＯＢ０の出力端子は、さらに相補スイッチＳ９〜Ｓ１
２を介して、センスアンプＳＡの単位センスアンプＵＳ
Ａ０〜ＵＳＡ３の出力端子に共通結合される。

【００２８】データ出力バッファＤＯＢの出力バッファ
デコーダＯＢＤＣは、ＥＥＰＲＯＭが読み出しモードで
選択状態とされ内部制御信号ＤＯＣがハイレベルとされ
ることで、選択的に動作状態とされる。この動作状態に
おいて、出力バッファデコーダＯＢＤＣは、Ｙアドレス
信号ＡＹ０及びＡＹ１をデコードし、制御情報Ｃ０に従
ってその出力信号Ｏ０〜Ｏ３ならびにＧ０〜Ｇ３を選択
的にかつ択一的にハイレベルとする。すなわち、出力バ
ッファデコーダＯＢＤＣは、制御情報Ｃ０がロウレベル
とされるとき、その出力信号Ｏ０をハイレベルとし、そ
の他の出力信号Ｏ１〜Ｏ３をロウレベルとするととも
に、その出力信号Ｇ０〜Ｇ３を、Ｙアドレス信号ＡＹ０
及びＡＹ１に従って択一的にハイレベルとする。また、
制御情報Ｃ０がハイレベルとされるとき、その出力信号
Ｏ０〜Ｏ３を一斉にハイレベルとするとともに、その出
力信号Ｇ０〜Ｇ３をすべてロウレベルとする。

【００２９】データ出力バッファＤＯＢの相補スイッチ
Ｓ９〜Ｓ１２を構成するＮチャンネルＭＯＳＦＥＴのゲ
ートには、出力バッファデコーダＯＢＤＣの対応する出
力信号Ｏ０〜Ｏ３が供給され、これらの相補スイッチを
構成するＰチャンネルＭＯＳＦＥＴのゲートには、対応
する出力信号Ｏ０〜Ｏ３のの反転信号が供給される。ま
た、相補スイッチＳ１３〜Ｓ１６を構成するＮチャンネ
ルＭＯＳＦＥＴのゲートには、制御情報Ｃ０が共通に供
給され、これらの相補スイッチを構成するＰチャンネル
ＭＯＳＦＥＴのゲートには、そのインバータＮ２による
反転信号が共通に供給される。これにより、相補スイッ
チＳ９〜Ｓ１２は、出力バッファデコーダＯＢＤＣの対
応する出力信号Ｏ０〜Ｏ３がハイレベルとされることで
選択的に動作状態とされ、相補スイッチＳ１３〜Ｓ１６
は、ともに制御情報Ｃ０がハイレベルとされることで選
択的にオン状態とされる。

【００３０】データ出力バッファＤＯＢの単位出力バッ
ファＵＯＢ０〜ＵＯＢ３は、出力バッファデコーダＯＢ
ＤＣの対応する出力信号Ｏ０〜Ｏ３がハイレベルとされ
ることで、選択的に動作状態とされる。この動作状態に
おいて、単位出力バッファＵＯＢ０〜ＵＯＢ３は、セン
スアンプＳＡの対応する単位センスアンプＵＳＡ０〜Ｕ
ＳＡ３から供給される読み出し信号をさらに増幅し、対
応するデータ入出力端子Ｄ０〜Ｄ３あるいはデータ出力
端子Ｄｏｕｔを介してＥＥＰＲＯＭの外部に送出する。
出力バッファデコーダＯＢＤＣの出力信号Ｏ０〜Ｏ３が
ロウレベルとされるとき、対応する単位出力バッファＵ
ＯＢ０〜ＵＯＢ３の出力端子はいわゆるハイインピーダ
ンス状態とされる。

【００３１】制御情報Ｃ０がロウレベルとされるとき、
データ出力バッファＤＯＢでは、前述のように、出力バ
ッファデコーダＯＢＤＣの出力信号Ｏ０が択一的にハイ
レベルとされ、出力信号Ｇ０〜Ｇ３は、Ｙアドレス信号
ＡＹ０及びＡＹ１に従って択一的にハイレベルとされ
る。このため、単位出力バッファＵＯＢ０が、出力バッ
ファデコーダＯＢＤＣの出力信号Ｏ０のハイレベルを受
けて択一的に動作状態とされる。また、相補スイッチＳ
９〜Ｓ１２が、対応する出力信号Ｇ０〜Ｇ３のハイレベ
ルを受けて択一的にオン状態とされ、相補スイッチＳ１
３〜Ｓ１６は、制御情報Ｃ０のロウレベルを受けて一斉
にオフ状態とされる。これにより、センスアンプＳＡの
単位センスアンプＵＳＡ０〜ＵＳＡ３から出力される読
み出し信号は、オン状態とされる相補スイッチＳ９〜Ｓ
１２を介して択一的にデータ出力バッファＤＯＢの単位
出力バッファＵＯＢ０に伝達される。この結果、ＥＥＰ
ＲＯＭはいわゆる×１ビット構成とされ、メモリアレイ
ＭＡＲＹの選択された４個のメモリセルＱＤから読み出
されセンスアンプＳＡの対応する単位センスアンプＵＳ
Ａ０〜ＵＳＡ３によって増幅された読み出し信号は、単
位出力バッファＵＯＢ０によってさらに増幅された後、
データ入出力端子Ｄ０つまりはデータ出力端子Ｄｏｕｔ
を介して１ビット単位で送出される。

【００３２】一方、制御情報Ｃ０がハイレベルとされる
とき、データ出力バッファＤＯＢでは、出力バッファデ
コーダＯＢＤＣの出力信号Ｏ０〜Ｏ３が一斉にハイレベ
ルとされ、出力信号Ｇ０〜Ｇ３は、すべてロウレベルと
される。このため、単位出力バッファＵＯＢ０〜ＵＯＢ
３が、出力バッファデコーダＯＢＤＣの出力信号Ｏ０〜
Ｏ３のハイレベルを受けて一斉に動作状態とされ、相補
スイッチＳ１３〜Ｓ１６が、制御情報Ｃ０のハイレベル
を受けて一斉にオン状態とされる。このとき、相補スイ
ッチＳ９〜Ｓ１２は、出力バッファデコーダＯＢＤＣの
出力信号Ｇ０〜Ｇ３のロウレベルを受けてともにオフ状
態とされる。これにより、センスアンプＳＡの単位セン
スアンプＵＳＡ０〜ＵＳＡ３から出力される読み出し信
号は、対応する相補スイッチＳ１３〜Ｓ１６を介してデ
ータ出力バッファＤＯＢの対応する単位出力バッファＵ
ＯＢ０〜ＵＯＢ３に伝達される。この結果、ＥＥＰＲＯ
Ｍはいわゆる×４ビット構成とされ、メモリアレイＭＡ
ＲＹの選択された４個のメモリセルＱＤから読み出され
センスアンプＳＡの対応する単位センスアンプＵＳＡ０
〜ＵＳＡ３によって増幅された読み出し信号は、対応す
る単位出力バッファＵＯＢ０〜ＵＯＢ３によってさらに
増幅された後、対応するデータ入出力端子Ｄ０〜Ｄ３を
介して４ビット単位で送出される。

【００３３】このように、データ出力バッファＤＯＢに
含まれる相補スイッチＳ９〜Ｓ１２ならびにＳ１３〜Ｓ
１６と出力バッファデコーダＯＢＤＣは、実質的なモー
ド切り換え回路を構成し、第１ビットの制御情報Ｃ０に
従ってＥＥＰＲＯＭの読み出し動作時におけるビット構
成を選択的に切り換えるべく作用する。

【００３４】ところで、この実施例のＥＥＰＲＯＭのメ
モリアレイＭＡＲＹは、図１に示されるように、さら
に、メモリセルＱＤと同一構造の不揮発性メモリセルか
らなる４個のメモリセルＱＣ（第２の不揮発性メモリセ
ル）を含む。これらのメモリセルＱＣは、ＥＥＰＲＯＭ
のビット構成や動作モード等の制御情報を保持するため
の制御レジスタを構成し、そのドレインは、制御情報用
のビット線Ｑ０〜Ｑ３を介して制御情報用のライトアン
プＷＡＣの対応する単位回路の出力端子に結合されると
ともに、制御情報用のセンスアンプＳＡＣの対応する単
位回路の入力端子に結合される。また、メモリセルＱＣ
のソースは、対応するＮチャンネル型の駆動ＭＯＳＦＥ
ＴＱＧＣを介して回路の接地電位に結合され、そのゲー
トは、ＸアドレスデコーダＸＤＣの出力端子すなわちワ
ード線ＷＣに共通結合される。駆動ＭＯＳＦＥＴＱＧＣ
のゲートには、タイミング発生回路ＴＧから内部制御信
号ＳＧＣが共通に供給される。なお、ワード線ＷＣは、
ＥＥＰＲＯＭが読み出しモードとされるとき定常的に所
定のロウレベルとされ、ＥＥＰＲＯＭが制御情報書き込
みのための所定の書き込みモードとされるとき選択的に
所定のハイレベルとされる。また、内部制御信号ＳＧＣ
は、通常＋５Ｖのようなハイレベルとされ、ＥＥＰＲＯ
Ｍが制御情報書き込みのための所定の書き込みモードと
されるとき選択的に回路の接地電位のようなロウレベル
とされる。

【００３５】ＸアドレスデコーダＸＤＣには、タイミン
グ発生回路ＴＧから内部制御信号ＷＰＣが供給される。
また、ライトアンプＷＡＣには、この内部制御信号ＷＰ
Ｃと前記Ｙアドレス信号ＡＹ０及びＡＹ１が供給される
とともに、データ入出力端子Ｄ３つまりはデータ入力端
子Ｄｉｎを介して制御情報書き込みデータが供給され
る。センスアンプＳＡＣの第１ビットの出力信号は、前
述のように、制御情報Ｃ０つまりビット構成設定情報と
してライトアンプＷＡ及びデータ入力バッファＤＩＢな
らびにデータ出力バッファＤＯＢに供給され、ＥＥＰＲ
ＯＭのビット構成の切り換えに供される。また、その第
２ないし第４の出力信号は、制御情報Ｃ１〜Ｃ３つまり
動作モード設定情報としてタイミング発生回路ＴＧに供
給され、ＥＥＰＲＯＭの動作モード等の切り換えに供さ
れる。

【００３６】ここで、内部制御信号ＷＰＣは、ＥＥＰＲ
ＯＭが制御情報書き込みのための所定の書き込みモード
とされるとき、所定のタイミングで選択的にハイレベル
とされる。この実施例において、制御情報書き込みのた
めの書き込みモードは、チップイネーブル信号ＣＥＢ及
びライトイネーブル信号ＷＥＢがともにロウレベルとさ
れかつアドレス入力端子ＡＹ２に所定の高電圧が供給さ
れることで選択的に指定される。なお、タイミング発生
回路ＴＧは、制御情報Ｃ１〜Ｃ３に従ってＥＥＰＲＯＭ
の動作モードを選択的に切り換えるための切り換え回路
を備えるが、その基本的な構成は、前記データ入力バッ
ファＤＩＢ及びライトアンプＷＡならびにデータ入力バ
ッファＤＩＢに含まれるビット構成の切り換え回路を踏
襲するものであるため、その詳細な説明については割愛
する。

【００３７】ＸアドレスデコーダＸＤＣは、内部制御信
号ＷＰＣがロウレベルとされＥＥＰＲＯＭが通常の動作
モードとされるとき、その出力信号すなわちワード線Ｗ
Ｃを定常的に回路の接地電位のようなロウレベルとす
る。このとき、内部制御信号ＳＧＣは、＋５Ｖのような
ハイレベルとされる。これにより、制御情報用のビット
線Ｑ０〜Ｑ３には、メモリアレイＭＡＲＹの制御レジス
タを構成するメモリセルＱＣの保持データが論理“１”
であること、言い換えるならば対応するメモリセルＱＣ
が約−３Ｖのしきい値電圧を持つデプレッションモード
とされることを条件に、約２０μＡ程度の微小な読み出
し電流が選択的に得られ、センスアンプＳＡＣの対応す
る入力端子には、相応した電圧信号が得られる。指定さ
れたメモリセルＱＤの保持データが論理“０”であると
き、言い換えるならば指定されたメモリセルＱＣが約２
Ｖのしきい値電圧を持つエンハンスドモードとされると
き、対応するビット線Ｑ０〜Ｑ３には読み出し電流が流
されない。センスアンプＳＡＣの各入力端子において得
られる電圧信号は、センスアンプＳＡの対応する単位セ
ンスアンプによって増幅され、制御情報Ｃ０〜Ｃ３とな
る。

【００３８】一方、ＸアドレスデコーダＸＤＣは、内部
制御信号ＷＰＣがハイレベルとされＥＥＰＲＯＭが制御
情報書き込みのための書き込みモードとされるとき、そ
の出力信号すなわちワード線ＷＣを＋５Ｖのようなハイ
レベルとする。このとき、内部制御信号ＳＧＣは、回路
の接地電位のようなロウレベルとされる。また、ライト
アンプＷＡＣでは、Ｙアドレス信号ＡＹ０及びＡＹ１に
よって指定される１個の単位ライトアンプが択一的に動
作状態とされ、その出力端子すなわち制御情報用のビッ
ト線Ｑ０〜Ｑ３には、データ入出力端子Ｄ３つまりはデ
ータ入力端子Ｄｉｎを介して供給される制御情報書き込
みデータに従って＋２２Ｖのようなハイレベルあるいは
＋１１Ｖのようなロウレベルが選択的に供給される。こ
の結果、制御レジスタを構成する４個のメモリセルＱＣ
には、データ入出力端子Ｄ３を介して供給される制御情
報書き込みデータがＹアドレス信号ＡＹ０及びＡＹ１に
従って択一的に書き込まれるものとなる。

【００３９】以上のように、この実施例のＥＥＰＲＯＭ
は、通常の記憶データを保持するためのプログラム可能
な第１の不揮発性メモリセルＱＤが格子状に配置されて
なるメモリアレイＭＡＲＹを備え、このメモリアレイＭ
ＡＲＹは、さらに、第１の不揮発性メモリセルＱＤと同
一構造とされる第２の不揮発性メモリセルＱＣを含みＥ
ＥＰＲＯＭのビット構成や動作モードを設定するための
制御情報Ｃ０〜Ｃ３を保持する制御レジスタを含む。制
御レジスタによって保持される制御情報は、ＥＥＰＲＯ
Ｍが通常の動作モードとされるとき定常的に読み出さ
れ、ＥＥＰＲＯＭが制御情報書き込みのための書き込み
モードとされるとき、データ入出力端子Ｄ３つまりはデ
ータ入力端子Ｄｉｎを介して選択的に書き換えられる。
また、データ入力バッファＤＩＢ及びライトアンプＷＡ
ならびにデータ出力バッファＤＯＢは、制御レジスタか
ら出力される制御情報Ｃ０に従ってＥＥＰＲＯＭのビッ
ト構成を×１ビット又は×４ビットに切り換えるための
モード切り換え回路を含み、タイミング発生回路ＴＧ
は、同じく制御レジスタから出力される制御情報Ｃ１〜
Ｃ３に従ってＥＥＰＲＯＭの動作モードを切り換えるた
めの同様なモード切り換え回路を含む。これにより、こ
の実施例のＥＥＰＲＯＭでは、共通のフォトマスクをも
とに複数の品種に対応しうる基本製品を製造できるとと
もに、組み立て終了後において制御レジスタによって保
持される制御情報を書き換え、そのビット構成や動作モ
ードを容易に切り換えて、効率的な品種展開を図ること
ができる。この結果、ＥＥＰＲＯＭのフォトマスク数を
削減できるとともに、市場の需要変動に敏速に対応し、
メーカの所要在庫量を削減できるものである。なお、制
御レジスタを構成するメモリセルＱＣは、データ保持の
ための記憶素子となるメモリセルＱＤと同一構造とされ
るため、このメモリセルＱＣが設けられることによって
ＥＥＰＲＯＭの製造工程が追加されることはない。

【００４０】以上の実施例に示されるように、この発明
をＥＥＰＲＯＭ等の半導体記憶装置に適用することで、
次のような作用効果が得られる。すなわち、（１）プログラム可能な不揮発性メモリセルが格子状に
配置されてなるメモリアレイを備えるＥＥＰＲＯＭ等
に、これらの不揮発性メモリセルと同一構造のメモリセ
ルからなりビット構成及び動作モード等に関する制御情
報を保持するための制御レジスタと、この制御レジスタ
により保持される制御情報に従ってＥＥＰＲＯＭ等のビ
ット構成及び動作モード等を選択的に切り換えるための
モード切り換え回路とを設けるとともに、外部から上記
制御レジスタを書き換えるための書き込みモードを設け
ることで、共通のフォトマスクをもとにＥＥＰＲＯＭ等
の全品種に適応しうる基本製品を製造できるとともに、
組み立て終了後において制御レジスタによって保持され
る制御情報を書き換え、そのビット構成や動作モード等
を容易に切り換えることができるという効果が得られ
る。（２）上記（１）項により、ＥＥＰＲＯＭ等の効率的な
品種展開を図ることができるという効果が得られる。（３）上記（１）項及び（２）項により、ＥＰＲＯＭ等
のフォトマスク数を削減し、その製造工程を簡素化でき
るという効果が得られる。（４）上記（１）項〜（３）項により、市場の需要変動
に敏速に対応し、メーカにおける所要在庫量を削減でき
るという効果が得られる。

【００４１】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ＥＥＰＲＯＭのメモリアレイＭＡＲ
Ｙを構成するメモリセルＱＤは、直列形態とされた所定
数のメモリセルを単位として組み合わせることができる
し、ＭＮＯＳ以外によって構成されるものであってもよ
い。メモリアレイＭＡＲＹは、同様な複数のメモリマッ
ト又はサブメモリアレイに分割することができる。ＥＥ
ＰＲＯＭのビット構成は、×８ビット又は×１６ビット
等のように任意のビット構成を採りうるし、そのブロッ
ク構成やワード線及びビット線選択信号ならびに各内部
制御信号等の論理レベルならびにその絶対値は、この実
施例による制約を受けない。メモリアレイＭＡＲＹは、
冗長ワード線及び冗長ビット線等の冗長素子を含むこと
ができる。また、制御レジスタを構成するメモリセルＱ
Ｃの個数は、任意に設定できるし、その各ビットの用途
も、例えばテストモードや診断モード等、種々のモード
切り換えに用いることができる。

【００４２】制御レジスタの書き込みモードを指定する
ための起動制御信号及びアドレス信号の組み合わせは、
この実施例による制約を受けない。また、×４ビット構
成時におけるデータ入出力端子Ｄ０〜Ｄ３と×１ビット
構成時におけるデータ入力端子Ｄｉｎ及びデータ出力端
子Ｄｏｕｔとの組み合わせも、任意に設定できる。さら
に、図２に示されるデータ入力バッファＤＩＢ及びライ
トアンプＷＡならびに図３に示されるセンスアンプＳＡ
及びデータ出力バッファＤＯＢの具体的な構成や電源電
圧の極性及び絶対値等は、種々の実施形態を採りうる。

【００４３】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるＥＥ
ＰＲＯＭに適用した場合について説明したが、それに限
定されるものではなく、例えば、ＥＰＲＯＭ（ＵＶＥ
ｒａｓａｂｌｅａｎｄＰｒｏｇｒａｍａｂｌｅＲ
ｅａｄＯｎｌｙＭｅｍｏｒｙ）等やこれらのＥＥＰ
ＲＯＭ及びＥＰＲＯＭを内蔵するシングルチップマイク
ロコンピュータ等にも適用できる。この発明は、少なく
ともプログラム可能な不揮発性メモリセルが格子状に配
置されてなるメモリアレイを具備ししかもオプショナル
に指定される複数のビット構成及び／又は動作モード等
を有する半導体記憶装置ならびにこのような半導体記憶
装置を内蔵するシステム等に広く適用できる。

【００４４】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、プログラム可能な不揮発性
メモリセルが格子状に配置されてなるメモリアレイを備
えるＥＥＰＲＯＭ等に、これらの不揮発性メモリセルと
同一構造のメモリセルからなりビット構成及び動作モー
ド等に関する制御情報を保持するための制御レジスタ
と、この制御レジスタにより保持される制御情報に従っ
てＥＥＰＲＯＭ等のビット構成及び動作モード等を選択
的に切り換えるためのモード切り換え回路とを設けると
ともに、外部から上記制御レジスタを書き換えるための
書き込みモードを設けることで、共通のフォトマスクを
もとにＥＥＰＲＯＭ等の全品種に対応しうる基本製品を
製造できるとともに、組み立て終了後においてそのビッ
ト構成や動作モード等を容易に切り換え、効率的な品種
展開を行うことができる。この結果、ＥＰＲＯＭ等のフ
ォトマスク数を削減し、その製造工程を簡素化できると
ともに、市場の需要変動に敏速に対応し、メーカの所要
在庫量を削減することができる。

【図面の簡単な説明】

【図１】この発明が適用されたＥＥＰＲＯＭの一実施例
を示すブロック図である。

【図２】図１のＥＥＰＲＯＭに含まれるデータ入力バッ
ファ及びライトアンプの一実施例を示すブロック図であ
る。

【図３】図１のＥＥＰＲＯＭに含まれるセンスアンプ及
びデータ出力バッファの一実施例を示すブロック図であ
る。

【符号の説明】

ＭＡＲＹ・・・メモリアレイ、ＹＳ・・・Ｙスイッチ、
ＸＤ，ＸＤＣ・・・Ｘアドレスデコーダ、ＹＤ・・・Ｙ
アドレスデコーダ、ＷＡ，ＷＡＣ・・・ライトアンプ、
ＳＡ，ＳＡＣ・・・センスアンプ、ＤＩＢ・・・データ
入力バッファ、ＤＯＢ・・・データ出力バッファ、ＴＧ
・・・タイミング発生回路。ＱＤ・・・データ保持用メ
モリセル、ＱＣ・・・制御情報保持用メモリセル、ＱＳ
・・・駆動ＭＯＳＦＥＴ。ＵＩＢ０〜ＵＩＢ３・・・単
位入力バッファ、ＵＷＡ０〜ＵＷＡ３・・・単位ライト
アンプ、ＷＰＤＣ・・・ライトアンプデコーダ。ＵＳＡ
０〜ＵＳＡ３・・・単位センスアンプ、ＵＯＢ０〜ＵＯ
Ｂ３・・・単位出力バッファ、ＯＢＤＣ・・・出力バッ
ファデコーダ。Ｓ１〜Ｓ１６・・・相補スイッチ、Ｎ１
〜Ｎ２・・・インバータ。

Claims

【特許請求の範囲】

【請求項１】プログラム可能な第１の不揮発性メモリ
セルが格子状に配置されてなるメモリアレイと、上記第
１の不揮発性メモリセルと同一構造の第２の不揮発性メ
モリセルを含み所定の制御情報を保持する制御レジスタ
とを具備することを特徴とする半導体記憶装置。
【請求項２】上記制御情報は、ビット構成設定情報及
び／又は動作モード設定情報を含むものであって、上記
半導体記憶装置は、上記ビット構成設定情報及び／又は
動作モード設定情報に従ってそのビット構成及び／又は
動作モードをそれぞれ設定するためのモード切り換え回
路を具備するものであることを特徴とする請求項１の半
導体記憶装置。
【請求項３】上記制御レジスタは、所定の書き込みモ
ードにおいて上記半導体記憶装置の外部から書き換え可
能なものとされることを特徴とする請求項１又は請求項
２の半導体記憶装置。
【請求項４】上記半導体記憶装置は、ＥＥＰＲＯＭで
あって、上記書き込みモードは、所定の起動制御信号及
びアドレス信号が所定の組み合わせとされることによっ
て選択的に指定されるものであることを特徴とする請求
項１，請求項２又は請求項３の半導体記憶装置。