JP2001118394A

JP2001118394A - 電気的に消去／プログラム可能な不揮発性メモリのページモード書込み方法、ならびに対応するメモリの構成

Info

Publication number: JP2001118394A
Application number: JP2000281033A
Authority: JP
Inventors: David Naura; ノーラダヴィド; Sebastien Zink; ザンクセバスティアン; Bertrand Bertrand; ベルトランベルトラン
Original assignee: STMicroelectronics SA
Current assignee: STMicroelectronics SA
Priority date: 1999-09-16
Filing date: 2000-09-14
Publication date: 2001-04-27
Also published as: DE60003989T2; EP1085520A1; DE60003989D1; FR2798767B1; EP1085520B1; US6504791B1; FR2798767A1

Abstract

(57)【要約】（修正有）【課題】ページモードアクセス時間を過度に悪化させ
ずに、必要な高電圧ラッチの数を減らす。【解決手段】集積回路内の電気的に消去プログラム可
能な不揮発性メモリのページモード書込み方法におい
て、書込むページはメモリアレイの列に対応する。この
方法は不揮発性メモリアレイの列と組み合わされた記憶
ラッチに書込むページを選択するための情報要素の書込
み、及びページに書込む各データの一時記憶装置への書
込みを含む初期化段階、及び一時記憶装置の内容に従っ
て不揮発性メモリアレイの行を選択することからなる書
込み段階を含む。ページモード書込み手段は、ページ選
択情報要素を記憶するために不揮発性メモリアレイ１列
当たり１つのラッチ及び不揮発性メモリアレイの列を書
込む段階で一時記憶装置の内容に応じて行選択信号を出
力する制御論理回路を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のワードを１
回のアクセス操作でメモリに書込むことができる、電気
的に消去プログラム可能なメモリのページモード書込み
方法に関するものである。本発明はさらにこの方法に対
応するメモリの構成に関する。本発明は特にEEPROMタイ
プのメモリ、より一般的にはページモード書込み方法を
採用するメモリに適用することができる。

【０００２】

【従来の技術】通常用いられるメモリの構成は情報ワー
ドを形成する複数のビット、一般にバイト（８ビット）
に符号化された情報を読出しまたは書込みすることがで
きる。この場合、メモリアレイは列で構成される。各列
は８個のビットラインBl₀〜Bl₇をまとめたものである。
従って、対応する情報ビットD0〜D7を記憶する同じ行に
ある８個のメモリセルに同時にアクセスすることができ
る。同じ列の全てのセルは１本のソースラインに接続さ
れる。

【０００３】所定のメモリセルを選択するには、メモリ
セルに対して実行すべき操作に応じて、行、列、ビット
ライン及びソースラインに適当なレベルの電圧を印加す
る必要がある。この操作は読出し、消去（１の書込み）
またはプログラム（０の書込み）操作にすることができ
る。プログラム操作は予備消去操作を必要とする。

【０００４】メモリへのアクセス仕様に応じて、設計者
に選択可能な複数のメモリの構成がある。周知なメモリ
の構成の一例が図１に示されている。この例では、メモ
リアレイはWl₀〜Wl_Pのp+1行及びCol₀〜Col_mのm+1列で構
成される。これらの各列ごとに、それと組み合わされる
８個のビットラインBl₀〜Bl₇が存在する。メモリ内の各
ワードは同じ行に配置された８個のセルC0、…、C7を有
する。

【０００５】行Wl₀及び列Col₀に対応するメモリワードM
0は図１に詳細に示されている。８個のメモリセルC0〜C
7が存在する。各セルはフローティングゲートトランジ
スタTfに直列接続されたアクセストランジスタTaを備え
る。アクセストランジスタTaはそのゲートが対応する行
WL₀に接続され、そのドレインが対応するビットライ
ン、例えばセルC0の場合はBl₀に接続される。付加的な
アクセストランジスタTc₀ _,0は対応する行WL₀に接続され
たゲート及び対応する列Col₀に接続されたドレインを備
える。このアクセストランジスタソースはいま問題とな
っているワードのセルC0〜C7の各フローティングゲート
トランジスタTfの制御ゲートに接続される。最後に、こ
れらのトランジスタTfのソースは列Col₀に組み合わされ
たソースラインSl₀に共に接続される。この例では、メ
モリアレイの各列Col₀、…、Col_m当たり各１本のソース
ラインSl₀、…、Sl_mが存在する。

【０００６】本発明では、メモリを１ページずつ書込む
ことができるメモリアクセスモードに特に注目してい
る。各ページはメモリのワードのグループに対応する。
従来技術では、各ページはメモリアレイの行に対応す
る。従ってこの例では、Wl₀〜Wl_Pのp+1行に対応するp+1
ページが存在する。

【０００７】要約すると、ページモードでは、ユーザー
が外部アドレスバスに書込むべきページのアドレスを送
信し、次いでメモリ回路の外部データバスに書込むべき
全てのデータを続けて送信するだけで十分である。そし
て、メモリ回路の特定の内部回路がアドレスされたペー
ジのメモリセルを消去し、プログラムするのに必要な一
連の操作を順に行う。特に、これらの内部回路は書込む
べきデータを記憶するために一時記憶装置を備える。こ
の一時記憶装置の素子は一般に双安定回路であり、ラッ
チとしても知られている。従ってページモード書込み回
路は少なくとも１ページに書込むべきデータビットと同
じ数のラッチ及びこれらのラッチの内容に応じて適当な
レベルの電圧をセルに印加する回路をさらに必要とす
る。消去及びプログラム操作はセルへの１つまたは複数
のアクセスライン、特にビット列及びビットラインに適
正に印加される高電圧を使用する必要がある。特に、こ
れらの書込み回路はデータ要素が書き込まれるメモリア
レイのビットラインには高電圧を印加しなければならな
い（消去操作）。

【０００８】一時記憶装置はさらに、メモリの列にも高
電圧を印加することができる追加のラッチを１列当たり
１つ備える。この追加のラッチはセルがプログラムされ
る前にセルを消去するための操作を行うために必要なも
のである。これらの様々な理由から、一時記憶装置の全
ての素子は高電圧をビットライン及びビット列に切換え
ることができる高電圧タイプの素子である。

【０００９】従って図１はページ書込みモードが関与す
る要素を備えた従来技術のメモリの構成、特に一時記憶
装置を示している。この構成は、メモリに読出し及び書
込みアクセス可能な一般的な回路を示している。従っ
て、外部アドレスバスからのアドレス信号A0〜AKを受信
しかつ内部アドレス信号ADRX、ADRYを異なるデコーディ
ング回路に送信するアドレスレジスタ１が存在する。デ
ータレジスタ２は外部データバスからの外部入力／出力
データ信号D0〜D7を受信する。

【００１０】このデータレジスタは受信した外部データ
に対応するデータ信号Di0〜Di7を内部に送信する。デー
タレジスタは内部の不揮発性メモリの読出し増幅回路３
から出力データ信号Ds0〜Ds7を受信する。

【００１１】メモリの全体的な制御のための論理回路４
は異なる内部回路要素を適正に制御する。これらの要素
には行デコーダDECX及びそれと組み合わされる高電圧選
択スイッチHVX、列デコーダDECY、読出し増幅回路３、
高電圧V_PP発生器HVGEN、整相論理信号発生器CLKGEN、高
電圧タイプの一時記憶装置HMT等が含まれる。論理回路
４は受信する外部信号に応じてこれらの異なる回路要素
を制御する。これらの信号にはパック選択制御信号／C
E、データ出力可能信号／OE及び書込み信号／WEが含ま
れる。

【００１２】メモリセルのアレイ５にアクセスするため
に、この回路は通常、メモリアレイの行Wl0〜WLpの中の
１行を選択するための行デコーダDECX及びメモリアレイ
の１つまたは複数の列Col₀〜Col_mを選択するための列デ
コーダDECYを備える。行デコーダは選択論理信号Row₀、
…、Row_pを高電圧選択スイッチHVXに出力し、この高電
圧選択スイッチHVXはアクセスモードに応じて適当な電
圧レベルを出力して行に印加する。列デコーダDECYは選
択論理信号Selcol₀、…、Selcol_mを出力する。これらの
信号は読出しゲート回路８に印加され、ビットラインBl
₀、…、Bl₇のグループを読出し増幅回路３に接続する。
この例では、これらの列選択信号も一時記憶装置に印加
される。

【００１３】HMTで表された一時記憶装置は、メモリの
１ページに対応するMI0〜Mimのm+1ワード、すなわち１
列当たり１つの情報ワードを記憶することができる。各
情報ワードMIiは対応する列の選択のための１ビットの
情報ビット及び書込むべきデータ要素に対応する８ビッ
トの情報ビットを有する。列選択情報ビットは列選択信
号Selcol₀〜Selcol_mによって与えられ、列デコーダDECY
によって出力される。他の８ビットの情報ビットは内部
データ入力バス(信号Di0〜Di7)によって与えられる。

【００１４】従ってこの例では、一時記憶装置は9（m+
1）個の高電圧ラッチを備える。m＝15の場合（16行と16
列の２キロバイトの容量を有するメモリでは一般的）、
144個の高電圧ラッチが存在する。

【００１５】メモリHMTのラッチに予め記憶された情報
ワードに応じて不揮発性メモリに書込むために、これら
のラッチは位相信号発生回路CLKGENによって出力される
高電圧制御信号CGTによって制御される。従って、プロ
グラム電圧は全てのビットラインに印加される。よっ
て、ページモードでメモリのm+1ワードの書込みが、単
一のメモリセルを書込むのに必要な時間に等しい時間で
可能になる。このことは例えば多量のデータを定期的に
書込まなければならない用途で極めて有用である

【００１６】しかし、高電圧ラッチは集積回路内の物理
的配置で使用する空間が大きい部品である。例えば、２
キロバイトのメモリ容量を有するメモリ回路で、ページ
モードを実施するのに必要な高電圧ラッチは回路上でメ
モリアレイ自身と同じ大きさの空間を占める。これは特
に低容量メモリ回路（２キロバイト）を低コストで製造
する場合に大きな欠点となる。

【００１７】米国特許第5,363,330号には一時記憶装置
の高電圧ラッチの代わりに体積の小さい低電圧ラッチを
用いるメモリの構成が開示されている。書込みは高電圧
トランスレータ及び高電圧マルチプレクサを適当な順で
使用して行われる。このメモリの構成によってメモリが
占める空間は減少するが、書込み時間がかなり長くな
る。

【００１８】

【発明が解決しようとする課題】本発明では、ページモ
ードを実施するのに必要な高電圧ラッチの数を減らすた
めに別の手段を求めた。本発明の根拠となる考えはペー
ジの概念を変えることにある。本発明では、ページとは
メモリの行に対応するものではなく列に対応する。高電
圧ではなく論理電圧を給電される一時記憶装置と組み合
わせたページモードの概念をこのように変えることによ
って、ページモードアクセス時間を過度に悪化させず
に、対象となるメモリのコストを削減する目的が達成さ
れる。

【００１９】

【課題を解決するための手段】従って、本発明は集積回
路の電気的に消去及びプログラム可能な不揮発性メモリ
のページモード書込み方法において、このメモリがメモ
リワードの列及び行からなるマトリクスで構成されるメ
モリアレイを備え、各メモリワードが複数のメモリセル
を備え、各メモリセルが１本のビットラインと組み合わ
され、行デコーダ及び列デコーダがそれぞれ行選択信号
及び列選択信号を出力してこれらの信号がメモリアレイ
に対する読出しアクセス及び書込みアクセスに適正な電
圧レベルを印加することが可能で、ページモード書込み
手段がページに書込むべきデータを記憶するための一時
記憶装置を備え、書込むべきページとしてメモリアレイ
の列を選択することを含む方法に関するものである。

【００２０】

【発明の実施の形態】本発明はさらに集積回路内の電気
的に消去及びプログラム可能な不揮発性メモリの構成に
おいて、１ページがメモリアレイの１列に対応するメモ
リの構成に関するものである。本発明の上記以外の特徴
及び利点は添付図面を参照した以下の非限定的な実施例
において説明する。

【００２１】

【実施例】図２は本発明のページモード書込み方法を実
施するメモリ回路のメモリの構成の一実施例を示してい
る。この実施例はこのアクセスモードが特に関与するパ
ラレルアクセスメモリ回路の実施例である。本発明はシ
リアルアクセスメモリ回路にも同様に適用させることが
できる。図２では、図１の要素と均等な要素に同じ参照
符号を付けてある。特にメモリ５は変わっていない。

【００２２】本発明のページモード書込み方法は、メモ
リのアレイの列のメモリワードの１つまたは複数または
全ての書込みを管理するのに使用される。この方法によ
れば、１ページはメモリアレイの１列に対応する。従っ
て図２に示すメモリの構成の実施例では、メモリアレイ
のCol₀、…、Col_mのm+1列に対応するm+1ページが存在す
る。

【００２３】これによって問題となっているページのワ
ードのメモリセルを消去及びプログラムする必要のある
高電圧ラッチの数が減少する。このメモリの構成によっ
て、行デコーダDECXと組み合わされた高電圧選択スイッ
チHVXを使用することができ、一時記憶装置のワードの
内容に応じて書込むべきメモリの行を選択的に選択す
る。より具体的な実施例として示される一例では、ペー
ジのあるワードのみを書込むために、一時記憶装置に記
憶された各ワードはページ中のワードの位置に関する１
ビット及び書込むべきデータ要素に対応する複数の情報
ビットを含む。

【００２４】この状況において、本発明のページモード
書込み方法は、一時記憶装置の内容の分析で活性化され
た対応する位置ビットが示す行のメモリセルを全て消去
する。これらの行の中で、一時記憶装置の内容の分析で
対応する情報ビットがゼロである行のみがビットライン
ずつプログラムされる。

【００２５】ページのあるワードのみに書込む可能性が
ない場合は、全ての行に対して列の消去が包括的に行わ
れる。この場合は、一時記憶装置の内容を分析する必要
は全くない。従って、本発明の書込み方法では、一時記
憶装置の内容を分析して行選択信号を出力する回路のた
めの行デコーダDECXが外される。

【００２６】従って、これに対応する構成では回路の論
理電源電圧Vccが給電されてメモリに書込むべきデータ
を保持する一時記憶装置MTを備える。不揮発性メモリの
ためのページモード書込み制御回路６は、一時記憶装置
MTの内容に応じて行選択信号Row₀〜Row_Pを生成する。不
揮発性メモリアレイ５のCol₀〜Col_mの１列当たりに１つ
のラッチLCG₀〜LCG_mはページ選択情報要素を記憶する。

【００２７】一時記憶装置MTは一般に双安定またはラッ
チタイプの記憶素子を備えることができる。本発明の１
ページは１列に対応するので、この一時記憶装置MTは不
揮発性メモリアレイの行Wl₀〜Wl_Pの数だけ記憶素子MOT₀
〜MOT_Pを備える。従って実施例ではP+1個の記憶素子が
存在する。

【００２８】ページモード書込み初期化段階では、この
一時記憶装置MTは内部データ入力バスDi0〜Di7によって
書込まれるデータを受信する。これはアドレス信号ADRX
を受信する論理回路７によって書込みモードで管理され
る。論理回路７は書込み信号Load及び書込み選択信号WM
₀〜WM_Pを出力し、各信号は入力に送信されたデータの情
報ビットDi0〜Di7を対応する位置に書込み、対応する位
置ビットを活性化することができる。リセット段階の最
後には、外部アドレスバスに送信された各位置アドレス
ごとに、一時記憶装置は外部アドレスバスに送信された
対応するデータ要素の情報ビット及び活性化された位置
情報ビットを記憶している。

【００２９】実施例では、ビットMD0は位置情報POSBIT
に対応し、ビットMD1〜MD8は不揮発性メモリに書込む情
報ビットDATABIT₀、…、DATABIT₇に対応する。情報ビッ
トは対応するビットラインBl₀、…、Bl₇に書込まれる。

【００３０】位置情報ビットは一時記憶装置の対応する
書込み選択信号によって活性化される。例えば、メモリ
ワードMot₀では、位置情報ビットは対応するアドレスを
受信した場合には信号WM₀によって１にされる。これに
よってページの全てまたは一部の書込みが可能になる。
位置ビットの分析によって、対応するデータ要素を考慮
しなければならないかどうかを識別することができる。
このようにページの一部のみに書込む可能性を考慮する
必要がない場合は、位置ビットと組み合わされる全論理
システムは必要ではない。

【００３１】リセット信号Resetは一時記憶装置の全て
の要素をリセットする。この信号は集積回路が給電され
るときはいつでも、また新しいページモード書込み操作
ごとに全体制御回路４によって活性化される。一時記憶
装置MTはページモード書込み制御回路６によって印加さ
れる読出し選択信号RM₀〜RM₇を受信し、一時記憶装置の
ワードのビットMD0〜MD8を選択及び読出すことができ
る。これらの情報ビットはページモード書込み制御回路
６によって受信され、一時記憶装置の内容が分析され
る。

【００３２】一時記憶装置MTの一実施例は図３に詳細に
示されている。一時記憶装置MTはp+1個の記憶素子MOT₀
〜MOT_Pを備える。最初の情報ビットはページ中のワード
の位置の情報ビットPOSBITである。続く８個のビットDA
TABIT₀〜DATABIT₇は不揮発性メモリに書込む情報ビット
に対応する。

【００３３】各ビットは２つの入出力ノードQ及び/Qを
備えるラッチタイプ（双安定）要素に記憶される。ワー
ド位置ビットPOSBITに関しては、ノードQに接続された
１設定回路または設定回路は素子MOT₀に対して対応する
ワードWM₀の書込み選択信号によって制御される。ノー
ド/Qに接続されたリセット信号は信号Resetによって制
御される。実施例では、読出し回路はノードQと、対応
するデータ出力ラインMD0との間に接続され、対応する
読出し選択信号RM₀によって制御される。

【００３４】他の情報ビットに関しては、ノードQに接
続されて信号Load∧Din0によって制御される第１の設定
回路及びノード/Qに接続されて信号/Load∧Din0によっ
て制御される第２の設定回路が存在する。信号Load∧Di
n0及び信号/Load∧Din0は入力データDin₀、…、Din₇書
込み可能回路によって生成される。この回路は入力デー
タ及び書込み可能信号Loadを受信し、実施例では、各デ
ータビットと書込み可能信号との間で論理AND演算を行
い、各ラッチごとに、書込み信号を生成する。インバー
タが相補信号を生成する。

【００３５】さらに、ノード/Qにリセット回路及びノー
ドQに読出し回路が設けられる。これらの回路は位置ビ
ットの回路と同一である。従って、出力データMD0〜MD8
は一時記憶装置の情報ビットDATABIT₀〜DATABIT₇に対応
する。ページモード書込み制御回路６は位相信号Clk0〜
Clk7ならびに一時記憶装置の出力データビットMD0〜MD8
を入力で受信する。これらは読出し選択信号RM₀〜RM₇を
生成することで読出しアクセスを管理する。

【００３６】出力に、ページモード書込み制御回路６は
一時記憶装置の内容に応じて不揮発性メモリの行選択信
号Row₀〜Row_pを出力する。この回路については以下で詳
細に説明する。このページモード書込み手段は各列ごと
に、ページ選択情報を記憶するラッチ（レジスタ）LC
G₀、…、LCG_m及び高電圧マルチプレクサ回路MUXHV₀、
…、MUXHV_mを備える。

【００３７】高電圧マルチプレクサ回路は、対応する列
の各ビットラインBl₀〜Bl₇に、プログラム段階で高電圧
位相信号HCLK₀〜HCLK₇の順に従ってビットラインずつ、
高電圧を続けて印加することができる。これらの要素は
図４に詳細に示されている。各高電圧マルチプレクサMU
XHV₀、…、MUXHV_mは対応する高電圧位相信号HCLK₀、
…、HCLK₇によって制御される高電圧選択スイッチトラ
ンジスタを１本のビットラインBl₀、…、Bl₇当たり１個
備える。

【００３８】ページ選択記憶ラッチもまた高電圧ラッチ
である。１列当たり１個のページ記憶ラッチが存在す
る。図５に詳細に示されるように、各ラッチCGHV_iは高
電圧V_PPで給電される双安定タイプの記憶ステージを備
える。この設定回路は不揮発性メモリの列デコーダDECY
によって生成される対応する列選択信号SelCol_iによっ
て制御される。入出力ノード/Qに接続されたリセット回
路はリセット信号Resetによって制御される。各ラッチ
は対応する列に高電圧を印加するための選択スイッチス
テージをさらに備える。実施例では、この選択スイッチ
ステージはトランジスタT1を備え、このトランジスタは
そのゲートは、設定に対応する双安定回路の出力Qによ
って制御され、高電圧消去制御信号erase-Hの電圧レベ
ルを対応する列に切り換える。

【００３９】この高電圧消去制御信号erase-Hは一般
に、クロック生成回路CLKGENによって生成される消去制
御論理信号eraseによって出力される。実施例では、こ
の信号は消去段階ではレベル１（V_PP）にある。信号は
次に図８に示すようにプログラム段階で０になる。

【００４０】図４はさらに信号erase-Hによって駆動さ
れる列接地回路９を示している。実施例では、列接地回
路９は１列当たり１個のトランジスタを備え、このトラ
ンジスタはこの列と回路のグラウンド（GND）との間に
接続され、制御信号erase-Hのレベル０で起動する。従
って、不揮発性メモリアレイの列は全てプログラム段階
でグラウンドに下げられる。信号のタイミング図及び不
揮発性メモリセルに印加されるレベルの詳細については
以下で説明する（図８及び図９(a)及び(b)）。

【００４１】１列のビットラインを読出し増幅回路３に
接続することができるこの読出しゲート回路８は図４に
詳細に示されている。読出しゲート回路８は１列当たり
１個のステージ、すなわちm+1個のステージE₀〜E_mを備
える。各ステージは対応する列と組み合わされ、この列
のビットラインBl₀〜Bl₇がデータ出力回路３の読出し増
幅器に、対応する列選択信号に従って接続される。

【００４２】ページモード書込み制御回路６は図６及び
図７に詳細に示されており、図６は全体ブロック図で、
図７は一時記憶装置の内容を分析する論理ステージのメ
モリの構成の詳細図である。ページモード書込み制御回
路６は論理ステージ10、デマルチプレクサ回路11及び順
序付け回路12を備える。

【００４３】入力で、論理ステージは一時記憶装置から
の出力データMD0〜MD8、整相論理信号Clk₀〜Clk₇及び消
去制御論理信号eraseを受ける。この論理ステージは行
選択情報要素Selrowを出力する。この行選択情報要素は
デマルチプレクサ回路11の入力に印加される。このデマ
ルチプレクサ回路11は、一時記憶装置MTの順序付け回路
12に印加された読出し選択信号RM₀〜RM_pに応じて、入力
された上記情報を行選択信号Row₀〜Row_pの１つに切り換
える。

【００４４】順序付け回路12は一般に０〜pのカウンタ
にすることができる。この順序付け回路12は消去制御論
理信号及び整相論理信号Clk₀〜Clk₇によって起動する。
消去ステップにせよ、プログラムの各ステップごとにせ
よ、行の一部の選択のためには不揮発性メモリの全ての
内容を毎回分析する必要がある。従って、これらの各ス
テップごとに、一時記憶装置に記憶されたデータを順次
読み出すためには、読出し選択信号RM₀〜RM_pを続けて再
生する必要がある。各データごとに、論理ステージ10に
おいて一時記憶装置中のワード読出しに対応する行の選
択または非選択を問題となっている段階に対して決定す
る必要がある。

【００４５】消去制御論理信号erase及び位相信号Clk₀
〜Clk₇がレベル１で全てアクティブとみなされる場合
は、これら全ての信号の論理ORを形成して各段階でカウ
ンタをリセットするだけで十分である。論理ステージの
一実施例は図７に示されている。この実施例では、位置
情報ビットは１で有効とされる。情報ビットの１はプロ
グラムするデータ要素（１の書込み）に対応し、情報ビ
ットの０は消去すべきデータ要素に対応する（０の書込
み）。

【００４６】消去段階では、書込むワードが存在する行
を識別する必要がある。書込むワードの内容は重要では
ない。なぜなら、これらがいったん消去されると、１を
書込むべきビットにおいてこれらのビットのみをプログ
ラムするように見え、他のビットは消去されたままにな
る（０を書込まれたまま）。

【００４７】従って、消去論理制御信号eraseによって
順序付けられるこの段階では、必要なことは各ワードの
位置ビットを見て、一時記憶装置中の対応する順位のワ
ードの位置ビットが１になるような行を選択することで
ある。各プログラム段階Clk₀〜Clk₇では、一時記憶装置
の各ワードにおいて、所定のビットラインと同じ順位の
情報ビットの状態を見て、このビットが１と読み出され
る行を選択する必要がある。

【００４８】この選択論理は組合せ論理ゲートによって
簡単に得ることができる。各決定レベルごとに、１個の
AND論理ゲートが存在する：第１のゲートは位置ビットP
OSBITに対応するビットMD0及び消去制御論理信号erase
を受信し、システムが消去段階にあり（eraseが１）か
つ位置ビットが配置される場合に、決定信号Sel-eをレ
ベル１で出力する。第２の論理ゲートは情報ビットDATA
BIT₀に対応するビットMD1、位置ビットPOSBITに対応す
るビットMD0及び整相論理信号Clk₀を受信する。システ
ムがラインBl₀のプログラム段階にあり（Clk₀が１）、
位置ビットが配置されて情報ビットが有効であることを
示し、かつ情報ビット自身が１でありプログラム操作が
必要であることを示す場合に第２論理ゲートは決定信号
Sel-p0をレベル１で出力する。他のデータビットMD2〜M
D8用の他の論理ゲートはこの第２ゲートと同一であり、
対応する整相論理信号Clk₀〜Clk₇によって制御される。
従って、９個の出力信号Sel-e、Sel-p0、…、Sel-p7が
得られる。これらの信号は全て１でアクティブである。

【００４９】実施例では、これらの信号は論理ORゲート
で組み合わされて行選択情報Selrowを出力する。システ
ムが読出し選択信号RM_iによって制御される一時記憶装
置の第１のワードMOTIの読出しのシーケンスにある場合
は、デマルチプレクサ12は情報Selrowを対応する行選択
信号Rowiに印加する。本発明のページモード書込み操作
のシーケンスは図８に示されている。消去及びプログラ
ムモードでメモリセルに印加されるレベルは図９(a)及
び(b)に示される。

【００５０】消去段階(図９(a))では、制御回路６によ
って選択された行Wl_iが高電圧V_PPを受ける。選択された
列、例えば図９(a)のCol₀も１にされたページ選択ラッ
チによって高電圧を受ける。他のラッチは常に０なの
で、他の列は高インピーダンスHI状態にある。従って、
選択された行に対応する選択された列のワードのみが消
去される。

【００５１】消去段階の最後に、信号erase-Hがゼロに
なる。プログラム段階が開始する。列は回路９によって
グラウンド（GND）に接続される。プログラム段階は８
個のプログラムステージをビットライン１本当たり１個
有し、各ステージは対応する整相論理信号によって順序
付けられる。

【００５２】第１のビットラインBl₀をプログラムする
ステップでは、メモリアレイのビットラインBl₀が高電
圧V_PPを受け、他のビットラインが高インピーダンス状
態にある。これらのレベルは高電圧位相信号HCLK₀〜HCL
K₇によって順序付けられるマルチプレクサMUXHV₀〜MUXH
V_mによって与えられる。制御回路６によってこのステッ
プにおいてプログラムモードで選択される行Wl_iは高電
圧V_PPを受け、制御回路６によってこのステップでプロ
グラムモードで選択されない行Wl_Kはグラウンドに接続
される。これは８個のプログラムステージの各ステージ
ごとに続けられる。

【００５３】図８は、従って、信号Wl_iは消去段階（era
seが１）でV_PPにあることを示す。次いで、１または０
のどちらを書込まなければならないかによって、ある時
はV_P _P、ある時は０になる。上述した本発明によってペ
ージモード書込みに必要な高電圧要素の数を減らすこと
が可能になる：本発明はわずかm+1個の高電圧ラッチ及
びm+1個の高電圧マルチプレクサを有する。論理制御回
路６によって高電圧行選択スイッチHVXを用いることが
できる。ページモードアクセス時間は静止状態のメモリ
の分析に必要な順序付けによってわずかに増加するが、
10ミリ秒程度と依然として十分満足のいくものである。

【００５４】具体的に説明した上記のメモリの構成は単
に本発明の説明のためのものである。他のメモリの構成
も可能である。書込み方法の変形例もまた可能である。
特に、初期化段階でページモードで選択される不揮発性
メモリの列の内容を一時記憶装置に書込むことを考える
こともできる。ページモード書込み用に送信されたデー
タを用いて一時記憶装置の内容を変更する。この場合
は、列が完全に消去された後に、本発明の原理に従って
選択的プログラムが行われる。メモリの一部のみを書込
むことができないようにすることもできる。この場合
は、消去が全消去ともなる。これら全ての変形例も本発
明の範囲に含まれる。

【図面の簡単な説明】

【図１】従来のページモード書込みを実施するEEPROMタ
イプのメモリ回路の全体ブロック図。

【図２】本発明のページモード書込みを実施するEEPROM
タイプのメモリ回路の全体ブロック図。

【図３】本発明のメモリの詳細図。

【図４】本発明のメモリ回路においてページモードで用
いられるラッチ及び高電圧の選択スイッチ回路を示した
図。

【図５】本発明で用いられる高電圧ラッチの詳細図。

【図６】本発明のページモード書込み制御回路のブロッ
ク図。

【図７】図６の制御回路によってメモリアレイの行選択
信号を生成する回路の詳細図。

【図８】本発明のページモードにおける消去段階及びプ
ログラム段階のタイミング図。

【図９】(a)及び(b)はそれぞれ消去段階及びプログラム
段階でメモリセルに印加された各バイアス電圧を示す簡
略図。

【符号の説明】

１アドレスレジスタ２データレジスタ３読出し増幅回路４論理回路５不揮発性メモリ６制御回路７論理回路８読出しゲート回路９列接地回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者ベルトランベルトランフランス国 13530 トレアヴニュジャンジョレス 11ビス

Claims

【特許請求の範囲】

【請求項１】本発明は集積回路の電気的に消去及びプ
ログラム可能な不揮発性メモリのページモード書込み方
法において、このメモリがメモリワードの列及び行から
なるマトリクスで構成されるメモリアレイを備え、各メ
モリワードが複数のメモリセルを備え、各メモリセルが
１本のビットラインと組み合わされ、行デコーダ及び列
デコーダがそれぞれ行選択信号及び列選択信号を出力し
てこれらの信号がメモリアレイに対する読出しアクセス
及び書込みアクセスに適正な電圧レベルを印加すること
が可能で、ページモード書込み手段がページに書込むべ
きデータを記憶するための一時記憶装置を備え、書込む
べきページとしてメモリアレイの列を選択することを含
むことを特徴とする方法。
【請求項２】請求項１に記載の書込み方法において、 −不揮発性メモリアレイの列と組み合わされた記憶ラッ
チに書込むページを選択するための情報要素を書き込
み、ページに書き込む各データを一時記憶装置へ書き込
むことを含む初期化段階と、 −一時記憶装置の内容を選択されたページへ組み込む書
込み段階とを含むことを特徴とする方法。
【請求項３】請求項２に記載の書込み方法において、
不揮発性メモリアレイの１列当たり１個の高電圧ラッチ
を用いてページ選択情報を記憶することを特徴とする方
法。
【請求項４】請求項３に記載の書込み方法において、
初期化段階で、列デコーダが列アドレスを入力で受信
し、対応する列選択信号を出力して対応する高電圧ラッ
チのページ選択情報ビットの書込みをさせることを特徴
とする方法。
【請求項５】請求項１〜４のいずれか一項に記載の書
込み方法において、書込み段階が消去段階及びプログラ
ム段階を含み、選択された列に対してプログラム段階が
１ビットラインずつ行われ、ビットラインをプログラム
する各ステップが一時記憶装置に記憶されている各ワー
ドの対応する情報ビットに応じて行選択信号を生成する
方法。
【請求項６】請求項５に記載の書込み方法において、
一時記憶装置中の各ワードが書込むデータに対応する情
報ビット及びページ中のワードの位置に関連するビット
を有し、消去段階が一時記憶装置に記憶された位置情報
ビットに応じて行選択信号を生成することを特徴とする
方法。
【請求項７】請求項６に記載の書込み方法において、
ビットラインのプログラムの各ステップにおいて、さら
に一時記憶装置に記憶された各ワードにおける位置ビッ
トにも応じて行選択信号が生成されることを特徴とする
方法。
【請求項８】請求項５〜７のいずれか一項に記載の書
込み方法において、消去段階で、ページ選択ラッチの１
つに記憶されたページ選択情報が、選択された列に高電
圧を印加するのに用いられることを特徴とする方法。
【請求項９】集積回路の電気的に消去及びプログラム
可能な不揮発性メモリのメモリにおいて、メモリワード
の列及び行からなるマトリクスで構成されるメモリアレ
イを備え、各メモリワードが複数のメモリセルを備え、
各メモリセルが１本のビットラインと組み合わされ、行
デコーダ及び列デコーダがそれぞれ行選択信号及び列選
択信号を出力し、これらの信号によりメモリアレイに対
する読出しアクセス及び書込みアクセスに適正な電圧レ
ベルを印加することが可能で、ページモード書込み手段
がページに書込むデータを記憶するための一時記憶装置
を備え、ページがメモリアレイの列に対応することを特
徴とするメモリ。
【請求項１０】請求項９に記載のメモリにおいて、ペ
ージ書込み手段がページ選択情報要素を記憶するために
不揮発性メモリアレイ１列当たり１個のラッチと、不揮
発性メモリアレイの列を書込む段階で一時記憶装置の内
容に応じて行選択信号を出力する制御論理回路とを備え
ることを特徴とする電気的に消去プログラム可能な不揮
発性メモリのメモリ。
【請求項１１】請求項１０に記載のメモリにおいて、
ページ選択情報を記憶するためのラッチが高電圧ラッチ
であることを特徴とするメモリ。
【請求項１２】請求項１１に記載のメモリにおいて、
各ラッチが書込みモードでは対応する列選択信号によっ
て制御され、各ラッチの記憶するページ選択情報が、消
去段階では、選択されたページに対応する列に対しての
み高電圧を印加することを可能にすることを特徴とする
メモリ。
【請求項１３】請求項１０〜１２のいずれか一項に記
載のメモリにおいて、制御論理回路が一時記憶装置の各
ワードにおける対応する情報ビットに応じて、行選択信
号を１ビットラインずつ続けて出力し、不揮発性メモリ
の行を選択的にプログラム可能にする手段を備えること
を特徴とするメモリ。
【請求項１４】請求項１３に記載のメモリにおいて、
一時記憶装置中の各ワードが書込むデータ要素に対応す
る複数の情報ビット及びワードの位置に関する１情報ビ
ットを有し、制御論理回路が消去論理制御信号によって
起動され、一時記憶装置に記憶される位置情報ビットに
対応する行選択信号を出力し、不揮発性メモリの行を選
択的に消去する手段を備えることを特徴とするメモリ。
【請求項１５】請求項１４に記載のメモリにおいて、
行選択信号を１ビットラインずつ選択的に出力するため
の手段が、行の選択的プログラムのために、一時記憶装
置の各ワードの位置ビットを勘案することを特徴とする
メモリ。
【請求項１６】請求項１３〜１５のいずれか一項に記
載のメモリにおいて、整相論理信号及び対応する高電圧
位相信号を出力して各ビットラインのプログラミングを
順序付けする手段を備え、これらの信号が制御論理回路
及びビットラインへの高電圧の切換えのための選択スイ
ッチ回路にそれぞれ印加されるメモリの構成。