DE60003989T2 - Seitenprogrammiermodus für EEPROM und zugehörige Schaltung - Google Patents

Description

• Die vorliegende Erfindung betrifft ein Schreibverfahren im Seitenmodus für einen elektronisch programmierbaren/löschbaren Speicher, welches das Schreiben von mehreren Worten in einen Speicher mit einem einzigen Zugriff gestattet, sowie eine entsprechende Architektur.
• Die Erfindung wird insbesondere mit EEPROM-Speichern angewandt, die dem Fachmann bekannt sind. Ferner wird die Erfindung im allgemeinen mit Speichern angewandt, die einen Schreibmodus im Seitenmodus bereitstellen.
• Die aktuellen Speicherarchitekturen sehen die Möglichkeit des Lesens oder des Schreibens von Informationen vor, die mit mehreren Bits codiert sind und Informationsworte, typischerweise aus Bytes (8 Bits), bilden. Die Speicheranordnung ist daher in Spalten organisiert, die jeweils acht Bitleitungen Bl₀–Bl₇ zusammenfassen. Auf diese Weise kann auf acht Speicherzellen gleichzeitig zugegriffen werden, die in dem gleichen Speicherbereich angeordnet sind und welche die entsprechenden Informationsbits D0–D7 enthalten. Alle Zellen der gleichen Spalte sind mit einer Quelleitung verbunden.
• Dadurch wird die Auswahl einer gegebenen Speicherzelle durch Anlegen von geeigneten Spannungspegeln an einen Bereich, einer Spalte, eine Bitleitung und eine Quelleitung als Funktion der mit der Speicherzelle durchzuführenden Operation realisiert: Lesen, Löschen (Schreiben einer 1), Programmieren (Schreiben einer 0).
• Es ist zu bemerken, daß die Programmier-Operation eine vorhergehende Lösch-Operation erforderlich macht.
• Dem Entwickler bieten sich diverse Architekturmöglichkeiten in Hinblick auf die Zugriffsspezifikation auf den Speicher.
• Ein allgemein bekanntes Beispiel einer Architektur ist in der 1 dargestellt.
• In diesem Beispiel ist die Speicheranordnung in p + 1 Zeilen Wl₀ – Wl_p und m + 1 Spalten Col₀ – Col_m organisiert. Jeder Spalte sind acht Bitleitungen Bl₀–Bl₇ zugeordnet. Jedes Wort in dem Speicher umfaßt acht Zellen C0,..., C7, die in dem gleichen Speicherbereich untergebracht sind.
• Das Speicherwort M0, das dem Bereich Wl₀ und der Spalte Col₀ entspricht, ist in 1 detailliert dargestellt. Es umfaßt acht Speicherzellen C0 bis C7. Jede Zelle umfaßt einen Zugriffstransistor Ta, der mit einem Transistor verbunden ist, der ein schwebendes Gate (floating gate) aufweist. Der Zugriffstransistor Ta ist über sein Gate mit dem entsprechenden Bereich Wl₀ und über seinen Drain mit der entsprechenden Bitleitung verbunden, beispielsweise Bl₀ für die Zelle C0. Ein Gate eines zusätzlichen Zugriffstransistors TC_0,0 ist mit dem entsprechenden Bereich Wl₀ verbunden, und der Drain des Zugriffstransistor ist mit der entsprechenden Spalte Col₀ verbunden. Sein Sourceanschluß ist mit den Steuergates aller Transistoren mit schwebendem Gate Tf der Zellen C0 bis C7 des betrachteten Wortes verbunden. Schließlich sind die Sources der Transistoren Tf gemeinsam mit der Quelleitung Sl₀ verbunden, welche der Spalte Col₀ zugeordnet ist. In dem Beispiel liegt eine Quelleitung Sl₀,..., Sl_m pro Spalte Col₀,..., Col_m der Speicheranordnung vor.
• Diese Erfindung betrifft insbesondere einen Speicherzugangsmodus, mit dem es möglich ist, den Speicher Seite für Seite zu beschreiben, wobei jede Seite einer Gruppe von Wörtern des Speichers entspricht. Nach dem Stand der Technik entspricht jede Seite einer Zeile der Speicheranordnung. In dem Beispiel gibt es daher p + 1 Seiten, die p + 1 Zeilen Wl₀ – Wl_p entsprechen.
• In einer vereinfachten Weise genügt es im Seitenmodus, daß ein Benutzer die Adresse der zu schreibenden Seite auf den externen Adreßbus und damit sukzessive alle zu schreibenden Daten auf den externen Datenbus des Speicherschaltkreises legt. Spezielle interne Mittel des Speicherschaltkreises gewährleisten daraufhin die notwendige Löschsequenz und die Programmierung der Speicherzellen der angesprochenen Seite. Insbesondere umfassen diese internen Mittel einen temporären Speicher, um die zu schreibenden Daten zu speichern. Die Elemente dieses temporären Speichers sind im allgemeinen bistabil und werden auch Latch genannt. Die Schreibmittel im Seitenmodus benötigen daher mindestens genau so viele Latches wie Bits der Daten, die in eine Seite zu schreiben sind, sowie Mittel zum Anlegen der Spannungspegel an die entsprechenden Zellen als Funktion des Inhalts dieser Latches. Für die Lösch-Operationen und für das Programmieren ist die Verwendung einer Hochspannung not wendig, die in einer geeigneten Weise an eine oder mehrere Zugriffsleitungen der Zellen angelegt werden, insbesondere an die Spalten und Bitleitungen.
• Im besonderen müssen diese Schreibmittel das Anlegen der Hochspannung an diejenigen Bitleitungen der Speicheranordnung ermöglichen, für welche ein Datum zu schreiben (Lösch-Operation) ist.
• Der temporäre Speicher muß ferner ein zusätzliches Latch pro Spalte umfassen, das gleichermaßen das Anlegen der Hochspannung an die Spalten des Speichers ermöglicht. Dies ist notwendig, um die Löschoperation der Zellen vor deren Programmierung zu realisieren.
• Aus diesen verschiedenen Gründen sind alle Elemente des temporären Speichers vom Hochspannungstyp, um das Umschalten der Hochspannung über die Bitleitungen der Spalten gewährleisten zu können.
• In 1 ist auch eine Architektur nach dem Stand der Technik mit den Elementen dargestellt, welche den Seitenschreibmodus betreffen, insbesondere den temporären Speicher.
• In dieser Architektur sind die üblichen Schaltkreise wiederzuerkennen, die den Lesezugriff und den Schreibzugriff auf den Speicher gestatten. Es ist daher ein Adreßregister 1 vorgesehen, das die Adreßsignale A0 – Ak des Adreßbusses empfängt und verschiedenen Decodierschaltkreisen interne Adreßsignale ADRX, ADRY bereitstellt. Ein Datenregister 2 empfängt die externen Signale der Eingangs-/Ausgangsdaten D0–D7 des externen Datenbusses.
• Dieses Datenregister liefert intern Datensignale Di0–Di7, die externen Daten entsprechen, welche von diesem empfangen werden. Das Register empfängt intern Ausgangsdatensignale Ds0–Ds7 des Lese-Verstärkungsschaltkreises 3 des nicht-flüchtigen Speichers.
• Ein allgemeiner logischer Steuerschaltkreis 4 des Speichers steuert den entsprechenden Modus der unterschiedlichen Elemente der internen Schaltkreise: einen Bereichsdecodierer DECX und einen zugehörigen Hochspannungs-Umschalter HVX, einen Zeilendecodierer DECY, einen Lese-Verstärkungsschaltkreis 3, einen Hochspannungsgenerator HVGEN mit der Spannung VPP, einen logischen Phasensignalgenerator CLKGEN, einen temporären Hochspannungsspeicher HMT, usw., als Funktion der empfangenen externen Signalen: Steu ersignale zur Bauteilauswahl /CE sowie Gültigkeitssignale, die sich auf den Datenausgang /OE und auf das Schreiben /We beziehen.
• Um auf die Speicherzellenanordnung 5 zuzugreifen, umfaßt der Schaltkreis üblicherweise einen Zeilendecodierer DECX, um aus den Zeilen Wl₀–Wl_p der Speicheranordnung eine Zeile auszuwählen, sowie einen Spaltendecodierer DECY, um aus der Speicheranordnung eine oder mehrere Spalten Col₀–Col_m auszuwählen. Der Zeilendecodierer stellt dem Hochspannungswandler HVX logische Auswahlsignale Row₀,..., Row_p bereit, der am Ausgang entsprechende Spannungspegel an die Zeilen in Abhängigkeit des Zugriffsmodus anlegt. Der Spaltendecodierer DECY gibt logische Auswahlsignale Selcol₀,..., Selcol_m aus. Diese Signale werden insbesondere an einen Lese-Schnittstellenschaltkreis 8 angelegt, um eine Gruppe von Bitleitungen Bl₀,..., Bl₇ mit dem Lese-Verstärkerschaltkreis zu verbinden. In diesem Beispiel werden die Spaltenauswahlsignale zudem an den temporären Speicher angelegt.
• Der temporäre Speicher, der mit HMT bezeichnet wird, kann m + 1 Worte MI0 bis MIm speichern, die einer Speicherseite entsprechen, d.h. jeweils ein Speicherwort pro Spalte. Jedes Informationswort MIi umfaßt ein entsprechendes Auswahlinformationsbit der entsprechenden Spalte sowie acht Informationsbit, die den gegebenenfalls zu schreibenden Daten entsprechen. Die Auswahlsignale der Spalte Selcol₀ bis Selcol_m stellen Informationsbits der Spaltenauswahl aus, welche von dem Spaltendecodierer DECY ausgegeben werden. Die acht anderen Informationsbits werden durch den internen Eingangsdatenbus (Signale Di0 bis Di7) ausgegeben.
• In diesem Beispiel umfaßt der temporäre Speicher daher 9*(m + 1) Hochspannungslatches. Wenn m = 15 gilt (typischer Fall bei Speichern mit einer Kapazität von 2 kByte und 16 Zeilen mal 16 Spalten), ergeben sich 144 Hochspannungslatches.
• Um den nicht-flüchtigen Speicher in Abhängigkeit der Informationsworte zu beschreiben, die vorab in den Latches des Speichers HMT eingetragen wurden, werden die letzteren durch ein Hochspannungssteuersignal CGT gesteuert, das von dem Phasensignal-Generatorschaltkreis CLKGEN vorgesehen wird. Dadurch wird die Programmierspannung an alle Bitleitungen angelegt. Der Seitenmodus ermöglicht so das Schreiben von m + 1 Wörtern in den Speicher in einem Durchgang in der Zeit, die für das Schreiben einer Speicherzelle notwendig ist, und ist daher beispielsweise sehr gut für Anwendungen geeignet, bei denen zahlreiche Daten regelmäßig geschrieben werden müssen.
• Jedoch sind die Hochspannungslatches Elemente, deren physische Umsetzung in einem integrierten Schaltkreis viel Platz benötigt. Beispielsweise in einem Speicherschaltkreis mit einer Speicherkapazität von 2 kByte benötigen die zum Betrieb des Seitenmodus notwendigen Hochspannungslatches ebensoviel Platz auf dem Schaltkreis wie die Speicheranordnung selbst.
• Dies stellt daher einen großen Nachteil dar, hauptsächlich bei der Herstellung von Speicherschaltkreisen mit einer geringen Kapazität (2 kByte) und zu geringen Kosten.
• Das Dokument US 5,363,330 sieht eine Architektur vor, in der die Hochspannungslatches in dem temporären Speicher durch Niederspannungslatches ersetzt sind, die weniger platzraubend sind, wobei das Schreiben durch eine geeignete Ansteuerung der Hochspannungsumschalter des Übersetzungstyps und Hochspannungsmultiplexer gewährleistet wird. Diese Architektur erlaubt die Reduktion des Platzbedarfs des Speichers, allerdings dauert das Schreiben deutlich länger.
• In der Erfindung wurden andere Mittel gesucht, um die Anzahl der Hochspannungslatches zu reduzieren, die für die Durchführung des Seitenmodus notwendig sind.
• Die Grundidee der Erfindung besteht in der Änderung des Seitenkonzepts: In der Erfindung entspricht eine Seite nicht mehr einer Speicherzeile, sondern einer Spalte. Diese Konzeptänderung des Seitenmodus, der mit einem temporären Speicher verknüpft ist, welcher nicht mehr mit Hochspannung, sondern mit der logischen Versorgungsspannung versorgt wird, erlaubt es, den Aufwand für den entsprechenden Speicher zu reduzieren, ohne die Zugriffszeit im Seitenmodus zu sehr zu beeinträchtigen.
• Dadurch gekennzeichnet, betrifft die Erfindung daher ein Schreibverfahren im Seitenmodus in einem nicht-flüchtigen, elektrisch löschbaren und programmierbaren Speicher in einem integrierten Schaltkreis, der eine Speicheranordnung umfaßt, die in Matrizenform in Spalten und Zeilen von Speicherworten organisiert ist, wobei jedes Speicherwort eine Vielzahl von Speicherzellen umfaßt, die jeweils einer Bitleitung zugeordnet sind, einen Zeilendecodierer und einen Spaltendecodierer, die Zeilenauswahlsignale und entsprechend Spaltenauswahlsignale ausgeben, welche es ermöglichen, geeignete Spannungspegel anzulegen, um auf die Speicheranordnung lesend oder schreibend zuzugreifen, und Mittel zum Schreiben im Seitenmodus einen temporären Speicher umfassen, um die in die Seite zu schreibenden Daten zu speichern. Gemäß der Erfindung umfaßt das Verfahren die Auswahl einer Spalte des Speichers als zu schreibende Seite.
• Gemäß einer Ausführung der Erfindung umfaßt das Schreibverfahren im Seitenmodus:
• – eine Initialisierungsphase, die das Schreiben einer Auswahlinformation der zu beschreibenden Seite in einen Speicherlatch, der mit einer Spalte der nicht-flüchtigen Speicheranordnung verknüpft ist, und das Schreiben jedes zu schreibenden Datums der Seite in einen temporären Speicher umfaßt und,
• – eine Schreibphase, welche das Auswählen von Zeilen der nicht-flüchtigen Speicheranordnung in Abhängigkeit von dem Inhalt des temporären Speichers umfaßt.
• Die Erfindung umfaßt ferner eine Architektur eines nicht-flüchtigen elektrisch programmierbaren und löschbaren Speichers in einem integrierten Schaltkreis, in dem eine zu schreibende Seite einer Speicherspalte entspricht.
• Weitere Ausführungen und Vorteile der Erfindung sind in der folgenden Beschreibung einer Ausführung beschrieben, die beispielhaft und nicht beschränkend zu verstehen ist, und in der auf die angefügten Zeichnungen verwiesen wird, wobei die Zeichnungen im einzelnen zeigen:
• 1 zeigt ein allgemeines Blockdiagramm eines Speicherschaltkreises des EEPROM-Typs nach dem Stand der Technik, der einen Seitenmodus ausführt;
• 2 zeigt ein allgemeines Blockdiagramm eines erfindungsgemäßen Speicherschaltkreises des EEPROM-Typs, der einen Seitenmodus durchführt;
• 3 ist ein detaillierteres Diagramm eines in der Erfindung verwendeten Speichers;
• 4 stellt die Hochspannungslatches und die Hochspannungs-Umschalterschaltkreise in dem erfindungsgemäßen Speicherschaltkreis dar, die im Seitenmodus verwendet werden;
• 5 ist ein detailliertes Diagramm eines Hochspannungslatches, das in der Erfindung verwendet wird;
• 6 stellt ein Blockschaltbild des erfindungsgemäßen Schreib-Steuerschaltkreises für den Seitenmodus dar;
• 7 zeigt detailliert den Erzeugerschaltkreis für die Auswahlsignale der Zeilen der Speicheranordnung durch den Steuerschaltkreis von 6;
• 8 ist ein Ablaufdiagramm der Lösch-/Programmier-Phasen im Seitenmodus gemäß der Erfindung; und
• 9a und 9b sind vereinfachte Schaltbilder, welche die Polarisationsspannungen angeben, die beim Löschen und beim Programmieren an die entsprechenden Speicherzellen angelegt werden.
• Die 2 zeigt ein Architekturbeispiel eines Speicherschaltkreises, der ein Schreibverfahren im Seitenmodus gemäß der Erfindung durchführt. Bei diesem Beispiel handelt es sich um einen Speicherschaltkreis mit parallelem Zugriff, der insbesondere, den Zugriffsmodus betrifft.
• Die Erfindung ist genau so gut für einen Speicherschaltkreis mit seriellem Zugriff anwendbar.
• Die gemeinsam in den 1 und 2 auftretenden Elemente werden mit den gleichen Bezugszeichen bezeichnet. Insbesondere ist die Speicheranordnung 5 unverändert.
• Das Schreibverfahren im Seitenmodus gemäß der Erfindung erlaubt es, das Schreiben eines, mehrerer oder aller Speicherworte einer Spalte der Speicheranordnung zu verwalten. Gemäß diesem Verfahren entspricht eine Seite einer Spalte der Speicheranordnung. In dem Beispiel der Architektur, die in 2 dargestellt ist, hat man daher m + 1 Seiten, die m + 1 Spalten Col₀, ..., Col_m der Speicheranordnung 5 entsprechen.
• Dadurch kann die Anzahl der Hochspannungslatches verringert werden, welche notwendig sind, um die Speicherzellen der Worte der angesprochenen Seite zu löschen und zu programmieren, wodurch die Verwendung eines Hochspannungs-Umschalters HVX ermöglicht wird, der dem Zeilendecodierer DECX zugeordnet ist, wobei eine selektive Auswahl der zu schreibenden Speicherzeilen von dem Inhalt der Worte in dem temporären Speicher abhängig ist.
• Für den im besonderen dargestellten Fall, der das Schreiben von nur bestimmten Worten in die Seite gestattet, enthalten die Worte, welche in dem temporären Speicher gespeichert sind, jeweils ein Positionsbit des Wortes in der Seite, und die Informationsbits entsprechen den zu schreibenden Daten.
• In diesem Kontext werden alle Speicherzellen gemäß dem erfindungsgemäßen Schreibverfahren im Seitenmodus gelöscht, für welche die Analyse des Inhalts des temporären Speichers ein entsprechendes aktiviertes Positionsbit angibt, und von diesen Zeilen werden nur diejenigen Bitleitungs-weise programmiert, deren Analyse der Speicherinhalts ein Informationsbit ergibt, das Null entspricht.
• Wenn die Möglichkeit des Schreibens nur bestimmter Worte in die Seite nicht vorgesehen ist, wird die Gesamtlöschung der Spalte für alle Zeilen durchgeführt. In diesem Fall muß der Inhalt des temporären Speichers nicht analysiert werden.
• Somit wird der Zeilendekodierer DECX gemäß dem erfindungsgemäßen Schreibverfahren durch einen Schaltkreis deaktiviert, welcher den Inhalt des temporären Speichers analysiert, um am Ausgang Zeilenauswahlsignale bereitzustellen.
• Eine entsprechende Architektur umfaßt daher einen temporären Speicher MT, der mit der logischen Versorgungsspannung Vcc des Schaltkreises versorgt wird, um die in den Speicher zu schreibenden Daten zu halten, einen Schaltkreis 6, um das Schreiben des nicht-flüchtigen Speichers im Seitenmodus zu steuern, der geeignet ist, Zeilenauswahlsignale Row₀–Row_p in Abhängigkeit des Inhalts des temporären Speichers MT zu erzeugen, sowie ein Latch LCG₀– LCG_M pro Spalte Col₀–Col_m in der nicht-flüchtigen Speicheranordnung 5, um eine Seitenauswahlinformation zu speichern.
• Der temporäre Speicher MT kann typischerweise Speicherelemente des bistabilen Typs oder Latches umfassen.
• Da gemäß der Erfindung eine Seite einer Spalte entspricht, umfaßt der temporäre Speicher MT ferner so viele Speicherelemente MOT0–MOTp wie Zeilen Wl₀–Wl_p der nicht-flüchtigen Speicheranordnung, beispielsweise p + 1.
• In einer Schreib-Initialisierungsphase für den Seitenmodus empfängt dieser temporäre Speicher MT die zu schreibenden Daten über den internen Dateneingangsbus Di0–Di7. Dieser wird beim Schreiben durch einen logischen Schaltkreis 7 verwaltet, der Adreßsignale ADRX empfängt und am Ausgang ein Schreibsignal, LOAD, sowie Schreibauswahlsignale WM₀– WM_p ausgibt, die jeweils das Schreiben von Informationsbits der Daten, welche an den Eingängen Di0–Di7 vorliegen, bei einer den Informationsbits entsprechenden Position und das Positionieren eines entsprechenden Positionsbits erlauben. Am Ende der Initialisierungsphase enthält der temporäre Speicher für jede vorliegende Positionsadresse des externen Adreßbusses die Informationsbits der entsprechenden Daten, die über den externen Adreßbus vorliegen, sowie ein Informationsbit der aktivierten Position.
• In dem Beispiel entspricht das Bit MD0 dem Informationsbit der Position POSBIT, und die Bits MD1–MD8 entsprechen den Informationsbits DATABIT₀,..., DATABIT₇, die in den nicht-flüchtigen Speicher zu schreiben sind und jeweils an der entsprechenden Bitleitung WM₀,..., WM₇ vorliegen.
• Das Positionsinformationsbit wird über das Schreibauswahlsignal positioniert, das dem temporären Speicher zugeordnet ist. Beispielsweise ist dieses in dem Speicherwort MOT₀ an der Stelle 1 durch das Signal WM₀ positioniert, wenn eine entsprechende Adresse empfangen wurde. Dadurch wird ein Schreiben der gesamten oder eines Teils der Seite ermöglicht, wobei die Analyse des Positionsbits eine Aussage erlaubt, ob das entsprechende Datum berücksichtigt wird, oder nicht. Wenn diese Möglichkeit des teilweisen Schreibens der Seite nicht umgesetzt werden muß, ist die gesamte Logik, die mit dem Positionsbit verknüpft ist, überflüssig.
• Ein Re-Initialisierungssignal RESET gestattet es, alle Elemente des temporären Speichers auf 0 zurückzusetzen. Dieses Signal wird durch den allgemeinen Steuerschaltkreis 4 jedesmal beim Anlegen einer Spannung an den integrierten Schaltkreis und bei jedem neuen Schreibvorgang im Seitenmodus aktiviert.
• Schließlich empfängt der temporäre Speicher MT Lese-Auswahlsignale RM₀–RM₇, die von dem Lese-Steuerschaltkreis 6 im Seitenmodus angelegt werden, wodurch die Auswahl und das Lesen der Bits MD0–MD8 eines Wortes des temporären Speichers ermöglicht wird. Diese Informationsbits werden von dem Schreib-Steuerschaltkreis 6 im Seitenmodus am Ende der Analyse der Inhalte des temporären Speichers empfangen.
• Ein Beispiel des temporären Speichers MT ist in der 3 detailliert dargestellt. Er umfaßt p + 1 Speicherelemente MOT0 bis MOTp. Jedes Wort umfaßt in diesem Beispiel 1 + 8 Informationsbits. Das erste Informationsbit ist das Informationsbit POSBIT bezüglich der Position des Wortes in der Seite, und die darauffolgenden 8 Bits DATABIT0-DATABIT7 entsprechen den Informationsbits, die in den nicht-flüchtigen Speicher zu schreiben sind.
• Jedes Bit wird in einem Element des (bistabilen) Latch-Typs mit zwei Eingangs/Ausgangsknotenpunkten Q und /Q gespeichert.
• Für das Positionsbit des Wortes POSBIT, wird der auf 1 gesetzte und mit dem Knoten Q verbundene Schaltkreis durch das Schreib-/Auswahlsignal des entsprechenden Wortes gesteuert, d.h., WM₀ für das Element MOT0.
• Der auf 0 gesetzte Schaltkreis, der mit dem Knoten /Q verbunden ist, wird durch das Signal RESET gesteuert.
• Der Leseschaltkreis ist in diesem Beispiel zwischen dem Knoten Q und die Ausgangsdatenleitung geschaltet, die MD0 entspricht, und wird von dem Lese-/Ausgangssignal gesteuert, das RM₀ entspricht.
• Für die anderen Informationsbits ist ein anderer Schaltkreis vorgesehen, der auf 1 gesetzt wird und mit dem Knoten Q verbunden ist sowie von einem Signal (LOAD AND Din0) gesteuert wird, sowie ein zweiter Schaltkreis, der auf 1 gesetzt wird, mit dem Knotenpunkt /Q verbunden ist und von dem komplementären Signal/(LOAD AND Din0) gesteuert wird. Die Signale LOAD AND Din0 und /(LOAD AND Din0) werden von einem Bestätigungsschaltkreis aus gegeben, um die Daten der Eingänge Din₀,..., Din₇ zu schreiben. Dieser Schaltkreis empfängt die Eingangsdaten sowie das Schreib-Bestätigungssignal LOAD und führt beispielsweise eine logische UND-Operation mit jedem Datenbit und dem Bestätigungssignal aus, um für jedes Latch ein Schreibsignal auszugeben. Ein Inverter gibt das komplementäre Signal aus.
• Ferner sind ein Schaltkreis zum Rücksetzen auf 0 an dem Knoten /Q sowie ein Leseschaltkreis an den Knoten Q vorgesehen, die denen für das Positionsbit identisch sind. Die Ausgangsdaten MD1 bis MD8 entsprechen somit den Informationsbits DATABIT₀ bis DATABIT₇ des temporären Speichers.
• Der Schreib-Steuerschaltkreis 6 empfängt im Seitenmodus an den Eingängen die Phasensignale Clk0–Clk7 sowie die Ausgangs-Datenbits MD0 – MD8 des temporären Speichers und verwaltet so den Lesezugriff durch die Erzeugung der Lese-Auswahlsignale RM₀–RM₇.
• Am Ausgang gibt dieser die Zeilen-Auswahlsignale ROW₀–ROW_p des nicht-flüchtigen Speichers in Abhängigkeit von dem Inhalt des temporären Speichers aus. Der Schaltkreis wird im weiteren näher beschrieben.
• Die Schreibmittel im Seitenmodus umfassen für jede Spalte einen Latch (Register) LCG₀ bis LCG_m, um die Seitenauswahlinformation zu speichern, sowie einen Hochspannungs-Multiplexerschaltkreis MUXHV₀,..., MUXHV_m.
• Der Hochspannungs-Multiplexerschaltkreis erlaubt das sukzessive Anlegen der Hochspannung an jede Bitleitung Bl₀–Bl₇ der entsprechenden Spalte gemäß der Reihenfolge der Hochspannungs-Phasensignale HClk₀ – HClk₇ und demzufolge einen bitleitungsweisen Programmierschritt.
• Die jeweiligen Elemente sind in der 4 detaillierter dargestellt.
• Jeder der Hochspannungs-Multiplexer MUXHV₀ ,..., MUXH_m umfaßt einen Hochspannungs-Umschalttransistor für eine der Bitleitungen Bl₀ bis Bl₇, wobei dieser Umschalttransistor von einem Hochspannungs-Phasensignal gesteuert wird, das mit HClk₀ ,..., HClk₇ verknüpft ist.
• Die Speicherlatches der Seitenauswahl sind ebenfalls Hochspannungslatches. Pro Spalte ist ein Speicherlatch zur Seitenauswahl vorgesehen. Wie in 5 detailliert dargestellt ist, umfaßt jedes Latch CGHV_i eine bistabile Speicherstufe, die mit Hochspannung VPP versorgt wird. Der Schaltkreis zum Setzen auf 1 wird von dem Spaltenauswahlsignal gesteuert, das SelCol_i entspricht, welches von dem Spaltendecodierer DECY des nicht-flüchtigen Speichers ausgegeben wird. Der Schaltkreis zum Rücksetzen auf 0, welcher mit dem Eingang-/Ausgangsknotenpunkt /Q verbunden ist, wird von dem Re-Initialisierungssignal RESET gesteuert. Jedes Latch umfaßt ferner eine Umschaltstufe für die Hochspannung der entsprechenden Spalte. In diesem Beispiel umfaßt diese Umschaltstufe einen Transistor T1, der über sein Gate mit dem Ausgang Q der bistabilen Stufe gesteuert wird, was dem Setzen auf 1 entspricht, um den Pegel eines Hochspannungs-Löschsteuersignals Erase-H für die entsprechende Spalte umzuschalten.
• Dieses Hochspannungs-Löschsteuersignal Erase-H wird üblicherweise nach einem logischen Löschbefehl Erase ausgegeben, der von dem Takt-Erzeugungsschaltkreis CLKGEN erzeugt wird. In dem Beispiel befindet sich dieses während der Löschphase auf dem Pegel 1 (VPP). Es geht daraufhin während der Programmierphase auf den Pegel 0 über, wie es in der 8 gezeigt ist.
• In der 4 ist ferner ein Schaltkreis 9 dargestellt, der mit der Masse der Spalten verbunden ist und von dem Signal Erase-H angesteuert wird. Dieser Schaltkreis umfaßt in diesem Beispiel einen Transistor pro Spalte, der zwischen dieser Spalte und der Masse (GND) des Schaltkreises geschaltet ist und durch den Signalpegel 0 des Befehls Erase-H aktiviert wird. Daher sind die Spalten der nicht-flüchtigen Speicheranordnung während der Programmierphase mit Masse verbunden, wie es aus der Signalreihenfolge des Ablaufdiagramms und aus der detaillierten Darstellung der an den nicht-flüchtigen Speicherzellen angelegten Pegel ( 8 und 9) ersichtlich ist.
• Der Lese-Schnittstellenschaltkreis 8, der die Verbindung der Bitleitungen einer Spalte mit dem Lese-Verstärkerschaltkreis 3 ermöglicht, ist in der 5 detaillierter dargestellt. Er umfaßt eine Stufe pro Spalte, d.h. m + 1 Stufen E₀ bis E_m. Jede dieser Stufen ist einer entsprechenden Spalte zugeordnet, um die Bitleitungen dieser Spalte Bl₀–Bl₇ mit den Leseverstärkern des Schaltkreises 3 des Datenausgangs gemäß dem Auswahlsignal der entsprechenden Spalte zu verbinden.
• Der Lese-Steuerschaltkreis 6 im Seitenmodus ist in der 6 detailliert dargestellt, die ein allgemeines Blockdiagramm zeigt, sowie in der 7, die ein detailliertes Beispiel der Realisierung der logischen Analysestufe für den Inhalt des temporären Speichers zeigt.
• Der Lese-Steuerschaltkreis 6 im Seitenmodus umfaßt eine logische Stufe 10, einen Demultiplexerschaltkreis 11 und einen Sequenzerschaltkreis 12.
• Die logische Stufe empfängt die Ausgangsdaten MDO bis MD8 des temporären Speichers am Eingang, die logischen Phasensignale Clk₀ bis Clk₇ und das logische Lösch-Steuersignal Erase. Diese logische Stufe stellt eine Zeilenauswahlinformation SELROW am Ausgang bereit. Diese Zeilenauswahlinformation wird an den Eingang des Demultiplexerschaltkreises 11 angelegt, der diese Information am Ausgang auf eines der Zeilenauswahlsignale Row₀ bis Row_p abhängig von den Lese-Auswahlsignalen RM₀ bis RM_p umschaltet, die von dem Sequenzerschaltkreis 12 dem temporäre Speicher MT zugeführt werden.
• Der Sequenzerschaltkreis 12 kann üblicherweise ein Zähler von 0 bis p sein. Er wird durch das logische Löschsteuersignale, Erase, und durch die Phasensignale Clk₀ bis Clk₇ aktiviert. Tatsächlich muß jedesmal in der Löschphase oder in jeder Programmierstufe der gesamte Inhalt des nicht-flüchtigen Speichers analysiert werden, um die Bereiche selektiv auszuwählen. Daher müssen für jede dieser Stufen die Lese-Auswahlsignale RM₀ bis RM_p des temporären Speichers sukzessiv regeneriert werden, um die in diesem temporären Speicher enthaltenen Daten sequentiell zu lesen, und es muß für jedes Datum in der logischen Auswahlstufe 10 entschieden werden, ob die entsprechende Zeile für die betreffende Phase im Bereich des gelesenen Wortes innerhalb des temporären Speichers liegt, oder nicht.
• Wenn man annimmt, daß die logischen Signale des Steuerbefehls Erase und der Phase Clk₀ bis Clk₇ alle beim Pegel 1 aktiv sind, genügt es, eine logische UND-Verknüpfung aller dieser Signale durchzuführen, um den Zähler in jeder Phase neu zu starten.
• Ein Beispiel der Realisierung der logischen Stufe ist in 7 dargestellt. In diesem Beispiel sind die Positions-Informationsbits bei einer 1 gültig. Die auf 1 stehenden Informationsbits entsprechen einem zu programmierenden Datum (Schreiben einer 1), und die Informationsbits, welche auf 0 gesetzt sind, entsprechen einem zu löschenden Datum (Schreiben einer 0).
• In der Löschphase müssen die Bereiche identifiziert werden, in denen ein Wort geschrieben werden soll. Der Inhalt des zu schreibenden Worts ist nicht relevant: einmal gelöscht, werden die zu schreibenden als 1 angenommen, um nur diese zu programmieren, und die anderen bleiben gelöscht (auf 0 gesetzt).
• In dieser Phase, deren Sequenz durch das logische Lösch-Steuersignal Erase vorgegeben ist, muß man daher lediglich das Positionsbit jedes Worts betrachten, um die Zeilen auszuwählen, für die das Positionsbit des entsprechenden Wortbereichs in dem temporären Speicher auf 1 gesetzt werden soll.
• In jeder Phase Clk₀ bis Clk₇ der Programmierung muß man in jedem Wort des temporären Speichers den Zustand des Informationsbits des gleichen Bereichs betrachten, wie die betreffende Bitleitung, um die Bereiche auszuwählen, für die das Bit mit einer 1 gelesen wird.
• Diese Auswahllogik kann auf einfache Weise durch Kombinationsschnittstellen realisiert werden. Für jede Entscheidungsstufe ist eine logische UND-Schnittstelle vorgesehen: eine erste Schnittstelle empfängt das Bit MD0, das dem Positionsbit POSBIT entspricht, und das logische Steuerlöschsignal Erase und gibt am Ausgang ein Entscheidungssignal Sel-e mit dem Pegel 1 aus, wenn die Löschphase durchgeführt wird (Löschen bei 1) und wenn das Bit gesetzt ist. Eine zweite logische Schnitstelle empfängt das Bit MD1, das dem Informationsbit DATABIT₀ entspricht, das Bit MD0, welches dem Positionsbit POSBIT entspricht, sowie das logische Phasensignal Clk₀. Sie stellt am Ausgang ein Entscheidungssignal Sel-p0 mit dem Pegel 1 bereit, wenn die Programmierphase der Leitung Bl₀ (Clk₀ bei 1) stattfindet, wenn das Positionsbit gesetzt ist, wodurch angezeigt wird, daß die Informationsbits gültig sind, und wenn das Informationsbit selbst 1 ist, wodurch angezeigt wird, daß eine Programmierung durchgeführt werden muß. Die anderen logischen Schnittstellen für die anderen Datenbits MD2 bis MD8 sind an dieser zweiten Schnittstelle identisch und werden von dem logischen Phasensignal gesteuert, das Clk₁ bis Clk₇ entspricht. Es sind daher neun Ausgangssignale Sel-e, Sel-p0,..., Sel-p7 vorgesehen. Diese Signale sind beim Pegel 1 aktiv.
• In diesem Beispiel werden diese in einer Schnittstelle oder in einer Logik kombiniert, um am Ausgang die Zeilenauswahlinformation Selrow auszugeben. Wenn in der Lesesequenz das i-te Wort MOT₁ des temporären Speichers an der Reihe ist, welches durch das Leseauswahlsi gnal RM_i gesteuert wird, verwendet der Demultiplexer 12 die Information Selrow bezüglich des entsprechenden Zeilenauswahlsignals Rowi.
• Die Steuerung eines Schreibvorgangs im Seitenmodus gemäß der Erfindung wird in 8 dargestellt; und die Pegel, die beim Löschen und bei der Programmierung an die Speicherzellen angelegt wurden, werden in den 9a und 9b dargestellt.
• Während der Löschphase (9a) empfängt eine Zeile W_i, die von dem Steuerschaltkreis 6 ausgewählt wurde, während dieser Phase die Hochspannung VPP. Die ausgewählte Spalte, beispielsweise die Spalte Cola in der 9a, empfängt über den Seitenauswahllatch, der auf 1 steht, ebenfalls die Hochspannung. Die anderen Latches haben immer den Pegel 0, wobei die restlichen Spalten eine hohe Impedanz HI aufweisen. So werden lediglich die Worte der ausgewählten Spalte gelöscht, die den ausgewählten Zeilen entsprechen.
• Am Ende der Löschphase geht der Pegel des Signals Erase-H auf 0 zurück. Die Programmierphase beginnt. Die Spalten werden von dem Schaltkreis 9 auf Masse (GND) gelegt. Die Programmierphase umfaßt acht Programmierschritte, einen für jede Bitleitung, die jeweils durch ein entsprechendes logisches Phasensignal gesteuert werden.
• Während des Programmierschritts der ersten Bitleitung Bl₀ empfangen die Bitleitungen Bl₀ der Speicheranordnung die Hochspannung VPP und die restlichen Bitleitungen weisen eine hohe Impedanz auf, wobei die Pegel durch die Multiplexer MUXHV₀ bis MUXHV_m eingebracht werden, welche durch die Hochspannungsphasensignale HClk₀ bis HClk₇ gesteuert werden. Eine Zeile Wl_i, die zur Programmierung in diesem Schritt durch den Steuerschaltkreis 6 ausgewählt ist, empfängt die Hochspannung VPP, während eine Zeile Wl_k, die nicht in diesem Schritt durch den Steuerschaltkreis 6 zur Programmierung ausgewählt ist, auf Masse gelegt ist. Dies gilt auch für jeden der acht Programmierschritte.
• In der 8 sieht man daher, daß das Signal Wl_i in der Löschphase (Löschen bei 1) auf VPP liegt und daraufhin zeitweise auf VPP und zeitweise auf 0, je nachdem, ob eine 1 oder eine 0 geschrieben werden soll.
• Die eben beschriebene Erfindung erlaubt die Verringerung der Anzahl der Hochspannungselemente, die zum Schreiben im Seitenmodus notwendig sind: sie umfaßt nicht mehr als m + 1 Hochspannungslatches und m + 1 Hochspannungsmultiplexer, wobei der logische Steuerschaltkreis 6 die Verwendung von Hochspannungsumschaltern HVX für die Zeilen ermöglicht.
• Die Zugriffszeit im Seitenmodus wird durch die Ablaufsteuerung leicht erhöht, welche zur Analyse des statischen Speichers notwendig ist, und liegt jedoch vollkommen zufriedenstellend in der Größenordnung von 10 ms.
• Die detaillierter beschriebene Architektur ist lediglich ein darstellendes Beispiel der Erfindung. Andere Architekturen sind möglich. Zudem sind Varianten bei dem Schreibverfahren möglich. Insbesondere kann in der Initialisierungsphase vorgesehen werden, den temporären Speicher mit dem Inhalt des nicht-flüchtigen Spaltenspeichers im Seitenmodus zu beschreiben, wobei die beim Schreiben vorgelegten Daten für den Seitenmodus daraufhin verwendet werden, um den Inhalt des temporären Speichers zu modifizieren. In diesem Fall wird eine Gesamtlöschung der Spalte durchgeführt und daraufhin eine erfindungsgemäße ausgewählte Programmierung. Es ist auch möglich, das Schreiben von nur einem Teil des Speichers zu erlauben, in welchem Fall das Löschen ebenfalls global wäre. Alle diese Varianten liegen innerhalb des Bereichs der Erfindung.

Claims (16)

1. Schreibverfahren im Seitenmodus für einen nicht flüchtigen, elektrisch löschbaren und programmierbaren Speicher in einem integrierten Schaltkreis, der eine Speicherstruktur (5) umfaßt, die in Spalten (Col_o,..., Col_m) und Zeilen (Wl_o,..., Wl_p) von Speicherworten als Matrix organisiert ist, wobei jedes Speicherwort eine Vielzahl von Speicherzellen (C0,..., C7), die jeweils einer Bitleitung (Bl₀,..., Bl₇) zugeordnet sind, sowie einen Zeilendekoder (DECX) und einen Spaltendekoder (DECY) umfaßt, die jeweils Zeilenauswahlsignale (Row₀,..., Row_p) und Spaltenauswahlsignale (Selcol₀,..., Selcol_m) bereitstellen, welche das Anlegen geeigneter Spannungsniveaus gestatten, um auf die Speicherstruktur lesend oder schreibend zuzugreifen, wobei Mittel zum Schreiben im Seitenmodus einen temporären Speicher (MT) umfassen, um die Daten während des Schreibens in einer Seite zu speichern, dadurch gekennzeichnet, daß das Verfahren das Auswählen einer Spalte des Speichers als zu beschreibende Seite umfaßt.
2. Schreibverfahren nach Anspruch 1, welches umfaßt: – eine Initialisierungsphase, die das Schreiben einer Seitenauswahl-Information bezüglich der zu schreibenden Seite in einen Speicherlatch, das mit einer Spalte der nicht flüchtigen Speicherstruktur verknüpft ist, und das Schreiben jedes in die Seite zu schreibenden Datums in einen temporären Speicher umfaßt, und – eine Schreibphase zum Schreiben des Inhalts des temporären Speichers (MT) in die ausgewählte Seite.
3. Schreibverfahren nach Anspruch 2, dadurch gekennzeichnet, daß ein Hochspannungslatch pro Spalte der nicht flüchtigen Speicherstruktur verwendet wird, um die Seitenauswahl-Information zu speichern.
4. Schreibverfahren nach Anspruch 3, dadurch gekennzeichnet, daß der Spaltendekoder (DECY) während der Initialisierungsphase am Eingang eine Spaltenadresse empfängt und am Ausgang ein Zeilenauswahlsignal (Selcol_i) bereitstellt, das dem Auslösen des Schreibens des Seitenauswahl-Informationsbits in dem jeweiligen Hochspannungslatch (LCG_i) entspricht.
5. Schreibverfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, daß die Schreibphase einen Löschschritt und einen Programmierschritt umfaßt und daß der Programmierschritt Bitzeile für Bitzeile der ausgewählten Spalte durchgeführt wird, wobei jeder Programmierschritt einer Bitzeile abhängig von dem jeweiligen Informationsbit in jedem Wort, das in dem temporären Speicher enthalten ist, das Erzeugen von Zeilenauswahlsignalen (Row₀,..., Row_p) umfaßt.
6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß jedes Wort in dem temporären Speicher (MT) Informationsbits (DATABIT₀,..., DATABIT₇), die dem zu schreibenden Datum entsprechen, sowie ein Positionsbit (POSBIT) des Wortes innerhalb der Seite umfaßt, und daß die Löschphase das Erzeugen von Zeilenauswahlsignalen (Row₀,..., Row_p) umfaßt, die von den Bits der Positionsinformation abhängen, welche in dem temporären Speicher enthalten sind.
7. Schreibverfahren nach Anspruch 6, dadurch gekennzeichnet, daß das Erzeugen der Zeilenauswahlsignale (Row₀,..., Row_p) in jedem Programmierschritt einer Bitzeile zudem von dem Positionsbit in jedem der Worte abhängt, welche in dem temporären Speicher enthalten sind.
8. Schreibverfahren nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß während der Löschphase die Seitenauswahlinformation, die in einem der Latches der Auswahlseiten gespeichert ist, das Anlegen einer hohen Spannung an die so ausgewählten Spalte gestattet.
9. Architektur eines nicht flüchtigen, elektrisch programmierbaren und löschbaren Speichers in einem integrierten Schaltkreis, der eine Speicherstruktur (5) umfaßt, die in Spalten (Col₀,..., Col_m) und Zeilen (Wl₀,..., Wl_p) von Speicherworten als Matrix organisiert ist, wobei jedes Speicherwort eine Vielzahl von Speicherzellen (C0,... C7), die jeweils einer Bitleitung (Bl₀,..., Bl₇) zugeordnet sind, sowie einen Zeilendekoder (DECX) und einen Spaltendekoder (DECY) umfaßt, die entsprechend Zeilenauswahlsignale (Row₀,..., Row_p) und Spaltenauswahlsignale (Selcol₀,..., Selcol_m) bereitstellen, welche das Anlegen von geeigneten Spannungsniveaus gestatten, um auf die Speicherstruktur zum Lesen oder zum Schreiben zuzugreifen, und ferner Mittel zum Schreiben im Seitenmodus umfaßt, die einen temporären Speicher (MT) aufweisen, um die zu schreibenden Daten in einer Seite zu speichern, dadurch gekennzeichnet, daß diese Seite eine Spalte des Speichers ist.
10. Speicherarchitektur nach Anspruch 9, dadurch gekennzeichnet, daß die Mittel zum Schreiben im Seitenmodus ein Latch (LCG₀,..., LCG_m,) pro Zeile der nicht flüchtigen Speicherstruktur umfassen, um eine Seitenauswahl-Information aufzunehmen, sowie einen logischen Steuerschaltkreis (6), um die Zeilenauswahlsignale (Row₀,..., Row_p) in Abhängigkeit des Inhalts des temporären Speichers in einem Schreibschritt der Spalte der nicht flüchtigen Speicherstruktur bereitzustellen.
11. Speicherarchitektur nach Anspruch 10, dadurch gekennzeichnet, daß die Latches zum Speichern der Seitenauswahlinformation Hochspannungslatches sind.
12. Speicherarchitektur nach Anspruch 11, dadurch gekennzeichnet, daß beim Schreiben jedes Latch (LCG₀,..., LCG_m) von einem Spaltenauswahlsignal (Selcol₀,..., Selcol_m) gesteuert wird, welches der Seitenauswahl-Information entspricht, deren Inhalt in einer Löschphase das Anlegen einer hohen Spannung lediglich an die Spalte, welche der ausgewählten Seite entspricht, gestattet.
13. Speicherarchitektur nach einem der Ansprüche 9 bis 12, dadurch gekennzeichnet, daß der logische Steuerschaltkreis Mittel (10, 11, 12) zum sukzessiven Ausgeben der Zeilenauswahlsignale (Row₀,..., Row_p) Bitleitungs-weise als Funktion eines entsprechenden Informationsbits in jedem Wort des temporären Speichers umfaßt, wodurch eine zeilenselektive Programmierung des nicht flüchtigen Speichers ermöglicht wird.
14. Speicherarchitektur nach Anspruch 13, dadurch gekennzeichnet, daß jedes Wort in dem temporären Speicher (MT) Informationsbits (DATABIT₀,..., DATABIT₇) umfaßt, die den zu schreibenden Daten und einem Positionsinformationsbit des Wortes entsprechen, wobei der logische Steuerschaltkreis (6) Mittel (10, 11,. 12) umfaßt, die von einem logischen Löschsteuersignal (erase) aktiviert werden, um Zeilenauswahlsignale (Row₀,..., Row_p) auszugeben, die den Positionsinformationsbits (POSBIT) entsprechen, welche in dem temporären Speicher (MT) enthalten sind, wodurch eine zeilenselektive Löschung des nicht flüchtigen Speichers gestattet wird.
15. Speicherarchitektur nach Anspruch 14, dadurch gekennzeichnet, daß die Mittel zum sukzessiven, Bitleitungs-weisen Ausgeben der Zeilenauswahlsignale das Positionsbit jedes Wortes in dem temporären Speicher berücksichtigen, um zeilenselektiv zu programmieren.
16. Speicherarchitektur nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, daß die Speicherarchitektur Mittel (CLKGEN) zum Bereitstellen eines logischen Phasensignals (Clk0,..., Clk7) und eines entsprechenden Phasensignals hoher Spannung (HClk0,..., HClk7) umfaßt, um die Programmierung jeder Bitleitung fortlaufend zu steuern, wobei diese Signale jeweils an den logischen Steuerschaltkreis (6) und an einen Hochspannungs-Verbindungsschaltkreis (MUXHV₀,..., MUXHV_m) über die Bitleitungen angelegt werden.