TW201629978A - 半導體裝置之控制電路及其方法 - Google Patents

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Abstract

在半導體裝置中，有別於傳統技術，當重置指令(reset command)被輸入時，該重置指令可以藉由一簡單的方法以及電路在短期間內執行。半導體裝置的控制電路(control circuit)適用於控制時脈產生器(clock generator)，以產生可變頻的系統時脈(system clock)。其中，在正常操作模式的半導體裝置，是由控制電路根據重置指令改變系統時脈的頻率，由第一頻率改變為第二頻率，其中第二頻率高於第一頻率，並且對半導體裝置執行中斷程序(interrupt process)，以從正常操作模式(normal operating)進入重置時序模式(reset sequence mode)。

Description

半導體裝置之控制電路及其方法
本發明是有關於一種半導體裝置，特別是有關於一種電子式可複寫非揮發性半導體記憶體(electronically rewritable non-volatile semiconductor memory device，EEPROM)的寫入與抹除電路(如快閃式記憶體(flash memory))與其方法。
在習知技術中，高度集成(highly integrated)反及閘式(NAND)非揮發性半導體記憶體裝置藉由連結多個記憶胞電晶體(memory cell transistors)(後面稱為記憶胞)來建構，在位元線(bit lines)與源極線(source lines)之間去建構反及閘串列(NAND string)(例如，可參考專利文件1)。
圖1的方塊圖顯示一個傳統範例的反及閘式的快閃電子可抹拭唯讀記憶之整體結構。圖2繪示為圖1中記憶胞陣列10(memory cell aray10)的結構和其周邊的電路的電路圖。
參照圖1，傳統範例的反及閘式快閃電子可抹拭唯讀記憶之整體結構包含了記億胞陣列10、控制其操作的控制電路11、列解碼器12(row decoder)、高電壓產生電路13(high voltage generating circuit)、包含資料重複讀寫電路的頁緩衝器14(page buffer circuit)、行解碼器15(column decoder)、指令暫存器17(command register)、位址暫存器18(address register)、操作邏輯控制器19(operation logic controller)、狀態暫存器20(status register)、待命/忙碌的輸出端53(ready/busy-bar output terminal)、資料輸入/輸出緩衝器50(data input/output buffer)及資料輸入/輸出端51(data input/output terminal)。
在記憶胞陣列10中的反及記憶胞單元(NAND cell unit)NU(NU0、NU1…)，舉例來說它會藉由連結16個堆疊閘(stack-gate)去建構，其形成一組電子可複寫非揮發性記憶胞MC0～MC15，如圖2所示。每個反及記憶胞單元NU的汲極(drain)端透過選擇閘電晶體SG1 (selective gate transistor)去連接位元線(bit line，BL)，而每個反及記憶胞單元NU的源極(source)端透過選擇閘電晶體SG2 (selective gate transistor)去連接共用源極線CELSRC (common source line)。記憶胞(memory cells)的控制閘被排列在列方向上並耦接至一共用字元線(common word line)，選擇閘電晶體SG1、SG2的電晶體的閘極連接選擇閘極線SGD (selective gate line)、SGS平行排列於字元線WL(word line)。做為一個寫入與讀取單元的一個頁面是一組字元線WL選擇的記憶體。做為一個資料抹除單元的一個區塊是一組多個第一頁面反及記憶胞單元或是其整是倍數。為了進行重複寫入與讀取頁面單元(page unit)的資料，在每一個位元線頁緩衝器電路14包含了感測放大器電路(sense amplifier circuit)與閂鎖電路(latch circuit)。
在圖2的記憶胞陣列10具有簡化的結構，然而，其具有多條位元線可分享一頁緩衝器的結構。在此情況，當寫入或讀取資料時，被選擇連接至頁緩衝器的位元線數目是一個頁面單元。圖2顯示了在記憶胞陣列的區域中，藉由輸入/輸出端51(data input/output terminal)來輸入或輸出資料。為了去選擇記憶胞陣列10的位元線BL和字元線WL，列解碼器12與行解碼器15被個別地放置。控制電路11執行了資料讀、寫與抹除的時序控制。高電壓產生電路13被控制電路11所控制，產生高電壓或是中電壓提供讀、寫與抹除使用。由控制電路11控制的狀態暫存器20儲存剛結束的程式化或抹除的通過或是失敗(pass/fail)的資訊，以及晶片是否在進行程式化、抹除或是讀取的狀態。從待命/忙碌的輸出端53輸出的狀態為高(high)時視為準備進入下個操作，而低(low)時視為忙碌於現階段的操作。
資料輸入/輸出緩衝器50用以輸入或輸出資料以及輸入位址訊號，特別是資料透過資料輸入/輸出緩衝器50和資料線52在輸入/輸出端51和頁緩衝器14之間進行傳輸，從輸入/輸出端51輸入的位址訊號被儲存在位址暫存器18，並且傳送至列解碼器12和行解碼器15進行解碼。動作控制指令從輸入與輸出端51被輸入，被輸入的指令被解碼並儲存在指令暫存器17，以使指令控制控制電路11。外部控制訊號像是晶片致能信號(chip enable signal)、指令閂鎖致能信號(command Latch enable signal)、位址閂鎖致能信號(address latch enable signal)、寫入致能信號(write-in enable signal)、讀取致能訊號(readout enable signal)等等，被帶入操作邏輯控制器19 (operation logic controller)。因此，內部控制訊號對應動作模式而被產生。內部控制訊號被使用在控制在資料輸入/輸出緩衝器50上的資料閂鎖與傳輸程序，並進一步被傳輸至控制電路11進行動作控制。
頁緩衝器14有兩個閂鎖電路(latch circuit)14a和14b可供多值動作(multi-valued action)或快取功能(cache function)，其藉藉由切換來執行。尤其當一個記憶體胞記憶了一個位元的雙值資料(two value data)時，提供快取功能(cache funciton)。當一個記憶體胞記憶了一個兩位元的四值資料(four value data)，提供多值功能(multi-value funciton)或快取功能依然有效，雖然快取功能被位址所限制。
先前技術文件
專利文件:
專利文件1:日本公開專利H09-147582
專利文件2:日本公開專利2002-150780
解決問題
圖3a繪示當在圖1的反及閘式快閃電子可抹拭唯讀記憶體的程式化期間重置指令(FFh)被輸入時各個訊號的時序圖。圖3b繪示當在圖1中的反及閘式快閃電子可抹拭唯讀記憶體的資料抹除期間重置指令(FFh)被輸入時各個訊號的時序圖。在圖3中，為重置時間。舉例來說，如圖3a所示，在程式化期間內部電壓VPP是高電壓，而在程式化操作藉由指令80-10(變成低(low))被執行後，重設程序藉由FF指令(回到高(high))被執行。
在反及閘式快閃記憶體中，如果重置指令在程式化期間被輸入，快閃記憶體將會停止目前的程式化動作並進入預備狀態(stand-by)。當重置被執行時，快閃記憶體中最重要的內部程序是高電壓和中電壓的放電，像是由字元線、位元線、井(well)、列解碼器與電荷幫浦(charge pump)。如果有很多的電荷殘留，有可能會對快閃記憶體造成損害。因此，重置程序被設計為著重於高電壓的放電(HV)。重置的問題在於實際重置時間與相對的規格值之間的容限(margin)非常的小，在這裡重置時間包含了放電時間與其他的控制時間。
圖4繪示圖1的反及閘式快閃電子可抹拭唯讀記憶的重置指令輸入執行程序的流程圖。
參照圖4，首先在步驟S1，判斷是否資料已經被讀取，若是，進入步驟S2，若否，則進入步驟S3。在步驟S2，讀取重置時序程序被執行，然後進入步驟S9。另一方面，在步驟S3，判斷是否為程式化模式(program mode)，若是，進入步驟S4，若否，則進入步驟S6。在步驟S4，判斷是否驗證中，若是，進入步驟S2，若否，則進入步驟S5。在步驟S5，程式化重置時序程序被執行，然後進入步驟S9。在步驟S6，判斷是否為抹除模式(erase mode)，若是，進入步驟S7，若否，則進入步驟S9。在步驟S7，判斷是否驗證中，若是，進入步驟S2，若否，則進入步驟S8。在步驟S8，抹除重置時序程序被執行，然後進入步驟S9。在步驟S9，其他程序被執行以及重置指令輸入程序完成。
此外，在步驟S5的程式化重置時序程序中，許多訊號的設置循環(cycles)被要求要有以下程序。
﹙1﹚設定Y重置訊號;
﹙2﹚設定X重置訊號;
﹙3﹚關閉字元線的高電壓電荷幫浦;
﹙4﹚設定字元線的高電壓放電;
﹙5﹚設定等待時間與其他訊號;
﹙6﹚關閉週邊電路(peripheral circuit)的高電壓電荷幫浦;
﹙7﹚設定週邊電路的高電壓放電;
﹙8﹚設定其他等待時間與其他訊號;
﹙9﹚關閉週邊電路的中電壓電荷幫浦;
﹙10﹚設定週邊電路的中電壓放電;以及
﹙11﹚重設各種訊號
當重置指令被輸入，隨後重置指令被解碼，中央處理單元(CPU)控制反及閘式快閃記憶體，暫時停止目前正在執行的操作。此程序將花費很多時脈循環(clock circle)。由於電子負載的放電，放電路徑無法被切斷，如此放電路徑電晶體的閘極需要保持電壓一段期間。在這裡需要基於時脈在適當時間傳送多個控制訊號。這些控制訊號將花費許多時脈循環。花費長放電時間和多個訊號時脈循環，結果將減少規格值的容限。
本發明的目標是提供半導體裝置、半導體裝置的控制電路以及其方法，並且比較先前技術，當重置指令被輸入，能在一個短的週期時間執行，舉例來說，能夠使用在像是快閃記憶體的非揮發性記憶體裝置。
本發明提供一種半導體裝置之控制電路及其方法，舉例來說，在像是快閃記憶體的非揮發性記憶體裝置中，當重置指令被輸入時，重置指令程序的輸入處理，相較於先前技術，可在一個較短的期間被執行。
﹝問題的解決手段﹞
本發明的半導體裝置的控制電路用以控制時脈產生器(clock generator)產生可變頻率的系統時脈(system clock)，其中在半導體裝置的正常操作模式中，控制電路根據重置指令藉由時脈產生器改變系統時脈的頻率，從第一頻率(first frequency)改變為第二頻率(second frequency)，其中第二頻率高於第一頻率，並且對半導體裝置執行中斷程序，以從正常的操作模式進入到重置時序模式。
在本發明的一實施例中，上述控制電路包括時脈產生器以及分頻器，時脈產生器用以產生預設的基礎時脈，分頻器藉由劃分來自時脈產生器的基礎時脈的頻率而產生系統時脈。
在本發明的一實施例中，上述半導體裝置的控制電路除了原來的時脈產生器，更包括其他的時脈產生器，為半導體裝置產生電荷幫浦電路的電荷幫浦時脈。
在本發明的一實施例中，上述時脈產生器更包括一電路，其根據多位元的重置模式訊號改變系統時脈的頻率。
本發明的半導體裝置包括針對半導體電路的控制電路。
在本發明的一實施例中，上述半導體裝置是非揮發性記憶體裝置。
在本發明的一實施例中，上述第二頻率在讀取、寫入和抹除模式中具有不同的頻率。
基於上述，本發明實施例的半導體記憶體裝置的控制電路及其方法，舉例來說，在像是快閃記憶體的非揮發性記憶體裝置中，當重置指令被輸入時，重置指令程序的輸入處理，相較先前的技術，可使用非常簡單的方法和電路，在較短的期間內被執行。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
現將參照附圖，詳細地說明本發明之較佳實施例中的實例。可能的話，在圖示中使用相同的元件符號及描述指示相同或類似的元件。
圖5繪示本發明一實施例的重置指令輸入程序的流程圖。圖6繪示圖5重置指令輸入的程序的系統時脈的時序圖。
參照圖5，當重置指令被輸入，首先在步驟S11，指令解碼程序被執行以解碼重置指令。接著，步驟S12與S13被執行。在步驟S12中，中央處理單元的中斷程序被執行。在步驟S13，時脈頻率的變化程序(圖6)被執行，然後在步驟S14其他程序被執行以及重置指令輸入程序完成。當重置指令在步驟S11被辨識出時，在步驟S12中，中央處理單元進入重置時序模式，然後圖4所示的重置時序程序在步驟S14中被執行。
在本實施例的重置時序程序中，藉由設定系統時脈頻率高於在正常操作期間的頻率，時脈的循環時間可被縮短。在先前技術中，當重置指令被輸入時中央處理單元的中斷程序被執行，以及從正常操作進入重置程序。這裡中央處理單元可為控制電路11或如外部控制器的中央處理單元。
在本實施例中，改變時脈頻率的控制訊號被額外的產生。這裡，時脈頻率被決定以最佳化正常操作，正常操作包含了許多不同步驟，例如電源(power source)的設置、為了字元線、井(well)以及操作模式變化的高電壓增強控制。然而，重設時序只包含放電過程，其較正常程序簡單。因此，較高的頻率能夠被使用。如果頻率增加了10％，重置時間tRST 最多可被減少10％。
圖7繪示本發明一實施例的時脈產生電路(clock generating circuit)的結構的電路圖。在圖7中，時脈產生電路包括環形震盪器1和分頻器2。這裡，環形震盪器1包括由反及閘21(NAND)、反相器22~25以及電阻R1形成的迴路電路(loop circuit)、用以決定基礎震盪頻率(base oscillation frequency)的電容Cr，其連接電阻R1、以及用來調整震盪頻率的電容Cn，其透過傳輸閘27連接電阻R1的一端。這裡，環形震盪器1的震盪開/關(on/off)能藉由時脈致能信號EN被控制，其被輸入至反及閘21(NAND gate)。此外，重置模式訊號透過反相器26，被輸入至傳輸閘27的非反向控制(non inverting control)輸入端。這裡，電容電路28用來根據重置模式訊號決定是否切換電容Cn去連接環形震盪器1的迴路電路，其訊號由電容Cn、傳輸閘27和反相器26所形成。
分頻器2產生系統時脈、電荷幫浦時脈、計時器時脈(timer clock)以及其它時脈，其它時脈是藉由對環狀震盪器1產生的基礎時脈(base clock)分頻所得來的。
上述的時脈產生電路被以如下方式所操作。
﹙1﹚在正常的操作模式中，重設模式訊號還沒被輸入，傳輸閘27被打開，且基礎時脈的震盪頻率fnormal 忽略了反相器的延遲，震盪頻率fnormal 可以下式表示：
[方程式1](1)
﹙2﹚在重置時序模式中，重置模式訊號被輸入，傳輸閘27被關閉，而基礎時脈的震盪頻率freset 可以下式表示：
[方程式2] (2)
這裡，freset ＞ fnormal .
換句話說，在正常操作模式，電容Cr + Cn的行為像是RC延遲電路的電容；在重置時序模式只由電容Cr的行為像是RC延遲電路的電容。通常，系統時脈的頻率與其他電路的系統時脈會彼此不相同，藉由對具有較高的基礎時脈頻率的基礎時脈分頻，分頻器2能夠產生不同頻率的時脈。
如上所述，在本實施例的重置時序模式中，與正常操作模式比較，可藉由產生具有更高頻率的基本時脈，舉例來說，像是快閃記憶體的非揮發性記憶體裝置中，當重置指令被輸入時，重置指令輸入程序的處理，相較於先前技術，可在更短的期間內執行。
變化實施例1
圖8繪示本發明變化實施例1的時脈產生電路的結構的電路圖。參照圖8，比較變化實施例1的時脈產生電路和圖7實施例的時脈產生電路，差異如下所示。
﹙1﹚包括代替分頻器2的分頻器2A，分頻器2A產生除了電荷幫浦時脈外的其他時脈。
﹙2﹚更進一步包括用來產生電荷幫浦時脈的環形震盪器1A，除了電容Crc, Cnc外，環狀震盪器1A的形成相似於環狀震盪器1。
差異性詳述如下
圖8中，環狀震盪器1A包括由反及閘31、反相器32~35和電阻R2形成環狀而形成的迴路電路、決定基礎震盪頻率的電容Crc，其連接電阻R2、決定調整震盪頻率的電容Cnc，其透過傳輸閘37連接電阻R2的一端。這裡，環形震盪器1A的震盪開/關可基於被輸入至反及閘31的時脈致能訊號EN2而被控制。此外，電容電路38用來根據重置模式訊號切換電容Cnc是否連接環形震盪器1A的迴路電路，其中重置模式訊號由電容Cnc、傳輸閘37和反相器36所形成。此外，重置模式訊號被輸入至傳輸閘37的反向控制(inverting control)輸入端，並透過反相器36，被輸入至傳輸閘37的非反向控制(non inverting control)輸入端。
以上的時脈產生電路被以如下方式所操作。
﹙1﹚在正常的操作模式中，重設模式訊號還沒被輸入，傳輸閘37被打開，且基礎時脈的震盪頻率fnormalc 忽略了反相器的延遲，震盪頻率fnormalc 可以下式表示：
[方程式3](3)
﹙2﹚在重置時序模式中，重置模式訊號被輸入，傳輸閘37被關閉，而基礎時脈的震盪頻率fresetc 可以下式表示：
[方程式4](4)
這裡，fresetc ＜ fnormalc .
如上述環形震盪器1A的結構，重置時序模式的頻率fresetc 低於正常操作模式的頻率fnormalc ﹙在其他的變化實施例中，其可為相同﹚。在重置時序模式中，放電程序由一系列的步驟進行，因此電荷幫浦電路足夠去保持其電壓，與正常操作模式相比不需要操作在較大的電壓。
根據變化實施例1，除了產生電荷幫浦時脈的頻率，其操作效果與上述實施例相似。
變化實施例2
圖9繪示本發明變化實施例2的時脈產生電路的結構的電路圖。比較變化實施例2的時脈產生電路和圖7實施例的時脈產生電路，差異如下所示。
﹙1﹚包括代替環形震盪器1的環形震盪器1B。這裡，在環狀震盪器中1B，電容電路28被取代為三個電容電路28-0~28-2，其用來根據3位元的重置模式訊號切換各個電容Cn0~Cn2是否連接環形震盪器1B的迴路電路。
差異詳述如下
在圖9中，相似於電容電路28，電容電路28-0包含Cn0、反相器26-0、傳輸閘27-0，根據重置模式訊號的位元0藉由傳輸閘27-0的控制開/關切換電容Cn0是否連接環狀振盪器1B的迴路電路。此外，相似於電容電路28，電容電路28-1包含電容Cn1、反相器26-1、傳輸閘27-1，根據重置模式訊號的位元1藉由傳輸閘27-1的控制開/關切換電容Cn1是否連接環狀振盪器1B的迴路電路。此外，相似於電容電路28，電容電路28-2包含Cn2、反相器26-2、傳輸閘27-2，根據重置模式訊號的位元2藉由傳輸閘27-2的控制開/關切換電容Cn2是否連接環狀振盪器1B的迴路電路。這裡，電容組的每個電容Cn0~Cn2，可彼此相同，或是彼此不同。
如此，每個電容Cn0~Cn2可根據3位元的重置模式訊號被切換是否連接環形震盪器1B的迴路電路。在重置操作中，環狀振盪器的震盪頻率1B可被以9種方式改變。在晶圓測試(wafer test)中，對於重置模式的基礎時脈的頻率，可被設置成最佳頻率(optimum frequency)，其他效果與上述實施例相似。
此外，在本變化實施例中，3位元的重置模式和其他對應的電容電路被描述，然而本發明並不限於此，對於多個位元的調整是可能的。在重置模式中基礎時脈的頻率，可根據不同模式被設成各種頻率，如讀取、程式化或抹除模式。
在實施方式和以上的相關變化，對於反及閘式快閃記憶體的時脈產生電路被描述，然本發明並不限於此，舉例來說，亦可被適用於反或閘式快閃記憶體(NOR type flash memory)以及像是其他類型的非揮發性半導體記憶體裝置、半導體記憶體裝置或是半導體裝置。
在實施例和以上的變化實施例中，環狀振盪器被描述，然本發明並不限於此，其亦可是用來產生時脈的時脈產生器。
工業用途(industrial applicability)
綜上所述，本發明實施例的半導體記憶體裝置的控制電路及其方法，舉例來說，在像是快閃記憶體的非揮發性記憶體裝置，當重置指令被輸入時，相較先前的技術，重置指令程序的輸入處理可使用非常簡單的方法和電路，在較短的期間內被執行。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶胞陣列
11‧‧‧控制電路
12‧‧‧列解碼器
13‧‧‧高電壓產生電路
14‧‧‧頁緩衝器
15‧‧‧行解碼器
17‧‧‧指令暫存器
18‧‧‧位址暫存器
19‧‧‧操作邏輯控制器
20‧‧‧狀態暫存器
50‧‧‧資料輸入/輸出緩衝器
51‧‧‧資料輸入/輸出端
52‧‧‧資料線
53‧‧‧待命/忙碌的輸出端
NU0、NU1、NU2‧‧‧反及記憶胞單元
MC0～MC15‧‧‧電子可複寫非揮發性記憶胞
SG1、SG2‧‧‧選擇閘電晶體
BL‧‧‧位元線
CELSRC‧‧‧共用源極線
SGD、SGS‧‧‧選擇閘極線
WL、WL0、WL1‧‧‧字元線
14a、14b‧‧‧閂鎖電路
‧‧‧重置時間
t‧‧‧時間
VPP‧‧‧內部電壓
‧‧‧待命/忙碌
S1~S9‧‧‧反及閘式快閃電子可抹拭唯讀記憶的重置指令輸入執行程序的流程步驟
S11~S14‧‧‧重置指令輸入程序的流程步驟
1、1A、1B‧‧‧環形震盪器
2、2A‧‧‧分頻器
21、31‧‧‧反及閘
22~26、32~36、26-0~26-2‧‧‧反相器
R1、R2‧‧‧電阻
Cr、Cn、Cn0~Cn2、Crc、Cnc‧‧‧電容
27、27-0~27-2、37‧‧‧傳輸閘
EN、EN2‧‧‧時脈致能信號
28、28-0~28-2‧‧‧電容電路
L1‧‧‧資料閂鎖
L2‧‧‧快取閂鎖
CSL0~CSL511‧‧‧行選擇線
圖1繪示一傳統範例的反及閘式快閃電子可擦拭記憶體相關的示意圖。
圖2繪示圖1之記憶胞陣列10的結構及其週邊電路的電路圖。
圖3a是顯示當在圖1的反及閘式快閃電子可抹拭唯讀記憶體的程式化期間重置指令(FFh)被輸入時各個訊號的時序圖。
圖3b是顯示當在圖1中的反及閘式快閃電子可抹拭唯讀記憶體的資料抹除期間重置指令(FFh)被輸入時各個訊號的時序圖。
圖4繪示圖1的反及閘式快閃電子可抹拭唯讀記憶的重置指令輸入執行程序的流程圖。
圖5繪示本發明一實施例的重置指令輸入程序的流程圖。
圖6繪示圖5重置指令輸入的程序的系統時脈的時序圖。
圖7繪示本發明一實施例的時脈產生電路(clock generating circuit)的結構的電路圖。
圖8繪示本發明變化實施例1的時脈產生電路(clock generating circuit)的結構的電路圖。
圖9繪示本發明變化實施例2的時脈產生電路(clock generating circuit)的結構的電路圖。
1‧‧‧環形震盪器
2‧‧‧分頻器
21‧‧‧反及閘
22~26‧‧‧反相器
27‧‧‧傳輸閘
28‧‧‧電容電路
Cr、Cn‧‧‧電容
EN‧‧‧時脈致能訊號
R1‧‧‧電阻

Claims (7)

  1. 一種半導體裝置的控制電路，適用於控制一時脈產生器產生具有可變頻率的系統時脈，其中， 在該半導體裝置的一正常操作模式中，該控制電路根據一重置指令改變由該時脈產生器產生的該系統時脈的頻率，其中，該系統時脈的頻率由第一頻率改變為第二頻率，該第二頻率高於該第一頻率；以及 對該半導體裝置執行一中斷程序，以從該正常操作模式進入一重置時序模式。
  2. 如申請專利範圍第1項所述的半導體裝置的控制電路，該控制電路包括： 該時脈產生器，用以產生預設的一基礎時脈；以及 一分頻器，藉由劃分來自該時脈產生器的該基礎時脈的頻率，來產生該系統時脈。
  3. 如申請專利範圍第1項所述的半導體裝置的控制電路，更包括： 另一時脈產生器，除了上述時脈產生器外而被提供，用以產生使用於該半導體裝置的一電荷幫浦電路的一電荷幫浦時脈。
  4. 如申請專利範圍第1項所述的半導體裝置的控制電路，該時脈產生器更包括﹕ 一電路，根據多個位元的一重置模式訊號改變該系統時脈的頻率。
  5. 一種半導體裝置，包括如專利範圍第1項所述的該半導體裝置的該控制電路。
  6. 如申請專利範圍第5項所述的半導體裝置，其中該半導體裝置為一非揮發性記憶體裝置。
  7. 如申請專利範圍第6項所述的半導體裝置，其中在一讀取、一寫入以及一抹除模式中，該第二頻率具有不同的頻率。
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