JP3730506B2

JP3730506B2 - 半導体集積回路装置

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Publication number: JP3730506B2
Application number: JP2000342171A
Authority: JP
Inventors: 鉱一河合; 賢一今宮; 敏彦姫野
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-11-09
Filing date: 2000-11-09
Publication date: 2006-01-05
Anticipated expiration: 2020-11-09
Also published as: JP2002150780A

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に係り、特に半導体メモリ等の動作を制御する制御回路において、外部から非同期リセットが入力されたときのリセット方式に関する。
【０００２】
【従来の技術】
従来の技術を、不揮発性半導体メモリ（例えばＮＡＮＤフラッシュメモリ）を持つ半導体集積回路装置を参照して説明する。
【０００３】
図１４は、ＮＡＮＤフラッシュメモリを概略的に示す図である。
【０００４】
図１４中の参照符号１はＮＡＮＤセルであり、参照符号２、３、４、５はそれぞれ、ＮＭＯＳトランジスタを表している。ここで、ＮＭＯＳトランジスタ２、３、４、５のゲートに印加される信号を、それぞれＳＧＤ、ＳＧＳ、ＢＬＣ、ＢＬＰＲＥと呼ぶ。参照符号６は、書き込むデータを保持するラッチ回路である。また、参照符号７はロウデコーダを表している。ロウデコーダ７は、ワード線（ＷＬ）８を介してＮＡＮＤセル１、ドレイン側選択ゲート線９を介してＮＭＯＳトランジスタ３、ソース側選択ゲート線１０を介してＮＭＯＳトランジスタ４のゲートに電圧を印加する。
【０００５】
図１４に示すＮＡＮＤフラッシュメモリを参照して、実際の書き込み動作を説明する。
【０００６】
図１５は、ＮＡＮＤフラッシュメモリの書き込み動作を示す動作波形図である。
【０００７】
図１５に示すように、まず、信号ＳＧＤを“HIGH”にすることで、ビット線を充電可能な状態にする（状態Ｐ１）。
【０００８】
次に、信号ＢＬＣを“HIGH”とし、ラッチ回路６をビット線に接続し、ラッチ回路６にラッチされている書き込みデータを、ビット線に取り込む（状態Ｐ２）。ここで、データ“１”を書き込む場合、ビット線は充電され、データ“０”を書き込む場合には、ビット線は０Ｖを保つ。
【０００９】
次に、プログラム電圧ＶＰＧＭを書き込みセルのワード線ＷＬ（選択）に印加するとともに、パス電圧ＶＰＡＳＳ（ＶＰＡＳＳ＜ＶＰＧＭ）を書き込まないセルのワード線ＷＬ（非選択）に印加する（状態Ｐ３）。これにより、ＮＡＮＤセルにデータが書き込まれる。
【００１０】
書き込み終了後、ワード線ＷＬには高電圧が印加されているため、この高電圧を落とす動作が必要である。
【００１１】
この制御は、まず、ワード線ＷＬ（選択）の電圧を０Ｖに落とす（状態Ｐ４）。次に、信号ＢＬＣを“LOW”とし、さらにワード線ＷＬ（非選択）の電圧を０Ｖに落とす（状態Ｐ５）。
【００１２】
図１６は書き込み動作時の状態Ｐ１〜Ｐ５の遷移を示す状態遷移図である。
【００１３】
図１６に示す状態Ｐ１〜Ｐ５はそれぞれ、図１５に示した状態Ｐ１〜Ｐ５に一致しており、動作が状態Ｐ１〜Ｐ５に留まっているとき、図１５に示した状態Ｐ１〜Ｐ５に示す通りの信号が出力される。
【００１４】
ここで、状態Ｐ１〜Ｐ５は、矢印で示すように順次遷移するのであるが、この状態遷移は、図１７に示すように遷移条件ＴＭ-Ｐ［０］、ＴＭ-Ｐ［１］、…で制御され、これら遷移条件ＴＭ-Ｐ［０］、ＴＭ-Ｐ［１］、…が“HIGH”になれば、次の状態に遷移し、“LOW”であればその状態に留まる。各状態に留まる時間は、これら遷移条件ＴＭＰ-Ｐ［０］、ＴＭ-Ｐ［１］、…を時間で制御すれば良い。
【００１５】
実際の制御回路には、図１８に示す回路１０のように、時間で制御された信号Ｐ２、Ｐ５を受けて、各状態における制御信号を生成する回路が設けられている。
【００１６】
また、書き込みに限らず、読み出し、消去などの動作についても、書き込みの動作と同様に、状態を順次遷移させる方法が用いられている。
【００１７】
【発明が解決しようとする課題】
ＮＡＮＤフラッシュメモリでは、動作中のモードを、外部からの割り込み信号により、高速に終了させなければならない場合が存在する。この動作は非同期リセット動作と呼ばれており、外部からの割り込み信号、例えば非同期リセットが入力されることで、この動作に移行する。
【００１８】
従来のＮＡＮＤフラッシュメモリでは、非同期リセットが入力されると、図１６の状態遷移図に示された状態Ｐ１〜Ｐ５が全てリセットされ、初期状態に戻される。また、制御信号に関しても同様に初期状態に戻される。
【００１９】
しかしながら、ＮＡＮＤフラッシュメモリに代表される不揮発性半導体メモリでは、上述した書き込み動作や消去動作等において、高電圧がセルに印加される。このため、非同期リセットが、状態Ｐ１など高電圧がセルに印加されていない状態のときに入力されれば良いのだが、例えば状態Ｐ３など高電圧がセルに印加されている状態のときに入力されてしまうと、リセット後、ワード線等に高電圧が残ってしまい、例えばデータが破壊されてしまう等の可能性を生ずる。
【００２０】
また、ＮＡＮＤフラッシュメモリのチップ中に、図１９に示すようなＶＤＤ、又はＶＳＳが転送されるようなノードＮを持ち、ＶＤＤを転送するトランジスタ１１のゲートに入力される信号が“LOW”、ＶＳＳを転送するトランジスタ１２のゲートに入力される信号が“HIGH”を初期状態とするような回路が存在していた、とする。
【００２１】
図１９に示されるノードＮがＶＤＤになっている状態で、非同期リセットが入力されると、トランジスタ１１が“ＯＦＦ”、トランジスタ１２が“ＯＮ”の順でリセットされれば問題ないのだが、配線遅延やゲート遅延などにより、ＶＳＳを転送するトランジスタ１２が、トランジスタ１１よりも先に“ＯＮ”する可能性もある。この場合、ＶＤＤからＶＳＳに向けて貫通電流が流れる、といった状況が生ずる。
【００２２】
このため、従来の非同期リセット動作では、実際の動作とは異なる動作の検証を必要とし、回路の設計効率を低下させる。
【００２３】
上記事情を解決し、リセット動作を確実に行うためには、外部からの非同期リセットが、どの状態で入るかに応じて、リセットの方式を変更したり、また、貫通電流に対処するために遅延回路をつけたり、といった対策を講ずる必要があり、回路を複雑化させてしまう。
【００２４】
この発明は、上記の事情に鑑み為されたもので、その目的は、回路の複雑化を伴うことなく、リセット動作を確実に行うことが可能な半導体集積回路装置を提供することにある。
【００２５】
【課題を解決するための手段】
上記目的を達成するために、この発明に係る半導体集積回路装置の第１の態様は、集積回路部と、この集積回路部の動作時間を規定する複数の時間規定手段と、これら複数の時間規定手段それぞれに規定された動作時間の全部もしくはその一部を変更する１つ以上の時間変更手段と、第１の入力に応じて起動され、前記集積回路部の、前記第１の入力が入力される前の初期状態からこの初期状態に戻るまでの一連した状態遷移を、前記複数の時間規定手段それぞれに規定された動作時間に応じて制御する状態遷移制御手段とを具備する。そして、この状態制御手段は、さらに第２の入力に応じて、この第２入力が入力された以降の状態遷移を、前記一連した状態遷移の途中からでも前記１つ以上の時間変更手段により変更された時間に応じて制御することを特徴としている。
【００２６】
また、この発明に係る半導体集積回路装置の第２の態様は、集積回路部と、この集積回路部の動作時間を規定する複数の時間規定手段と、これら複数の時間規定手段それぞれに規定された動作時間の全部もしくはその一部を変更する１つ以上の時間変更手段と、動作制御入力手段と、この動作制御入力手段を介して、もしくは直接に入力される第１の入力に応じて起動され、前記集積回路部の、前記第１の入力が入力される前の初期状態からこの初期状態に戻るまでの一連した状態遷移を、前記複数の時間規定手段それぞれに規定された動作時間に応じて制御する状態遷移制御手段とを具備する。そして、この状態遷移制御手段は、さらに前記動作制御入力手段を介して、もしくは直接に入力される第２の入力に応じて、この第２入力が入力された以降の状態遷移を、前記一連した状態遷移の途中からでも前記１つ以上の時間変更手段により変更された時間に応じて制御することを特徴としている。
【００２７】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２８】
（第１実施形態）
図１は、この発明の第１実施形態に係る半導体集積回路装置の基本構成を示す図である。なお、図１には、この発明を、不揮発性半導体メモリ、特にＮＡＮＤフラッシュメモリに適用した場合の一例を示す。
【００２９】
図１に示すように、半導体集積回路チップには、集積回路部２０と、この集積回路部の動作時間を規定する複数の時間規定手段、例えば時間規定回路２１と、これら複数の時間規定回路それぞれに規定された動作時間の全部もしくはその一部を変更する１つ以上の時間変更手段、例えば時間変更回路２２と、状態遷移制御手段、例えば状態遷移制御回路２３とを具備する。
【００３０】
本例では、集積回路部２０に集積される回路として、メモリ回路が想定されており、このメモリ回路には、例えば従来の図１４を参照して説明したＮＡＮＤフラッシュメモリと同様のものが集積されている。
【００３１】
時間規定回路２１は、ＮＡＮＤフラッシュメモリの動作時間を規定する。ここで、動作時間とは、例えば従来の図１５を参照して説明したデータ書き込みに着目すると、５つの状態Ｐ１〜Ｐ５をそれぞれ維持する時間に対応する。図１には、特に上記５つの状態Ｐ１〜Ｐ５を維持する時間をそれぞれ規定する時間規定回路２１-1〜２１-5を示しておく。
【００３２】
時間変更回路２２は、例えば時間規定回路２１-1〜２１-5それぞれに規定された動作時間を変更する。本例では時間変更回路２２-1〜２２-5が、時間規定回路２１-1〜２１-5の全部に対応して設けられており、それぞれ時間規定回路２１-1〜２１-5の時間を変更する。時間変更回路２２-1〜２２-5が変更する時間の例は、例えば時間規定回路２１-1〜２１-5に規定された時間よりも短い時間である。
【００３３】
状態遷移制御回路２３は、第１の入力に応じて起動され、集積回路部２０の、第１の入力が入力される前の初期状態から、この初期状態に戻るまでの一連した状態遷移を、時間規定回路２１-1〜２１-5それぞれに規定された動作時間に応じて制御する。第１の入力は、集積回路部２０の動作を指示する信号であり、本例ではデータ書き込み信号である。データ書き込み信号は、例えばチップ外部から、状態遷移制御回路２３に直接入力される信号、あるいはチップ外部から入力されるコマンド信号を、チップ内でデコードした後、状態遷移制御回路２３に入力される信号である。本例の状態遷移制御回路２３は、データ書き込み信号の入力に応じて起動され、集積回路部２０の、データ書き込み信号が入力される前の初期状態から、この初期状態に戻るまでの一連した状態遷移、即ちデータ書き込みを、時間規定回路２１-1〜２１-5それぞれに規定された動作時間に応じて制御する。
【００３４】
さらにこの発明の状態遷移制御回路２３は、第２の入力に応じて、この第２入力が入力された以降の状態遷移を、上記一連した状態遷移の途中からでも、時間変更回路２２-1〜２２-5により変更された時間に応じて制御するように構成されている。第２の入力は、集積回路部２０の動作を中止、あるいはリセットする信号であり、本例では、特に非同期リセット信号を想定している。非同期リセット信号は、例えばチップ外部から入力される割り込み信号である。本例の状態遷移制御回路２３は、非同期リセット信号の入力に応じて、この非同期リセット信号の入力が入力された以降の状態遷移を、上記一連した状態遷移の途中、即ちデータ書き込みの途中からでも、時間変更回路２２-1〜２２-5により変更された時間に応じて制御する。
【００３５】
次に、この発明の第１実施形態に係る半導体集積回路装置の動作の一例を説明する。
【００３６】
図２はこの発明の第１実施形態に係る半導体集積回路装置の基本動作を示す動作波形図、図３はこの発明の第１実施形態に係る半導体集積回路装置の非同期リセット入力後の基本動作を示す動作波形図である。なお、図２および図３にはそれぞれ、データ書き込み時の波形が示されている。
【００３７】
データ書き込み時、図２に示すような信号ＢＬＰＲＥ、ＢＬＣ、ＳＧＤ、ＷＬ、ＳＧＳ、ＷＥＬＬの波形を実現するため、状態Ｐ１〜Ｐ５を表す信号Ｐ１〜Ｐ５は、時間によって制御される。本例では、状態Ｐ１〜Ｐ５を維持する時間を、内部又は外部クロック（以下クロックと省略する）の周期数に対応させて規定している。状態Ｐ１〜Ｐ５を維持する時間を、クロックの周期数に対応させて規定する時間規定回路２１の一回路例を図４に示す。
【００３８】
図４に示すように、時間規定回路２１は、クロックをカウントするカウンタ３１と、このカウンタ３１の出力をデコードするデコーダ３２とにより構成されている。
【００３９】
このような時間規定回路２１では、規定したいクロックの周期数を、カウンタ３１に設定しておき、例えばクロックのカウント数が、設定したクロックの周期数に達したとき、カウンタ３１の出力が、例えばオール“HIGH”となるようにしておく。デコーダ３２は、カウンタ３１の出力をデコードし、例えばオール“HIGH”となったとき、クロックのカウント数が、設定されたクロックの周期数に達した、と判断し、遷移条件ＴＭ-Ｐを“LOW”から“HIGH”とする。
【００４０】
今、図４に示す時間規定回路２１が、状態Ｐ１を維持する時間を規定していた、と仮定する。このとき、カウンタ３１の出力が、例えばオール“HIGH”になると、デコーダ３２は、状態Ｐ１を維持する時間に対応したクロックの周期数に達した、と判断し、遷移条件ＴＭ-Ｐ［０］を“LOW”から“HIGH”とする。遷移条件ＴＭ-Ｐ［０］が“LOW”から“HIGH”となると、図３に示す信号Ｐ１は“HIGH”から“LOW”になるとともに、信号Ｐ２が“LOW”から“HIGH”になる。これにより、集積回路部２０の動作状態は、状態Ｐ１から状態Ｐ２に遷移する。以下、このような動作を、状態Ｐ２〜Ｐ５を維持する時間をそれぞれ規定した時間規定回路から出力される遷移条件ＴＭ-Ｐ［１］〜ＴＭ-Ｐ［４］が“LOW”から“HIGH”になるごとに、状態を、次の状態へと遷移させていく。そして、遷移条件ＴＭ-Ｐ［４］が“LOW”から“HIGH”となった後は、状態Ｐ１となる前の初期状態に戻る。
【００４１】
さて、この発明では、非同期リセットが入力された後、図２に示した動作波形は、図３に示すように、状態Ｐ１〜Ｐ５を維持する時間が変更、例えば短縮される。本例では、状態Ｐ１〜Ｐ５を維持する時間が、クロックの周期数のいくつに設定されていたとしても、非同期リセットが入力された後は、状態Ｐ１〜Ｐ５を維持する時間が、クロックの１周期に短縮される。このように状態Ｐ１〜Ｐ５を維持する時間を、クロックの１周期に短縮する時間変更回路２２の一回路例を図５に示す。
【００４２】
図５に示すように、時間変更回路２２は、例えば非同期リセット信号を参照して、時間規定回路２１の出力を、この出力レベルに応じて出力するか、あるいは強制的に“HIGH”としてしまうかを決定する論理回路を有している。図５に示す一回路例では、論理回路として、ＮＡＮＤ回路４１が用いられている。ＮＡＮＤ回路４１には、非同期リセットをインバータ４２で反転した信号と、時間規定回路の出力（通常時の遷移条件ＴＭ-Ｐに相当する）をインバータ４３で反転した信号とがそれぞれ入力される。ＮＡＮＤ回路４１は、非同期リセットがリセット動作を示す“HIGH”レベルとなると、時間規定回路２１の出力に係わらず、その出力、つまり遷移条件ＴＭ-Ｐを“HIGH”レベルとする。また、ＮＡＮＤ回路４１は、非同期リセットが“LOW”レベルの間、その出力、つまり遷移条件ＴＭ-Ｐを、時間規定回路２１の出力に応じて変化させる。
【００４３】
本例では、このような時間変更回路２２が状態Ｐ１〜Ｐ５に対応する時間規定回路２１-1〜２１-5に一つずつ設けられており、時間規定回路２１-1〜２１-5それぞれに規定された時間を全部変更する。
【００４４】
詳しくは、非同期リセットが入力された後、遷移条件ＴＭ-Ｐ［０］〜ＴＭＰ［４］は、時間変更回路２２によって全て“HIGH”となる。遷移条件ＴＭ-Ｐ［０］〜ＴＭＰ［４］が全て“HIGH”となると、状態遷移制御回路２３は、図３に示すように、各状態Ｐ１〜Ｐ５を、最小動作周期、例えばクロックの１周期で遷移させていく。
【００４５】
このようにして、第１実施形態では、非同期リセットが入力された後、図２のような動作波形を、図３のように、各状態Ｐ１〜Ｐ５を、クロックの１周期で通過させるような動作波形とすることができる。これにより、全ての動作をクロックの１周期で順に終わらせることができる。
【００４６】
したがって、通常動作に必要な回路に変更を加えることなく、リセット動作自体を、時間を短縮して行うことができる。また、このリセット動作を行う際、クロックの１周期内でトランジスタの動作が終了する場合には、図１９を参照して説明したような貫通電流は発生しない。
【００４７】
また、上記の動作は、初期状態〜状態Ｐ１…状態Ｐ５〜初期状態といった一連した状態遷移の途中、即ちデータ書き込みの途中からでも行われる。例えば状態Ｐ３の途中で、非同期リセットが入力された場合には、この非同期リセットが入力された以降、時間を短縮して行われる。
【００４８】
さらに上記データ書き込みと同様の動作は、読み出し動作、消去動作にも勿論適用することができる。
【００４９】
図６にこの発明の第１実施形態に係る半導体集積回路装置の読み出し動作を、図７にその非同期リセット入力後の動作を示す動作波形図を示し、図８にこの発明の第１実施形態に係る半導体集積回路装置の消去動作を、図９にその非同期リセット入力後の動作を示す動作波形図を示しておく。
【００５０】
（第１実施形態の第１変形例）
次に、第１実施形態の第１変形例について説明する。
【００５１】
図１０は、第１実施形態の第１変形例に係る半導体集積回路装置の構成を示す図である。
【００５２】
上記第１実施形態では、第１の入力、例えばデータ書き込み信号、および第２の入力、例えば非同期リセット信号をそれぞれ、状態遷移制御回路２３に直接入力するようにした。
【００５３】
しかし、図１０に示すように、第１の入力、および第２の入力はそれぞれ、動作制御入力手段、例えば動作制御入力回路５１-1、５１-2を介してから、入力されるように変形されても良い。
【００５４】
また、動作制御入力回路５１-1、５１-2は、必ずしも２つ設けられる必要はなく、どちらか一方のみ、設けるようにしても良い。
【００５５】
（第１実施形態の第２変形例）
次に、第１実施形態の第２変形例について説明する。
【００５６】
図１１は、第１実施形態の第２変形例に係る半導体集積回路装置の構成を示す図である。
【００５７】
上記第１実施形態では、時間変更回路２２を、論理回路、例えばＮＡＮＤ回路４１で構成した。
【００５８】
しかし、図１１に示すように、時間変更回路２２は、時間規定回路２１と同様な回路で構成することもできる。
【００５９】
この場合、時間変更回路２２は、例えば図４に示した回路を用いて構成することができ、異なるところは、カウンタ３１に規定されるクロックの周期数を、非同期リセット入力後に、変更したい周期数とすることである。そして、第１の入力、例えばデータ書き込み信号に応じて、スイッチ回路６１により、時間規定回路２１を選択し、第２の入力、例えば非同期リセットに応じて、スイッチ回路６２により、時間変更回路２２を選択して、遷移条件ＴＭ-Ｐを出力するように構成すれば良い。
【００６０】
なお、時間規定回路２１、および時間変更回路２２の回路としては、図４に示した回路以外にも、時間を規定することが可能な回路、例えば遅延回路などを用いて構成することも可能である。
【００６１】
これら第１、第２変形例は、後述する実施形態においても、勿論適用可能である。
【００６２】
（第２実施形態）
次に、この発明の第２実施形態について説明する。
【００６３】
図１２はこの発明の第２実施形態に係る半導体集積回路装置の基本動作を示す動作波形図、図１３はこの発明の第２実施形態に係る半導体集積回路装置の非同期リセット入力後の基本動作を示す動作波形図である。なお、図１２および図１３にはそれぞれ、データ書き込み時の波形が示されている。
【００６４】
第１実施形態では、非同期リセット入力後に、全ての動作を１周期のクロックで行ってリセットした。
【００６５】
しかしながら、従来の技術の欄で説明したように、ＮＡＮＤフラッシュメモリの、例えばデータ書き込みや、データ消去時のように、高電圧が印加されている状態では、セルから電圧を抜くのに１周期のクロックでは足りないものがでてくる。例えば図１２に示すように、データ書き込み時の状態Ｐ４、Ｐ５である。
【００６６】
そこで、本第２実施形態では、図１３に示すように、状態Ｐ１、Ｐ２、Ｐ３は全て１周期のクロックで通過し、状態Ｐ４、Ｐ５は通常動作でリセットする。
【００６７】
この場合、状態Ｐ４、Ｐ５といった通常動作を行わなければならない状態に関しては、例えば遷移条件ＴＭ-Ｐ［３］、ＴＭ-Ｐ［４］を変更しないようにし、それ以外の遷移条件ＴＭ-Ｐ［０］〜ＴＭ-Ｐ［２］を“HIGH”にする、といった作業を行う。このためには、例えば時間変更回路２２-1〜２２-5のうち、状態Ｐ４、状態Ｐ５に対応する時間変更回路２２-4、２２-5はついて省略する、あるいは時間変更回路２２-4、２２-5により変更される時間を、状態Ｐ４、Ｐ５に対応する時間規定回路２１-4、２２-5に規定された時間に一致させれば良い。
【００６８】
このような第２実施形態においても、状態遷移制御回路２３や、制御信号を生成する回路に変更点を加えなくても良い。
【００６９】
また、本第２実施形態は、データ書き込み時に着目して説明したが、勿論データ消去時等にも適用することができる。
【００７０】
以上、この発明を第１、第２実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【００７１】
例えば上記各実施形態においては、この発明を、不揮発性半導体メモリに適用した例を説明したが、この発明は、不揮発性半導体メモリに限られて適用されるものではなく、不揮発性以外の半導体メモリにも適用することができるし、さらには状態遷移を伴った制御が為される半導体集積回路の全てにおいて、適用することができる。
【００７２】
また、上記各実施形態は、単独、または適宜組み合わせて実施することも勿論可能である。
【００７３】
さらに、上記各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００７４】
【発明の効果】
以上説明したように、この発明によれば、回路の複雑化を伴うことなく、リセット動作を確実に行うことが可能な半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１実施形態に係る半導体集積回路装置の基本構成を示す図。
【図２】図２はこの発明の第１実施形態に係る半導体集積回路装置のデータ書き込み動作を示す動作波形図。
【図３】図３はこの発明の第１実施形態に係る半導体集積回路装置の非同期リセット入力後のデータ書き込み動作を示す動作波形図。
【図４】図４は時間規定回路２１の一回路例を示す図。
【図５】図５は時間変更回路２２の一回路例を示す図。
【図６】図６はこの発明の第１実施形態に係る半導体集積回路装置のデータ読み出し動作を示す動作波形図。
【図７】図７はこの発明の第１実施形態に係る半導体集積回路装置の非同期リセット入力後のデータ読み出し動作を示す動作波形図。
【図８】図８はこの発明の第１実施形態に係る半導体集積回路装置のデータ消去動作を示す動作波形図。
【図９】図９はこの発明の第１実施形態に係る半導体集積回路装置の非同期リセット入力後のデータ消去動作を示す動作波形図。
【図１０】図１０は第１実施形態の第１変形例に係る半導体集積回路装置の構成を示す図。
【図１１】図１２は第１実施形態の第２変形例に係る半導体集積回路装置の構成を示す図。
【図１２】図１２はこの発明の第２実施形態に係る半導体集積回路装置のデータ書き込み動作を示す動作波形図。
【図１３】図１３はこの発明の第２実施形態に係る半導体集積回路装置の非同期リセット入力後のデータ書き込み動作を示す動作波形図。
【図１４】図１４はＮＡＮＤフラッシュメモリを概略的に示す図。
【図１５】図１５はＮＡＮＤフラッシュメモリの書き込み動作を示す動作波形図。
【図１６】図１６は書き込み動作時の状態Ｐ１〜Ｐ５の遷移を示す状態遷移図。
【図１７】図１７は図１６の詳細を示す状態遷移図。
【図１８】図１８は制御信号を生成する回路を示す回路図。
【図１９】図１９はチップ中に存在する回路を示す回路図。
【符号の説明】
１…ＮＡＮＤセル、
２、３、４、５…ＮＭＯＳトランジスタ、
６…ラッチ回路、
７…ロウデコーダ、
８…ワード線、
９…ドレイン側選択ゲート線、
１０…ソース側選択ゲート線、
２０…集積回路部、
２１…時間規定回路、
２２…時間変更回路、
２３…状態遷移制御回路、
３１…カウンタ、
３２…デコーダ、
４１…ＮＡＮＤ回路、
５１…動作制御入力回路、
６１、６２…スイッチ回路、

Claims

集積回路部と、
前記集積回路部の動作時間を規定する複数の時間規定手段と、
前記複数の時間規定手段それぞれに規定された動作時間の全部もしくはその一部を変更する１つ以上の時間変更手段と、
第１の入力に応じて起動され、前記集積回路部の、前記第１の入力が入力される前の初期状態からこの初期状態に戻るまでの一連した状態遷移を、前記複数の時間規定手段それぞれに規定された動作時間に応じて制御するとともに、第２の入力に応じて、この第２入力が入力された以降の状態遷移を、前記一連した状態遷移の途中からでも前記１つ以上の時間変更手段により変更された時間に応じて制御する状態遷移制御手段と
を具備することを特徴とする半導体集積回路装置。
集積回路部と、
前記集積回路部の動作時間を規定する複数の時間規定手段と、
前記複数の時間規定手段それぞれに規定された動作時間の全部もしくはその一部を変更する１つ以上の時間変更手段と、
動作制御入力手段と、
前記動作制御入力手段を介して、もしくは直接に入力される第１の入力に応じて起動され、前記集積回路部の、前記第１の入力が入力される前の初期状態からこの初期状態に戻るまでの一連した状態遷移を、前記複数の時間規定手段それぞれに規定された動作時間に応じて制御するとともに、前記動作制御入力手段を介して、もしくは直接に入力される第２の入力に応じて、この第２入力が入力された以降の状態遷移を、前記一連した状態遷移の途中からでも前記１つ以上の時間変更手段により変更された時間に応じて制御する状態遷移制御手段と
を具備することを特徴とする半導体集積回路装置。
前記複数の時間規定手段は、それぞれに規定された時間に応じて、前記集積回路部の状態遷移を許可する遷移条件を出力し、
前記第２入力が入力されたとき、
前記時間変更手段は、前記遷移条件の全てを、前記複数の時間規定手段それぞれに規定された時間に係わらず、状態遷移を許可する状態とすることを特徴とする請求項１および請求項２いずれかに記載の半導体集積回路装置。
前記遷移条件の全てが、状態遷移を許可する状態となったとき、
前記遷移状態制御手段は、前記集積回路部の状態を、内部または外部クロックの１周期毎に遷移させていくことを特徴とする請求項３に記載の半導体集積回路装置。
前記時間変更手段が変更する時間は、前記時間規定手段に規定された時間よりも短いことを特徴とする請求項１および請求項２いずれかに記載の半導体集積回路装置。
前記時間変更手段が変更する時間の一部は、前記時間規定手段に規定された時間に一致することを特徴とする請求項１および請求項２いずれかに記載の半導体集積回路装置。
前記時間規定手段および前記時間変更手段のうち、少なくとも１つが、内部または外部クロックをカウントするカウンタと、このカウンタの出力をデコードするデコーダとにより構成されていることを特徴とする請求項１および請求項２いずれかに記載の半導体集積回路装置。
前記時間規定手段および前記時間変更手段のうち、少なくとも１つが、遅延回路により構成されていることを特徴とする請求項１および請求項２いずれかに記載の半導体集積回路装置。
前記集積回路部が不揮発性半導体メモリを含むとき、
前記一連の状態遷移は、データ書き込みであることを特徴とする請求項１および請求項２いずれかに記載の半導体集積回路装置。
前記集積回路部が不揮発性半導体メモリを含むとき、
前記一連の状態遷移は、データ読み出しであることを特徴とする請求項１および請求項２いずれかに記載の半導体集積回路装置。
前記集積回路部が不揮発性半導体メモリを含むとき、
前記一連の状態遷移は、データ消去であることを特徴とする請求項１および請求項２いずれかに記載の半導体集積回路装置。
前記第２入力は、リセット信号であることを特徴とする請求項１および請求項２いずれかに記載の半導体集積回路装置。