JP2002150780A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
を確実に行うことが可能な半導体集積回路装置を提供す
ること。 【解決手段】 集積回路部20と、この集積回路部の動
作時間を規定する時間規定回路21と、これら時間規定
回路21に規定された動作時間の全部もしくはその一部
を変更する1つ以上の時間変更回路22と、第1の入力
(データ書き込み信号)に応じて起動され、集積回路部
20の初期状態からこの初期状態に戻るまでの一連した
状態遷移を、時間規定回路21に規定された動作時間に
応じて制御するとともに、第2の入力(非同期リセッ
ト)に応じて、この第2入力が入力された以降の状態遷
移を、一連した状態遷移の途中からでも時間変更回路2
2により変更された時間に応じて制御する状態遷移制御
回路23とを具備する。
Description
装置に係り、特に半導体メモリ等の動作を制御する制御
回路において、外部から非同期リセットが入力されたと
きのリセット方式に関する。
(例えばNANDフラッシュメモリ)を持つ半導体集積
回路装置を参照して説明する。
略的に示す図である。
り、参照符号2、3、4、5はそれぞれ、NMOSトラ
ンジスタを表している。ここで、NMOSトランジスタ
2、3、4、5のゲートに印加される信号を、それぞれ
SGD、SGS、BLC、BLPREと呼ぶ。参照符号
6は、書き込むデータを保持するラッチ回路である。ま
た、参照符号7はロウデコーダを表している。ロウデコ
ーダ7は、ワード線(WL)8を介してNANDセル
1、ドレイン側選択ゲート線9を介してNMOSトラン
ジスタ3、ソース側選択ゲート線10を介してNMOS
トランジスタ4のゲートに電圧を印加する。
参照して、実際の書き込み動作を説明する。
き込み動作を示す動作波形図である。
“HIGH”にすることで、ビット線を充電可能な状態にす
る(状態P1)。
回路6をビット線に接続し、ラッチ回路6にラッチされ
ている書き込みデータを、ビット線に取り込む(状態P
2)。ここで、データ“1”を書き込む場合、ビット線
は充電され、データ“0”を書き込む場合には、ビット
線は0Vを保つ。
セルのワード線WL(選択)に印加するとともに、パス
電圧VPASS(VPASS<VPGM)を書き込まな
いセルのワード線WL(非選択)に印加する(状態P
3)。これにより、NANDセルにデータが書き込まれ
る。
が印加されているため、この高電圧を落とす動作が必要
である。
の電圧を0Vに落とす(状態P4)。次に、信号BLC
を“LOW”とし、さらにワード線WL(非選択)の電圧
を0Vに落とす(状態P5)。
の遷移を示す状態遷移図である。
図15に示した状態P1〜P5に一致しており、動作が
状態P1〜P5に留まっているとき、図15に示した状
態P1〜P5に示す通りの信号が出力される。
うに順次遷移するのであるが、この状態遷移は、図17
に示すように遷移条件TM-P[0]、TM-P[1]、
…で制御され、これら遷移条件TM-P[0]、TM-P
[1]、…が“HIGH”になれば、次の状態に遷移し、
“LOW”であればその状態に留まる。各状態に留まる時
間は、これら遷移条件TMP-P[0]、TM-P
[1]、…を時間で制御すれば良い。
0のように、時間で制御された信号P2、P5を受け
て、各状態における制御信号を生成する回路が設けられ
ている。
などの動作についても、書き込みの動作と同様に、状態
を順次遷移させる方法が用いられている。
モリでは、動作中のモードを、外部からの割り込み信号
により、高速に終了させなければならない場合が存在す
る。この動作は非同期リセット動作と呼ばれており、外
部からの割り込み信号、例えば非同期リセットが入力さ
れることで、この動作に移行する。
同期リセットが入力されると、図16の状態遷移図に示
された状態P1〜P5が全てリセットされ、初期状態に
戻される。また、制御信号に関しても同様に初期状態に
戻される。
に代表される不揮発性半導体メモリでは、上述した書き
込み動作や消去動作等において、高電圧がセルに印加さ
れる。このため、非同期リセットが、状態P1など高電
圧がセルに印加されていない状態のときに入力されれば
良いのだが、例えば状態P3など高電圧がセルに印加さ
れている状態のときに入力されてしまうと、リセット
後、ワード線等に高電圧が残ってしまい、例えばデータ
が破壊されてしまう等の可能性を生ずる。
中に、図19に示すようなVDD、又はVSSが転送さ
れるようなノードNを持ち、VDDを転送するトランジ
スタ11のゲートに入力される信号が“LOW”、VSS
を転送するトランジスタ12のゲートに入力される信号
が“HIGH”を初期状態とするような回路が存在してい
た、とする。
ている状態で、非同期リセットが入力されると、トラン
ジスタ11が“OFF”、トランジスタ12が“ON”
の順でリセットされれば問題ないのだが、配線遅延やゲ
ート遅延などにより、VSSを転送するトランジスタ1
2が、トランジスタ11よりも先に“ON”する可能性
もある。この場合、VDDからVSSに向けて貫通電流
が流れる、といった状況が生ずる。
は、実際の動作とは異なる動作の検証を必要とし、回路
の設計効率を低下させる。
行うためには、外部からの非同期リセットが、どの状態
で入るかに応じて、リセットの方式を変更したり、ま
た、貫通電流に対処するために遅延回路をつけたり、と
いった対策を講ずる必要があり、回路を複雑化させてし
まう。
ので、その目的は、回路の複雑化を伴うことなく、リセ
ット動作を確実に行うことが可能な半導体集積回路装置
を提供することにある。
に、この発明に係る半導体集積回路装置の第1の態様
は、集積回路部と、この集積回路部の動作時間を規定す
る複数の時間規定手段と、これら複数の時間規定手段そ
れぞれに規定された動作時間の全部もしくはその一部を
変更する1つ以上の時間変更手段と、第1の入力に応じ
て起動され、前記集積回路部の、前記第1の入力が入力
される前の初期状態からこの初期状態に戻るまでの一連
した状態遷移を、前記複数の時間規定手段それぞれに規
定された動作時間に応じて制御する状態遷移制御手段と
を具備する。そして、この状態制御手段は、さらに第2
の入力に応じて、この第2入力が入力された以降の状態
遷移を、前記一連した状態遷移の途中からでも前記1つ
以上の時間変更手段により変更された時間に応じて制御
することを特徴としている。
の第2の態様は、集積回路部と、この集積回路部の動作
時間を規定する複数の時間規定手段と、これら複数の時
間規定手段それぞれに規定された動作時間の全部もしく
はその一部を変更する1つ以上の時間変更手段と、動作
制御入力手段と、この動作制御入力手段を介して、もし
くは直接に入力される第1の入力に応じて起動され、前
記集積回路部の、前記第1の入力が入力される前の初期
状態からこの初期状態に戻るまでの一連した状態遷移
を、前記複数の時間規定手段それぞれに規定された動作
時間に応じて制御する状態遷移制御手段とを具備する。
そして、この状態遷移制御手段は、さらに前記動作制御
入力手段を介して、もしくは直接に入力される第2の入
力に応じて、この第2入力が入力された以降の状態遷移
を、前記一連した状態遷移の途中からでも前記1つ以上
の時間変更手段により変更された時間に応じて制御する
ことを特徴としている。
面を参照して説明する。この説明に際し、全図にわた
り、共通する部分には共通する参照符号を付す。
実施形態に係る半導体集積回路装置の基本構成を示す図
である。なお、図1には、この発明を、不揮発性半導体
メモリ、特にNANDフラッシュメモリに適用した場合
の一例を示す。
には、集積回路部20と、この集積回路部の動作時間を
規定する複数の時間規定手段、例えば時間規定回路21
と、これら複数の時間規定回路それぞれに規定された動
作時間の全部もしくはその一部を変更する1つ以上の時
間変更手段、例えば時間変更回路22と、状態遷移制御
手段、例えば状態遷移制御回路23とを具備する。
路として、メモリ回路が想定されており、このメモリ回
路には、例えば従来の図14を参照して説明したNAN
Dフラッシュメモリと同様のものが集積されている。
メモリの動作時間を規定する。ここで、動作時間とは、
例えば従来の図15を参照して説明したデータ書き込み
に着目すると、5つの状態P1〜P5をそれぞれ維持す
る時間に対応する。図1には、特に上記5つの状態P1
〜P5を維持する時間をそれぞれ規定する時間規定回路
21-1〜21-5を示しておく。
21-1〜21-5それぞれに規定された動作時間を変更す
る。本例では時間変更回路22-1〜22-5が、時間規定
回路21-1〜21-5の全部に対応して設けられており、
それぞれ時間規定回路21-1〜21-5の時間を変更す
る。時間変更回路22-1〜22-5が変更する時間の例
は、例えば時間規定回路21-1〜21-5に規定された時
間よりも短い時間である。
じて起動され、集積回路部20の、第1の入力が入力さ
れる前の初期状態から、この初期状態に戻るまでの一連
した状態遷移を、時間規定回路21-1〜21-5それぞれ
に規定された動作時間に応じて制御する。第1の入力
は、集積回路部20の動作を指示する信号であり、本例
ではデータ書き込み信号である。データ書き込み信号
は、例えばチップ外部から、状態遷移制御回路23に直
接入力される信号、あるいはチップ外部から入力される
コマンド信号を、チップ内でデコードした後、状態遷移
制御回路23に入力される信号である。本例の状態遷移
制御回路23は、データ書き込み信号の入力に応じて起
動され、集積回路部20の、データ書き込み信号が入力
される前の初期状態から、この初期状態に戻るまでの一
連した状態遷移、即ちデータ書き込みを、時間規定回路
21-1〜21-5それぞれに規定された動作時間に応じて
制御する。
は、第2の入力に応じて、この第2入力が入力された以
降の状態遷移を、上記一連した状態遷移の途中からで
も、時間変更回路22-1〜22-5により変更された時間
に応じて制御するように構成されている。第2の入力
は、集積回路部20の動作を中止、あるいはリセットす
る信号であり、本例では、特に非同期リセット信号を想
定している。非同期リセット信号は、例えばチップ外部
から入力される割り込み信号である。本例の状態遷移制
御回路23は、非同期リセット信号の入力に応じて、こ
の非同期リセット信号の入力が入力された以降の状態遷
移を、上記一連した状態遷移の途中、即ちデータ書き込
みの途中からでも、時間変更回路22-1〜22-5により
変更された時間に応じて制御する。
体集積回路装置の動作の一例を説明する。
体集積回路装置の基本動作を示す動作波形図、図3はこ
の発明の第1実施形態に係る半導体集積回路装置の非同
期リセット入力後の基本動作を示す動作波形図である。
なお、図2および図3にはそれぞれ、データ書き込み時
の波形が示されている。
BLPRE、BLC、SGD、WL、SGS、WELL
の波形を実現するため、状態P1〜P5を表す信号P1
〜P5は、時間によって制御される。本例では、状態P
1〜P5を維持する時間を、内部又は外部クロック(以
下クロックと省略する)の周期数に対応させて規定して
いる。状態P1〜P5を維持する時間を、クロックの周
期数に対応させて規定する時間規定回路21の一回路例
を図4に示す。
クロックをカウントするカウンタ31と、このカウンタ
31の出力をデコードするデコーダ32とにより構成さ
れている。
たいクロックの周期数を、カウンタ31に設定してお
き、例えばクロックのカウント数が、設定したクロック
の周期数に達したとき、カウンタ31の出力が、例えば
オール“HIGH”となるようにしておく。デコーダ32
は、カウンタ31の出力をデコードし、例えばオール
“HIGH”となったとき、クロックのカウント数が、設定
されたクロックの周期数に達した、と判断し、遷移条件
TM-Pを“LOW”から“HIGH”とする。
P1を維持する時間を規定していた、と仮定する。この
とき、カウンタ31の出力が、例えばオール“HIGH”に
なると、デコーダ32は、状態P1を維持する時間に対
応したクロックの周期数に達した、と判断し、遷移条件
TM-P[0]を“LOW”から“HIGH”とする。遷移条件
TM-P[0]が“LOW”から“HIGH”となると、図3に
示す信号P1は“HIGH”から“LOW”になるとともに、
信号P2が“LOW”から“HIGH”になる。これにより、
集積回路部20の動作状態は、状態P1から状態P2に
遷移する。以下、このような動作を、状態P2〜P5を
維持する時間をそれぞれ規定した時間規定回路から出力
される遷移条件TM-P[1]〜TM-P[4]が“LO
W”から“HIGH”になるごとに、状態を、次の状態へと
遷移させていく。そして、遷移条件TM-P[4]が“L
OW”から“HIGH”となった後は、状態P1となる前の初
期状態に戻る。
力された後、図2に示した動作波形は、図3に示すよう
に、状態P1〜P5を維持する時間が変更、例えば短縮
される。本例では、状態P1〜P5を維持する時間が、
クロックの周期数のいくつに設定されていたとしても、
非同期リセットが入力された後は、状態P1〜P5を維
持する時間が、クロックの1周期に短縮される。このよ
うに状態P1〜P5を維持する時間を、クロックの1周
期に短縮する時間変更回路22の一回路例を図5に示
す。
例えば非同期リセット信号を参照して、時間規定回路2
1の出力を、この出力レベルに応じて出力するか、ある
いは強制的に“HIGH”としてしまうかを決定する論理回
路を有している。図5に示す一回路例では、論理回路と
して、NAND回路41が用いられている。NAND回
路41には、非同期リセットをインバータ42で反転し
た信号と、時間規定回路の出力(通常時の遷移条件TM
-Pに相当する)をインバータ43で反転した信号とが
それぞれ入力される。NAND回路41は、非同期リセ
ットがリセット動作を示す“HIGH”レベルとなると、時
間規定回路21の出力に係わらず、その出力、つまり遷
移条件TM-Pを“HIGH”レベルとする。また、NAN
D回路41は、非同期リセットが“LOW”レベルの間、
その出力、つまり遷移条件TM-Pを、時間規定回路2
1の出力に応じて変化させる。
状態P1〜P5に対応する時間規定回路21-1〜21-5
に一つずつ設けられており、時間規定回路21-1〜21
-5それぞれに規定された時間を全部変更する。
後、遷移条件TM-P[0]〜TMP[4]は、時間変
更回路22によって全て“HIGH”となる。遷移条件TM
-P[0]〜TMP[4]が全て“HIGH”となると、状
態遷移制御回路23は、図3に示すように、各状態P1
〜P5を、最小動作周期、例えばクロックの1周期で遷
移させていく。
期リセットが入力された後、図2のような動作波形を、
図3のように、各状態P1〜P5を、クロックの1周期
で通過させるような動作波形とすることができる。これ
により、全ての動作をクロックの1周期で順に終わらせ
ることができる。
を加えることなく、リセット動作自体を、時間を短縮し
て行うことができる。また、このリセット動作を行う
際、クロックの1周期内でトランジスタの動作が終了す
る場合には、図19を参照して説明したような貫通電流
は発生しない。
…状態P5〜初期状態といった一連した状態遷移の途
中、即ちデータ書き込みの途中からでも行われる。例え
ば状態P3の途中で、非同期リセットが入力された場合
には、この非同期リセットが入力された以降、時間を短
縮して行われる。
は、読み出し動作、消去動作にも勿論適用することがで
きる。
体集積回路装置の読み出し動作を、図7にその非同期リ
セット入力後の動作を示す動作波形図を示し、図8にこ
の発明の第1実施形態に係る半導体集積回路装置の消去
動作を、図9にその非同期リセット入力後の動作を示す
動作波形図を示しておく。
実施形態の第1変形例について説明する。
る半導体集積回路装置の構成を示す図である。
ばデータ書き込み信号、および第2の入力、例えば非同
期リセット信号をそれぞれ、状態遷移制御回路23に直
接入力するようにした。
力、および第2の入力はそれぞれ、動作制御入力手段、
例えば動作制御入力回路51-1、51-2を介してから、
入力されるように変形されても良い。
は、必ずしも2つ設けられる必要はなく、どちらか一方
のみ、設けるようにしても良い。
実施形態の第2変形例について説明する。
る半導体集積回路装置の構成を示す図である。
を、論理回路、例えばNAND回路41で構成した。
路22は、時間規定回路21と同様な回路で構成するこ
ともできる。
4に示した回路を用いて構成することができ、異なると
ころは、カウンタ31に規定されるクロックの周期数
を、非同期リセット入力後に、変更したい周期数とする
ことである。そして、第1の入力、例えばデータ書き込
み信号に応じて、スイッチ回路61により、時間規定回
路21を選択し、第2の入力、例えば非同期リセットに
応じて、スイッチ回路62により、時間変更回路22を
選択して、遷移条件TM-Pを出力するように構成すれ
ば良い。
回路22の回路としては、図4に示した回路以外にも、
時間を規定することが可能な回路、例えば遅延回路など
を用いて構成することも可能である。
形態においても、勿論適用可能である。
施形態について説明する。
導体集積回路装置の基本動作を示す動作波形図、図13
はこの発明の第2実施形態に係る半導体集積回路装置の
非同期リセット入力後の基本動作を示す動作波形図であ
る。なお、図12および図13にはそれぞれ、データ書
き込み時の波形が示されている。
に、全ての動作を1周期のクロックで行ってリセットし
た。
ように、NANDフラッシュメモリの、例えばデータ書
き込みや、データ消去時のように、高電圧が印加されて
いる状態では、セルから電圧を抜くのに1周期のクロッ
クでは足りないものがでてくる。例えば図12に示すよ
うに、データ書き込み時の状態P4、P5である。
すように、状態P1、P2、P3は全て1周期のクロッ
クで通過し、状態P4、P5は通常動作でリセットす
る。
作を行わなければならない状態に関しては、例えば遷移
条件TM-P[3]、TM-P[4]を変更しないように
し、それ以外の遷移条件TM-P[0]〜TM-P[2]
を“HIGH”にする、といった作業を行う。このために
は、例えば時間変更回路22-1〜22-5のうち、状態P
4、状態P5に対応する時間変更回路22-4、22-5は
ついて省略する、あるいは時間変更回路22-4、22-5
により変更される時間を、状態P4、P5に対応する時
間規定回路21-4、22-5に規定された時間に一致させ
れば良い。
遷移制御回路23や、制御信号を生成する回路に変更点
を加えなくても良い。
時に着目して説明したが、勿論データ消去時等にも適用
することができる。
り説明したが、この発明は、これら実施形態それぞれに
限定されるものではなく、その実施にあたっては、発明
の要旨を逸脱しない範囲で種々に変形することが可能で
ある。
明を、不揮発性半導体メモリに適用した例を説明した
が、この発明は、不揮発性半導体メモリに限られて適用
されるものではなく、不揮発性以外の半導体メモリにも
適用することができるし、さらには状態遷移を伴った制
御が為される半導体集積回路の全てにおいて、適用する
ことができる。
宜組み合わせて実施することも勿論可能である。
発明が含まれており、各実施形態において開示した複数
の構成要件の適宜な組み合わせにより、種々の段階の発
明を抽出することも可能である。
ば、回路の複雑化を伴うことなく、リセット動作を確実
に行うことが可能な半導体集積回路装置を提供できる。
集積回路装置の基本構成を示す図。
集積回路装置のデータ書き込み動作を示す動作波形図。
集積回路装置の非同期リセット入力後のデータ書き込み
動作を示す動作波形図。
図。
図。
集積回路装置のデータ読み出し動作を示す動作波形図。
集積回路装置の非同期リセット入力後のデータ読み出し
動作を示す動作波形図。
集積回路装置のデータ消去動作を示す動作波形図。
集積回路装置の非同期リセット入力後のデータ消去動作
を示す動作波形図。
導体集積回路装置の構成を示す図。
半導体集積回路装置の構成を示す図。
導体集積回路装置のデータ書き込み動作を示す動作波形
図。
導体集積回路装置の非同期リセット入力後のデータ書き
込み動作を示す動作波形図。
的に示す図。
込み動作を示す動作波形図。
の遷移を示す状態遷移図。
路図。
路図。
Claims (12)
- 【請求項1】 集積回路部と、 前記集積回路部の動作時間を規定する複数の時間規定手
段と、 前記複数の時間規定手段それぞれに規定された動作時間
の全部もしくはその一部を変更する1つ以上の時間変更
手段と、 第1の入力に応じて起動され、前記集積回路部の、前記
第1の入力が入力される前の初期状態からこの初期状態
に戻るまでの一連した状態遷移を、前記複数の時間規定
手段それぞれに規定された動作時間に応じて制御すると
ともに、第2の入力に応じて、この第2入力が入力され
た以降の状態遷移を、前記一連した状態遷移の途中から
でも前記1つ以上の時間変更手段により変更された時間
に応じて制御する状態遷移制御手段とを具備することを
特徴とする半導体集積回路装置。 - 【請求項2】 集積回路部と、 前記集積回路部の動作時間を規定する複数の時間規定手
段と、 前記複数の時間規定手段それぞれに規定された動作時間
の全部もしくはその一部を変更する1つ以上の時間変更
手段と、 動作制御入力手段と、 前記動作制御入力手段を介して、もしくは直接に入力さ
れる第1の入力に応じて起動され、前記集積回路部の、
前記第1の入力が入力される前の初期状態からこの初期
状態に戻るまでの一連した状態遷移を、前記複数の時間
規定手段それぞれに規定された動作時間に応じて制御す
るとともに、前記動作制御入力手段を介して、もしくは
直接に入力される第2の入力に応じて、この第2入力が
入力された以降の状態遷移を、前記一連した状態遷移の
途中からでも前記1つ以上の時間変更手段により変更さ
れた時間に応じて制御する状態遷移制御手段とを具備す
ることを特徴とする半導体集積回路装置。 - 【請求項3】 前記複数の時間規定手段は、それぞれに
規定された時間に応じて、前記集積回路部の状態遷移を
許可する遷移条件を出力し、 前記第2入力が入力されたとき、 前記時間変更手段は、前記遷移条件の全てを、前記複数
の時間規定手段それぞれに規定された時間に係わらず、
状態遷移を許可する状態とすることを特徴とする請求項
1および請求項2いずれかに記載の半導体集積回路装
置。 - 【請求項4】 前記遷移条件の全てが、状態遷移を許可
する状態となったとき、 前記遷移状態制御手段は、前記集積回路部の状態を、内
部または外部クロックの1周期毎に遷移させていくこと
を特徴とする請求項3に記載の半導体集積回路装置。 - 【請求項5】 前記時間変更手段が変更する時間は、前
記時間規定手段に規定された時間よりも短いことを特徴
とする請求項1および請求項2いずれかに記載の半導体
集積回路装置。 - 【請求項6】 前記時間変更手段が変更する時間の一部
は、前記時間規定手段に規定された時間に一致すること
を特徴とする請求項1および請求項2いずれかに記載の
半導体集積回路装置。 - 【請求項7】 前記時間規定手段および前記時間変更手
段のうち、少なくとも1つが、内部または外部クロック
をカウントするカウンタと、このカウンタの出力をデコ
ードするデコーダとにより構成されていることを特徴と
する請求項1および請求項2いずれかに記載の半導体集
積回路装置。 - 【請求項8】 前記時間規定手段および前記時間変更手
段のうち、少なくとも1つが、遅延回路により構成され
ていることを特徴とする請求項1および請求項2いずれ
かに記載の半導体集積回路装置。 - 【請求項9】 前記集積回路部が不揮発性半導体メモリ
を含むとき、 前記一連の状態遷移は、データ書き込みであることを特
徴とする請求項1および請求項2いずれかに記載の半導
体集積回路装置。 - 【請求項10】 前記集積回路部が不揮発性半導体メモ
リを含むとき、 前記一連の状態遷移は、データ読み出しであることを特
徴とする請求項1および請求項2いずれかに記載の半導
体集積回路装置。 - 【請求項11】 前記集積回路部が不揮発性半導体メモ
リを含むとき、 前記一連の状態遷移は、データ消去であることを特徴と
する請求項1および請求項2いずれかに記載の半導体集
積回路装置。 - 【請求項12】 前記第2入力は、リセット信号である
ことを特徴とする請求項1および請求項2いずれかに記
載の半導体集積回路装置。
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Application Number | Priority Date | Filing Date | Title |
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JP2000342171A JP3730506B2 (ja) | 2000-11-09 | 2000-11-09 | 半導体集積回路装置 |
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Cited By (1)
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