CN105869674B - 半导体装置的控制电路及其方法 - Google Patents

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Abstract

在半导体装置中，有别于传统技术，当重置指令(reset command)被输入时，该重置指令可以借助一简单的方法以及电路在短期间内执行。半导体装置的控制电路(control circuit)适用于控制时钟产生器(clock generator)，以产生可变频的系统时钟(system clock)。其中，在正常操作模式的半导体装置，是由控制电路根据重置指令改变系统时钟的频率，由第一频率改变为第二频率，其中第二频率高于第一频率，并且对半导体装置执行中断程序(interrupt process)，以从正常操作模式(normal operating)进入重置时序模式(reset sequence mode)。

Description

半导体装置的控制电路及其方法
技术领域
本发明涉及一种半导体装置，特别是涉及一种电可擦写非易失性半导体存储器(electronically rewritable non-volatile semiconductor memory device，EEPROM)的写入与擦除电路(如快闪存储器(flash memory))与其方法。
背景技术
在现有技术中，高度集成(highly integrated)与非门(NAND)非易失性半导体存储器装置借助连结多个存储单元晶体管(memory cell transistors)(后面称为存储单元)来建构，在位线(bit lines)与源极线(source lines)之间去建构与非门串(NAND string)(例如，可参考专利文件1)。
图1的方块图显示一个传统范例的与非门的快闪电可擦除只读存储的整体结构。图2绘示为图1中存储单元阵列10(memory cell aray10)的结构和其周边的电路的电路图。
参照图1，传统范例的与非门快闪电可擦除只读存储的整体结构包含了存储单元阵列10、控制其操作的控制电路11、行解码器12(row decoder)、高电压产生电路13(highvoltage generating circuit)、包含数据重复读写电路的页缓冲器14(page buffercircuit)、列解码器15(column decoder)、指令寄存器17(command register)、地址寄存器18(address register)、操作逻辑控制器19(operation logic controller)、状态寄存器20(status register)、待命/忙碌的输出端53(ready/busy-bar output terminal)、数据输入/输出缓冲器50(data input/output buffer)及数据输入/输出端51(data input/output terminal)。
在存储单元阵列10中的与非存储单元单元(NAND cell unit)NU(NU0、NU1…)，举例来说它会借助连结16个堆栈栅(stack-gate)去建构，其形成一组电可擦写非易失性存储单元MC0～MC15，如图2所示。每个与非存储单元单元NU的漏极(drain)端通过选择栅晶体管SG1(selective gate transistor)去连接位线(bit line，BL)，而每个与非存储单元单元NU的源极(source)端通过选择栅晶体管SG2(selective gate transistor)去连接共用源极线CELSRC(common source line)。存储单元(memory cells)的控制栅被排列在行方向上并耦接至一共用字线(common word line)，选择栅晶体管SG1、SG2的晶体管的栅极连接选择栅极线SGD(selective gate line)、SGS平行排列于字线WL(word line)。作为一个写入与读取单元的一个页面是一组字线WL选择的存储器。作为一个数据擦除单元的一个区块是一组多个第一页面与非存储单元单元或是其整倍数。为了进行重复写入与读取页面单元(page unit)的数据，在每一个位线页缓冲器电路14包含了感测放大器电路(senseamplifier circuit)与锁存电路(latch circuit)。
在图2的存储单元阵列10具有简化的结构，然而，其具有多条位线可分享一页缓冲器的结构。在此情况，当写入或读取数据时，被选择连接至页缓冲器的位线数目是一个页面单元。图2显示了在存储单元阵列的区域中，借助输入/输出端51(data input/outputterminal)来输入或输出数据。为了去选择存储单元阵列10的位线BL和字线WL，行解码器12与列解码器15被个别地放置。控制电路11执行了数据读、写与擦除的时序控制。高电压产生电路13被控制电路11所控制，产生高电压或是中电压提供读、写与擦除使用。由控制电路11控制的状态寄存器20储存刚结束的编程或擦除的通过或是失败(pass/fail)的消息，以及芯片是否在进行编程、擦除或是读取的状态。从待命/忙碌的输出端53输出的状态为高(high)时视为准备进入下个操作，而低(low)时视为忙碌于现阶段的操作。
数据输入/输出缓冲器50用以输入或输出数据以及输入地址信号，特别是数据通过数据输入/输出缓冲器50和数据线52在输入/输出端51和页缓冲器14之间进行传输，从输入/输出端51输入的地址信号被储存在地址寄存器18，并且传送至行解码器12和列解码器15进行解码。动作控制指令从输入与输出端51被输入，被输入的指令被解码并储存在指令寄存器17，以使指令控制控制电路11。外部控制信号像是芯片致能信号(chip enablesignal)、指令锁存致能信号(command Latch enable signal)、地址锁存致能信号(address latch enable signal)、写入致能信号(write-in enable signal)、读取致能信号(readout enable signal)等等，被带入操作逻辑控制器19(operation logiccontroller)。因此，内部控制信号对应动作模式而被产生。内部控制信号被使用在控制在数据输入/输出缓冲器50上的数据锁存与传输程序，并进一步被传输至控制电路11进行动作控制。
页缓冲器14有两个锁存电路(latch circuit)14a和14b可供多值动作(multi-valued action)或快取功能(cache function)，其借助切换来执行。尤其当一个存储器单元存储了一个位的双值数据(two value data)时，提供快取功能(cache funciton)。当一个存储器单元存储了一个两位的四值数据(four value data)，提供多值功能(multi-value funciton)或快取功能依然有效，虽然快取功能被地址所限制。
现有技术文件
专利文件:
专利文件1:日本公开专利H09-147582
专利文件2:日本公开专利2002-150780
解决问题
图3a绘示当在图1的与非门快闪电可擦除只读存储存储器的编程期间重置指令(FFh)被输入时各个信号的时序图。图3b绘示当在图1中的与非门快闪电可擦除只读存储存储器的数据擦除期间重置指令(FFh)被输入时各个信号的时序图。在图3中，tRST为重置时间。举例来说，如图3a所示，在编程期间内部电压VPP是高电压，而在编程操作借助指令80-10(变成低(low))被执行后，重设程序借助FF指令(回到高(high))被执行。
在与非门快闪存储器中，如果重置指令在编程期间被输入，快闪存储器将会停止目前的编程动作并进入预备状态(stand-by)。当重置被执行时，快闪存储器中最重要的内部程序是高电压和中电压的放电，像是由字线、位线、井(well)、行解码器与电荷泵(chargepump)。如果有很多的电荷残留，有可能会对快闪存储器造成损害。因此，重置程序被设计为着重于高电压的放电(HV)。重置的问题在于实际重置时间与相对的规格值之间的容限(margin)非常的小，在这里重置时间包含了放电时间与其他的控制时间。
图4绘示图1的与非门快闪电可擦除只读存储的重置指令输入执行程序的流程图。
参照图4，首先在步骤S1，判断是否数据已经被读取，若是，进入步骤S2，若否，则进入步骤S3。在步骤S2，读取重置时序程序被执行，然后进入步骤S9。另一方面，在步骤S3，判断是否为编程模式(program mode)，若是，进入步骤S4，若否，则进入步骤S6。在步骤S4，判断是否验证中，若是，进入步骤S2，若否，则进入步骤S5。在步骤S5，编程重置时序程序被执行，然后进入步骤S9。在步骤S6，判断是否为擦除模式(erase mode)，若是，进入步骤S7，若否，则进入步骤S9。在步骤S7，判断是否验证中，若是，进入步骤S2，若否，则进入步骤S8。在步骤S8，擦除重置时序程序被执行，然后进入步骤S9。在步骤S9，其他程序被执行以及重置指令输入程序完成。
此外，在步骤S5的编程重置时序程序中，许多信号的设置周期(cycles)被要求要有以下程序。
﹙1﹚设定Y重置信号；
﹙2﹚设定X重置信号；
﹙3﹚关闭字线的高电压电荷泵；
﹙4﹚设定字线的高电压放电；
﹙5﹚设定等待时间与其他信号；
﹙6﹚关闭周边电路(peripheral circuit)的高电压电荷泵；
﹙7﹚设定周边电路的高电压放电；
﹙8﹚设定其他等待时间与其他信号；
﹙9﹚关闭周边电路的中电压电荷泵；
﹙10﹚设定周边电路的中电压放电；以及
﹙11﹚重设各种信号
当重置指令被输入，随后重置指令被解码，中央处理单元(CPU)控制与非门快闪存储器，暂时停止目前正在执行的操作。此程序将花费很多时钟周期(clock circle)。由于电子负载的放电，放电路径无法被切断，如此放电路径晶体管的栅极需要保持电压一段期间。在这里需要基于时钟在适当时间传送多个控制信号。这些控制信号将花费许多时钟周期。花费长放电时间和多个信号时钟周期，结果将减少规格值的容限。
发明内容
本发明的目标是提供半导体装置、半导体装置的控制电路以及其方法，并且比较现有技术，当重置指令被输入，能在一个短的周期时间执行，举例来说，能够使用在像是快闪存储器的非易失性存储器装置。
本发明提供一种半导体装置的控制电路及其方法，举例来说，在像是快闪存储器的非易失性存储器装置中，当重置指令被输入时，重置指令程序的输入处理，相较于现有技术，可在一个较短的期间被执行。
﹝问题的解决手段﹞
本发明的半导体装置的控制电路用以控制时钟产生器(clock generator)产生可变频率的系统时钟(system clock)，其中在半导体装置的正常操作模式中，控制电路根据重置指令借助时钟产生器改变系统时钟的频率，从第一频率(first frequency)改变为第二频率(second frequency)，其中第二频率高于第一频率，并且对半导体装置执行中断程序，以从正常的操作模式进入到重置时序模式。
在本发明的一实施例中，上述控制电路包括时钟产生器以及分频器，时钟产生器用以产生预设的基础时钟，分频器借助划分来自时钟产生器的基础时钟的频率而产生系统时钟。
在本发明的一实施例中，上述半导体装置的控制电路除了原来的时钟产生器，还包括其他的时钟产生器，为半导体装置产生电荷泵电路的电荷泵时钟。
在本发明的一实施例中，上述时钟产生器还包括一电路，其根据多位的重置模式信号改变系统时钟的频率。
本发明的半导体装置包括针对半导体电路的控制电路。
在本发明的一实施例中，上述半导体装置是非易失性存储器装置。
在本发明的一实施例中，上述第二频率在读取、写入和擦除模式中具有不同的频率。
基于上述，本发明实施例的半导体存储器装置的控制电路及其方法，举例来说，在像是快闪存储器的非易失性存储器装置中，当重置指令被输入时，重置指令程序的输入处理，相较现有技术，可使用非常简单的方法和电路，在较短的期间内被执行。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1绘示一传统范例的与非门快闪电可擦除存储器相关的示意图。
图2绘示图1的存储单元阵列10的结构及其周边电路的电路图。
图3a是显示当在图1的与非门快闪电可擦除只读存储存储器的编程期间重置指令(FFh)被输入时各个信号的时序图。
图3b是显示当在图1中的与非门快闪电可擦除只读存储存储器的数据擦除期间重置指令(FFh)被输入时各个信号的时序图。
图4绘示图1的与非门快闪电可擦除只读存储的重置指令输入执行程序的流程图。
图5绘示本发明一实施例的重置指令输入程序的流程图。
图6绘示图5重置指令输入的程序的系统时钟的时序图。
图7绘示本发明一实施例的时钟产生电路(clock generating circuit)的结构的电路图。
图8绘示本发明变化实施例1的时钟产生电路(clock generating circuit)的结构的电路图。
图9绘示本发明变化实施例2的时钟产生电路(clock generating circuit)的结构的电路图。
附图符号说明
10：存储单元阵列
11：控制电路
12：行解码器
13：高电压产生电路
14：页缓冲器
15：列解码器
17：指令寄存器
18：地址寄存器
19：操作逻辑控制器
20：状态寄存器
50：数据输入/输出缓冲器
51：数据输入/输出端
52：数据线
53：待命/忙碌的输出端
NU0、NU1、NU2：与非存储单元单元
MC0～MC15：电可重写非易失性存储单元
SG1、SG2：选择栅晶体管
BL：位线
CELSRC：共用源极线
SGD、SGS：选择栅极线
WL、WL0、WL1：字线
14a、14b：锁存电路
tRST：重置时间
t：时间
VPP：内部电压
待命/忙碌
S1～S9：与非门快闪电可擦除只读存储的重置指令输入执行程序的流程步骤
S11～S14：重置指令输入程序的流程步骤
1、1A、1B：环形振荡器
2、2A：分频器
21、31：与非门
22～26、32～36、26-0～26-2：反相器
R1、R2：电阻
Cr、Cn、Cn0～Cn2、Crc、Cnc：电容
27、27-0～27-2、37：传输门
EN、EN2：时钟致能信号
28、28-0～28-2：电容电路
L1：数据锁存
L2：快取锁存
CSL0～CSL511：行选择线
具体实施方式
现将参照附图，详细地说明本发明的优选实施例中的实例。可能的话，在图示中使用相同的元件符号及描述指示相同或类似的元件。
图5绘示本发明一实施例的重置指令输入程序的流程图。图6绘示图5重置指令输入的程序的系统时钟的时序图。
参照图5，当重置指令被输入，首先在步骤S11，指令解码程序被执行以解码重置指令。接着，步骤S12与S13被执行。在步骤S12中，中央处理单元的中断程序被执行。在步骤S13，时钟频率的变化程序(图6)被执行，然后在步骤S14其他程序被执行以及重置指令输入程序完成。当重置指令在步骤S11被辨识出时，在步骤S12中，中央处理单元进入重置时序模式，然后图4所示的重置时序程序在步骤S14中被执行。
在本实施例的重置时序程序中，借助设定系统时钟频率高于在正常操作期间的频率，时钟的周期时间可被缩短。在现有技术中，当重置指令被输入时中央处理单元的中断程序被执行，以及从正常操作进入重置程序。这里中央处理单元可为控制电路11或如外部控制器的中央处理单元。
在本实施例中，改变时钟频率的控制信号被额外的产生。这里，时钟频率被决定以最佳化正常操作，正常操作包含了许多不同步骤，例如电源(power source)的设置、为了字线、井(well)以及操作模式变化的高电压增强控制。然而，重设时序只包含放电过程，其较正常程序简单。因此，较高的频率能够被使用。如果频率增加了10％，重置时间tRST最多可被减少10％。
图7绘示本发明一实施例的时钟产生电路(clock generating circuit)的结构的电路图。在图7中，时钟产生电路包括环形振荡器1和分频器2。这里，环形振荡器1包括由与非门21(NAND)、反相器22～25以及电阻R1形成的回路电路(loop circuit)、用以决定基础振荡频率(base oscillation frequency)的电容Cr，其连接电阻R1、以及用来调整振荡频率的电容Cn，其通过传输门27连接电阻R1的一端。这里，环形振荡器1的振荡开/关(on/off)能借助时钟致能信号EN被控制，其被输入至与非门21(NAND gate)。此外，重置模式信号通过反相器26，被输入至传输门27的非反向控制(non inverting control)输入端。这里，电容电路28用来根据重置模式信号决定是否切换电容Cn去连接环形振荡器1的回路电路，其信号由电容Cn、传输门27和反相器26所形成。
分频器2产生系统时钟、电荷泵时钟、计时器时钟(timer clock)以及其它时钟，其它时钟是借助对环状振荡器1产生的基础时钟(base clock)分频所得来的。
上述的时钟产生电路被以如下方式所操作。
﹙1﹚在正常的操作模式中，重设模式信号还没被输入，传输门27被打开，且基础时钟的振荡频率fnormal忽略了反相器的延迟，振荡频率fnormal可以下式表示：
[方程式1]
﹙2﹚在重置时序模式中，重置模式信号被输入，传输门27被关闭，而基础时钟的振荡频率freset可以下式表示：
[方程式2]
这里，freset>fnormal.
换句话说，在正常操作模式，电容Cr+Cn的行为像是RC延迟电路的电容；在重置时序模式只由电容Cr的行为像是RC延迟电路的电容。通常，系统时钟的频率与其他电路的系统时钟会彼此不相同，借助对具有较高的基础时钟频率的基础时钟分频，分频器2能够产生不同频率的时钟。
如上所述，在本实施例的重置时序模式中，与正常操作模式比较，可借助产生具有更高频率的基本时钟，举例来说，像是快闪存储器的非易失性存储器装置中，当重置指令被输入时，重置指令输入程序的处理，相较于现有技术，可在更短的期间内执行。
变化实施例1
图8绘示本发明变化实施例1的时钟产生电路的结构的电路图。参照图8，比较变化实施例1的时钟产生电路和图7实施例的时钟产生电路，差异如下所示。
﹙1﹚包括代替分频器2的分频器2A，分频器2A产生除了电荷泵时钟外的其他时钟。
﹙2﹚更进一步包括用来产生电荷泵时钟的环形振荡器1A，除了电容Crc,Cnc外，环状振荡器1A的形成相似于环状振荡器1。
差异性详述如下
图8中，环状振荡器1A包括由与非门31、反相器32～35和电阻R2形成环状而形成的回路电路、决定基础振荡频率的电容Crc，其连接电阻R2、决定调整振荡频率的电容Cnc，其通过传输门37连接电阻R2的一端。这里，环形振荡器1A的振荡开/关可基于被输入至与非门31的时钟致能信号EN2而被控制。此外，电容电路38用来根据重置模式信号切换电容Cnc是否连接环形振荡器1A的回路电路，其中重置模式信号由电容Cnc、传输门37和反相器36所形成。此外，重置模式信号被输入至传输门37的反向控制(inverting control)输入端，并通过反相器36，被输入至传输门37的非反向控制(non inverting control)输入端。
以上的时钟产生电路被以如下方式所操作。
﹙1﹚在正常的操作模式中，重设模式信号还没被输入，传输门37被打开，且基础时钟的振荡频率fnormalc忽略了反相器的延迟，振荡频率fnormalc可以下式表示：
[方程式3]
﹙2﹚在重置时序模式中，重置模式信号被输入，传输门37被关闭，而基础时钟的振荡频率fresetc可以下式表示：
[方程式4]
这里，fresetc<fnormalc.
如上述环形振荡器1A的结构，重置时序模式的频率fresetc低于正常操作模式的频率fnormalc﹙在其他的变化实施例中，其可为相同﹚。在重置时序模式中，放电程序由一系列的步骤进行，因此电荷泵电路足够去保持其电压，与正常操作模式相比不需要操作在较大的电压。
根据变化实施例1，除了产生电荷泵时钟的频率，其操作效果与上述实施例相似。
变化实施例2
图9绘示本发明变化实施例2的时钟产生电路的结构的电路图。比较变化实施例2的时钟产生电路和图7实施例的时钟产生电路，差异如下所示。
﹙1﹚包括代替环形振荡器1的环形振荡器1B。这里，在环状振荡器中1B，电容电路28被取代为三个电容电路28-0～28-2，其用来根据3位的重置模式信号切换各个电容Cn0～Cn2是否连接环形振荡器1B的回路电路。
差异详述如下
在图9中，相似于电容电路28，电容电路28-0包含Cn0、反相器26-0、传输门27-0，根据重置模式信号的位0借助传输门27-0的控制开/关切换电容Cn0是否连接环状振荡器1B的回路电路。此外，相似于电容电路28，电容电路28-1包含电容Cn1、反相器26-1、传输门27-1，根据重置模式信号的位1借助传输门27-1的控制开/关切换电容Cn1是否连接环状振荡器1B的回路电路。此外，相似于电容电路28，电容电路28-2包含Cn2、反相器26-2、传输门27-2，根据重置模式信号的位2借助传输门27-2的控制开/关切换电容Cn2是否连接环状振荡器1B的回路电路。这里，电容组的每个电容Cn0～Cn2，可彼此相同，或是彼此不同。
如此，每个电容Cn0～Cn2可根据3位的重置模式信号被切换是否连接环形振荡器1B的回路电路。在重置操作中，环状振荡器的振荡频率1B可被以9种方式改变。在晶圆测试(wafer test)中，对于重置模式的基础时钟的频率，可被设置成最佳频率(optimumfrequency)，其他效果与上述实施例相似。
此外，在本变化实施例中，3位的重置模式和其他对应的电容电路被描述，然而本发明并不限于此，对于多个位的调整是可能的。在重置模式中基础时钟的频率，可根据不同模式被设成各种频率，如读取、编程或擦除模式。
在实施方式和以上的相关变化，对于与非门快闪存储器的时钟产生电路被描述，然本发明并不限于此，举例来说，亦可被适用于或非门快闪存储器(NOR type flashmemory)以及像是其他类型的非易失性半导体存储器装置、半导体存储器装置或是半导体装置。
在实施例和以上的变化实施例中，环状振荡器被描述，然本发明并不限于此，其亦可是用来产生时钟的时钟产生器。
工业用途(industrial applicability)
综上所述，本发明实施例的半导体存储器装置的控制电路及其方法，举例来说，在像是快闪存储器的非易失性存储器装置，当重置指令被输入时，相较现有技术，重置指令程序的输入处理可使用非常简单的方法和电路，在较短的期间内被执行。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何本领域技术人员在不脱离本发明的精神和范围下，可作些许的更动与润饰，故本发明的保护范围当以权利要求为准。

Claims (7)

1.一种半导体装置的控制电路，适用于控制一时钟产生器产生具有可变频率的系统时钟，该时钟产生器包含一电容电路可接收一重置指令，其中，
在该半导体装置的一正常操作模式中，该控制电路根据该重置指令改变由该时钟产生器产生的该系统时钟的频率，其中，该系统时钟的频率由第一频率改变为第二频率，该第二频率高于该第一频率；以及
对该半导体装置执行一中断程序，以从该正常操作模式进入一重置时序模式，并且利用该第二频率的该系统时钟的频率执行一重置时序程序。
2.如权利要求1所述的半导体装置的控制电路，该控制电路包括：
该时钟产生器，用以产生预设的一基础时钟；以及
一分频器，借助划分来自该时钟产生器的该基础时钟的频率，来产生该系统时钟。
3.如权利要求1所述的半导体装置的控制电路，还包括：
另一时钟产生器，除了上述时钟产生器外而被提供，用以产生使用于该半导体装置的一电荷泵电路的一电荷泵时钟。
4.如权利要求1所述的半导体装置的控制电路，该时钟产生器还包括：
一电路，根据多个位的一重置模式信号改变该系统时钟的频率。
5.一种半导体装置，包括如权利要求1所述的该半导体装置的该控制电路。
6.如权利要求5所述的半导体装置，其中该半导体装置为一非易失性存储器装置。
7.如权利要求6所述的半导体装置，其中在一读取、一写入以及一擦除模式中，该第二频率具有不同的频率。
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