TWI585768B

TWI585768B - 非揮發性記憶裝置與用於非揮發性記憶裝置的寫入電路及方法

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Publication number: TWI585768B
Application number: TW104130752A
Authority: TW
Inventors: 小川曉
Original assignee: 力晶科技股份有限公司
Priority date: 2015-03-11
Filing date: 2015-09-17
Publication date: 2017-06-01
Also published as: JP5909294B1; US9530507B2; CN105976864B; CN105976864A; JP2016170830A; TW201633318A; US20160267988A1

Description

非揮發性記憶裝置與用於非揮發性記憶裝置的寫入電路及方法

本發明是有關於一種例如用於快閃記憶體（flash memory）等電可重寫的非揮發性半導體記憶裝置（電可抹除可程式化唯讀記憶體（Electrically Erasable Programmable Read-Only Memory，EEPROM））的寫入電路及方法、與非揮發性記憶裝置。

已知有一種反及（NAND）型非揮發性半導體記憶裝置，其在位元線（bit line）與源極線（source line）之間串聯連接多個記憶胞元電晶體（memory cell transistor）（以下稱作記憶胞元）而構成NAND串（string），從而實現了高積體化（例如參照專利文獻1）。

圖1A是表示習知例的NAND型快閃EEPROM的整體結構的方塊圖。而且，圖1B是表示圖1A的記憶胞元陣列（memory cell array）10及其周邊電路的結構的電路圖。

在圖1A，習知例的NAND型快閃EEPROM是具備記憶胞元陣列10、控制其動作的控制電路11、列解碼器（row decoder）12、高電壓產生電路13、包含資料（data）重寫及讀出電路的頁面緩衝器（page buffer）電路14、行解碼器（column decoder）15、指令暫存器（command register）17、位址暫存器（address register）18、動作邏輯控制器（logic controller）19、資料輸入/輸出緩衝器50以及資料輸入/輸出端子51而構成。

記憶胞元陣列10如圖1B所示，例如是將16個堆疊閘極（stacked-gate）結構的電可重寫的非揮發性記憶胞元MC0～MC15串聯連接而構成NAND胞元單元（cell unit）NU（NU0、NU1、…）。各NAND胞元單元NU的汲極（drain）側經由選擇閘極電晶體SG1而連接於位元線BL，源極側經由選擇閘極電晶體SG2而連接於共用源極線CELSRC。沿列方向排列的記憶胞元MC(如MC0～MC15)的控制閘極共同連接於字元線（word line）WL(如WL0~WL15)，選擇閘極電晶體SG1、SG2的閘極電極連接於與字元線WL平行地配設的選擇閘極線SGD、SGS。藉由1條字元線WL而選擇的記憶胞元的範圍是做為寫入及讀出單位的1頁面。1頁面或其整數倍範圍的多個NAND胞元單元NU的範圍做為資料抹除的單位，即1區塊（block）。頁面緩衝器電路14為了進行以頁面為單位的資料寫入及讀出，而包含對應於每條位元線設置的感測放大器（sense amplifier）電路及鎖存（latch）電路（DL，如鎖存電路14a、14b，其分別包括多個鎖存器L1、L2）。

圖1B的記憶胞元陣列10具有簡化的結構，可由多條位元線共用頁面緩衝器。此時，在資料寫入或讀出動作時選擇性地連接於頁面緩衝器的位元線數成為1頁面的單位。而且，圖1B表示在與1個輸入/輸出端子51之間進行資料的輸入/輸出的胞元陣列的範圍。為了進行記憶胞元陣列10的字元線WL及位元線BL的選擇，分別設置有列解碼器12及行解碼器15(如圖1A所示)。控制電路11進行資料寫入、抹除及讀出的序列（sequence）控制。由控制電路11所控制的高電壓產生電路13產生被用於資料重寫、抹除、讀出的經升壓的高電壓或中間電壓。

輸入/輸出緩衝器50被用於資料的輸入/輸出及位址訊號的輸入。即，經由輸入/輸出緩衝器50及資料訊號線52，在輸入/輸出端子51與頁面緩衝器電路14之間進行資料的傳輸。從資料輸入/輸出端子51輸入的位址訊號是由位址暫存器18予以保持，並被送往列解碼器12及行解碼器15進行解碼。從資料輸入/輸出端子51亦輸入動作控制的指令。所輸入的指令經解碼後保持於指令暫存器17，藉此，控制電路11受到控制。晶片賦能（chip enable）訊號CEB、指令鎖存賦能訊號CLE、位址鎖存賦能訊號ALE、寫入賦能訊號WEB、讀出賦能訊號REB等外部控制訊號被導入至動作邏輯控制電路19，對應於動作模式（mode）而產生內部控制訊號。內部控制訊號被用於輸入/輸出緩衝器50中的資料鎖存、傳輸等的控制，進而被送往控制電路11而進行動作控制。

頁面緩衝器電路14具備2個鎖存電路14a、14b，且以可切換執行多階操作(multi-level operation)功能與快取（cache）功能的方式而構成。即，當在1個記憶胞元記憶1位元的二階(two-level)資料時，具備快取功能，當在1個記憶胞元記憶2位元的4階(four-level)資料時，設為多階操作功能，或者根據位址進行限制，但可將快取功能設為有效。

圖1C是表示圖1A的NAND型快閃EEPROM中的頁面緩衝器電路14及程式化結束檢測電路16的結構例的方塊圖。在圖1C，程式化結束檢測電路16基於來自頁面緩衝器PBn（n=0、1、2、…、N，N為正整數）的判斷控制訊號來檢測程式化的結束。以下，對於程式化（資料寫入）及校驗（verify）判斷與失效位元（fail bit）的計數，在下文進行說明。

在NAND型快閃EEPROM，1頁面的資料為1次地被寫入記憶胞元。此處，為了檢查（check）是否已寫入所有位元，採用針對每個位元的程式化校驗處理（以下亦將程式化校驗稱作「校驗」）。基本上，在所有位元超過預設臨限值電壓Vth後，視為所有位元已通過（pass）而校驗處理完成。然而，在最近的快閃記憶體，即使殘留若干失效位元，仍視為通過狀態。這被稱作「偽通過處理」，被用於在用戶模式（user mode）下設置（set）為通過。這是因為，位元是在基於錯誤檢查與校正（Error Checking and Correction，ECC）功能而動作時被使用，由於許多位元可校正的ECC功能，即便使資料寫入時的少量位元設為偽通過，整體上亦不構成問題。另外，在進行程式化特性或失敗分析時，藉由增減偽通過的位元數等來進行評價，可實現時間縮短或效率提高。

圖2是表示圖1C的程式化結束檢測電路16的詳細結構例的電路圖。而且，圖3是表示圖2的頁面緩衝器PBn與程式化結束判斷部29-n的結構例的電路圖。

在圖2，電源電壓VDD經由金屬氧化物半導體（Metal-Oxide Semiconductor，MOS）電晶體21及MOS電晶體22而接地，MOS電晶體21及MOS電晶體22的連接點經由輸出判斷結果的訊號輸出線即訊號線A（PBPUP）及反相器23，而生成表示是否為通過狀態的狀態訊號STB。判斷賦能訊號JENB被施加至MOS電晶體21的閘極，判斷重置（reset）訊號JRST被施加至MOS電晶體22的閘極。訊號線A（PBPUP）經由與各頁面緩衝器PBn連接的MOS電晶體TJn及閘極被施加有校驗判斷控制切換訊號JDG_SW的MOS電晶體TJEn而接地（n=0、1、…、N）。各MOS電晶體TJn、TJEn構成程式化結束判斷部29-n（n=0、1、…、N），整體上構成程式化結束判斷電路27。

在圖3，MOS電晶體TJn的閘極連接於頁面緩衝器PBn的鎖存器L1的節點SLS1。而且，頁面緩衝器PBn包括：由2個反相器61、62構成的鎖存器L1；由2個反相器63、64構成的鎖存器L2；校驗用電容器70；預充電（precharge）用電晶體71；校驗用電晶體72～74；行閘極電晶體81、82；傳輸開關電晶體83～85、88、89；位元線選擇電晶體86、87；以及重置電晶體90。

在圖3，2條位元線BLe、BLo選擇性地連接於頁面緩衝器PBn。此時，根據位元線選擇訊號BLSE或BLSO，使位元線選擇電晶體86或87導通，將位元線BLe或位元線BLo中的一者選擇性地連接於頁面緩衝器PBn。另外，在其中一條位元線被選擇的期間，非選擇狀態的另一根位元線根據位元線非選擇訊號YBLE或YBLO而設為固定的接地電位或電源電壓電位，藉此來削減鄰接位元線間的雜訊（noise）。

圖3的頁面緩衝器PBn具有鎖存器L1與鎖存器L2。頁面緩衝器PBn藉由預設的動作控制，主要有助於讀出、寫入動作。而且，鎖存器L2是在二階操作中實現快取功能的二級(secondary)鎖存電路，在未使用快取功能的情況下，輔助性地有助於該頁面緩衝器PBn的動作而實現多階操作。

鎖存器L1是將計時反相器（clocked inverter）61、62逆並聯連接而構成。記憶胞元陣列10的位元線BLe、BLo經由傳輸開關電晶體85而連接於感測節點N1，感測節點N1進而經由傳輸開關電晶體83而連接於鎖存器L1的資料保持節點SLR1。在感測節點N1，設置有預充電用電晶體71。資料保持節點SLR1經由傳輸開關電晶體74而連接於用於資料保持節點SLR1的資料的暫時記憶節點N3。節點N3連接於電晶體72的閘極，電晶體72的汲極連接於電壓V2，源極經由開關電晶體73而連接於感測節點N1，根據開關電晶體73的閘極控制電壓REG及節點N3的電壓值，感測節點N1與電壓V2的連接或阻斷受到控制。進而，在感測節點N1，亦連接有預充電用電晶體71，該預充電用電晶體71用於對位元線BLe、BLo預充電電壓V1。在感測節點N1，連接用於電壓位準保持的電容器70。電容器70的另一端接地。

鎖存器L2是與鎖存器L1同樣地，將計時反相器63、64逆並聯連接而構成。鎖存器L2的2個資料節點SLR2、SLS2經由根據行選擇訊號CSL(如圖1B之CSL0~CSL511)受到控制的行閘極電晶體81、82而連接於資料訊號線52，該資料訊號線52連接於資料輸入/輸出緩衝器50。節點SLR2經由傳輸開關電晶體84而連接於感測節點N1。

圖1B是表示記憶胞元陣列10、頁面緩衝器PBn與資料輸入/輸出緩衝器50的連接關係。NAND型快閃EEPROM的讀出、寫入的處理單位為在某列位址處同時選擇的1頁面量的容量（例如512位元組（byte））。由於存在8個資料輸入/輸出端子51，因此對於1個資料輸入/輸出端子51，可例如為512位元，在圖1B表示該512位元量的結構。

在將資料寫入記憶胞元時，從資料訊號線52將寫入資料導入鎖存器L2。為了開始寫入動作，寫入資料必須位於鎖存器L1中，因此接下來將保持於鎖存器L2的資料傳輸至鎖存器L1。而且，在讀出動作時，為了向資料輸入/輸出端子51輸出資料，讀出的資料必須位於鎖存器L2中，因此必須將由鎖存器L1讀出的資料傳輸至鎖存器L2。因而構成為，可將傳輸開關電晶體83、84設為導通狀態而在鎖存器L1與鎖存器L2之間進行資料的傳輸。此時，將傳輸目標的鎖存電路設為非活性狀態後傳輸資料，隨後使傳輸目標的鎖存電路恢復至活性狀態以保持資料。

接下來，以下對圖2及圖3的程式化結束檢測電路16的動作進行說明。

首先，對於與並非程式化對象的記憶胞元對應的頁面緩衝器PBn的鎖存器L1，設置資料「1」，資料保持節點SLR1的電壓成為高位準，從而自校驗判斷處理的對象中除外。並且，對於程式化對象的記憶胞元，在程式化校驗失敗時，在保持對頁面緩衝器PBn的鎖存器L1設置資料「0」的狀態下，資料保持節點SLR1的電壓成為低位準。在程式化校驗通過時，對頁面緩衝器PBn的鎖存器L1設置資料「1」，資料保持節點SLR1的電壓成為高位準。該些鎖存器L1的狀態被反映為MOS電晶體TJn的通斷(on/off)狀態而用於校驗判斷處理。如圖2所示，MOS電晶體TJn（n=0、1、…、N）連接於進行反或（Not OR，NOR）運算的訊號線A（PBPUP）。若針對1頁面的所有記憶胞元的程式化結束而所有資料保持節點SLR1成為高位準，則所有MOS電晶體TJn被斷開。此時，訊號線A（PBPUP）成為高位準，狀態訊號STB成為低位準，從而可知曉程式化已結束。

接下來，以下對習知技術的「偽通過程式化」進行說明。

圖4是表示在圖1A的NAND型快閃EEPROM中用於偽通過判斷的程式化結束檢測電路16A的結構例的電路圖。

在圖4的左側，設置有具備程式化結束判斷部29-0～29-N的所述程式化結束判斷電路27，在訊號線A（PBPUP）上，從電源電壓VDD經由MOS電晶體24而流動有汲極電流Id的整數n倍的汲極電流n×Id。整數n相當於程式化校驗尚未通過的記憶胞元的數量，是流動有汲極電流Id的電路29-n的數量。另一方面，圖4右側的基準電壓產生電路28具備基準電壓產生部29a-0～29a-J，是具備連接在訊號線A'（PBREF）與接地之間的多個MOS電晶體對（BFj、BFEj）（此處，j=0、1、…、J，J為正整數）而構成。此處，MOS電晶體BF1～BFJ以及BFE1～BFEJ是複製（replica）電路，為使流經複製電路MOS電晶體BF1～BFJ以及BFE1～BFEJ的電流Id與電路29的汲極電流Id相同，MOS電晶體BF1～BFJ以及BFE1～BFEJ的電晶體尺寸與施加電壓完全等同地被設定。MOS電晶體BF0及BFE0的尺寸或閘極電壓被控制為使流經MOS電晶體BF0及BFE0的汲極電流為0.5×Id。而且，在訊號線PBREF，從電源電壓VDD經由MOS電晶體25而流動有臨限值基準電流Iref，該臨限值基準電流Iref是分別包含各一對MOS電晶體（BF0、BFE0；BF1、BFE1；BF2、BFE2；…）的各基準電流產生部所流動的單位基準電流之和。

並且，對應於程式化結束判斷電路27中的各MOS電晶體TJn（n=0、1、…、N）的導通的個數n，與流經MOS電晶體24的汲極電流n×Id對應的電壓被施加至比較器26的反相輸入端子，另一方面，與流經MOS電晶體25的臨限值基準電流Iref對應的電壓被施加至比較器26的非反相輸入端子，比較器26在n×Id＜Iref時輸出低位準的狀態訊號STB。即，相對於流動有臨限值基準電流Iref的J+1組MOS電晶體BFj、BFEj（j=0、1、…、J），當程式化校驗未通過的記憶胞元的數量N為J≧N時，狀態訊號STB成為低位準而判斷為偽通過。例如，在J=2時，臨限值基準電流Iref=2.5×Id，因此流經程式化結束判斷電路27的汲極電流N×Id因N≦2而為偽通過。

而且，圖5是表示圖1A的NAND型快閃EEPROM的程式化通過判斷處理的流程圖。在圖5，首先載入（load）資料，在步驟S2中，將資料程式化後，在步驟S3中進行校驗。在步驟S4中，若所有記憶胞元（1頁面量）全部為「1」，則在步驟S5中判斷為「真實通過」而結束該處理。另一方面，若在步驟S4中為“否”，則在步驟S6中判斷是否已超時（time out），為否時返回步驟S2，另一方面，為“是”時前進至步驟S7。在步驟S7中，判斷是否為可容忍的錯誤（error），為“是“時前進至步驟S8，另一方面，為“否”時前進至步驟S9。在步驟S8中，判斷為「偽通過」而結束該處理。在步驟S9中，判斷為「失敗」而結束該處理。現有技術文獻專利文獻

專利文獻1：日本特開平9-147582號公報專利文獻2：日本特開2006-134482號公報專利文獻3：日本特開2013-127827號公報專利文獻4：日本特開2008-004178號公報專利文獻5：日本特開2008-198337號公報

[發明所欲解決之課題]

最近的NAND型快閃記憶體具有4位元以上的ECC（Error Checking and Correction）能力，因此ECC能力的一部分可分配給圖4所示的救援資料程式化及/或資料抹除的失效位元。將訊號線A（PBPUP）的電流Id×n與基準訊號線PBREF的基準電流Iref進行比較。此時，當MOS電晶體BF0導通而基準電流Iref=0.5×Id時，若尚未程式化的記憶胞元為1以上，則程式化結束通知訊號STB成為高位準，表示失敗狀態。另一方面，若所有記憶胞元已被程式化時，程式化狀態成為通過狀態，程式化結束通知訊號STB成為低位準。而且，當基準電流Iref被設定為2.5×Id時，即使未被程式化的記憶胞元為2以下，仍設定為通過狀態，這是「偽通過狀態」。隨著NAND型快閃記憶體大小的進展，藉由ECC而修復的位元數增多，而且，偽通過位元數可增多。然而，在此種簡單的程式化結束檢測電路16A中，存在無法應對大量位元的偽通過狀態的問題。

圖6是表示構成圖3的頁面緩衝器PBn及程式化結束判斷部29-n的MOS電晶體的配置例的平面圖，圖6之（a）部份是在沿著位元線的方向配置閘極的平面圖，圖6之（b）部份是表示相對於位元線成直角地配置閘極的例子的平面圖。在圖6，G1、G2為閘極，AR1、AR2為有效（active）區域，CH1、CH2為接觸孔（contact hole）。

例如，在NAND型快閃記憶體的結構例中，一對記憶胞元的間距例如為30 nm×2，將頁面緩衝器PBn布局（layout）於16條位元線的空間（space），頁面緩衝器PBn的間距為0.96 μm。此處，每一個布局中，堆疊8個頁面緩衝器PBn。

在圖6，例如必須在0.96 μm這一非常窄的頁面緩衝器PBn的間距布局中，形成所述的MOS電晶體TJn、TJEn。當然，亦可使用2×0.96 μm的區域，但若在所有部分使用該尺寸，則頁面緩衝器PBn的高度亦會變成2倍，頁面緩衝器PBn的尺寸將大幅增大。因而存在下述問題，即，伴隨快閃記憶體的微細化，該些MOS電晶體必須形成為更小，該些MOS電晶體的電氣特性的偏差亦會愈發增大。

而且，今後，頁面尺寸進一步增大的可能性高，伴隨於此，1個晶片內的MOS電晶體的電氣特性的偏差亦會增大。進而，若設該些MOS電晶體的每一個的電氣特性的偏差為10%，則5個電晶體的電氣特性的整體偏差亦將達到電晶體的電氣特性的50%，圖4的程式化結束檢測電路16A無法準確地進行判斷。這意味著，3位元的偽通過是準確判斷的極限。伴隨NAND型快閃記憶體的在大小上的發展，如此，MOS電晶體的偏差必然會對偽通過判斷造成大的影響。

若在各MOS電晶體TJn、TJEn具有10%的偏差的情況下，（1）程式化對象的記憶胞元中的4個記憶胞元未被程式化時，汲極電流最差為（4±0.4）Id。（2）程式化對象的記憶胞元中的5個記憶胞元未被程式化時，汲極電流最差為（5±0.5）Id。此時，在（4、5）判斷（此處以（通過的胞元數、失敗的胞元數）表示）的情況下，必須以4.5×Id的基準電流Iref來進行判斷，但對於所述（2），在最差時完全無感測容限，因此要進行安全的判斷，必須至少以（3、4）判斷來進行，必須以3.5×Id的基準電流Iref來進行判斷。

本發明的目的在於提供一種用於非揮發性記憶裝置的寫入電路及方法、與非揮發性記憶裝置，例如伴隨NAND型快閃記憶體等非揮發性記憶裝置的規模變化，記憶胞元的間距變小，伴隨於此，周邊電路的電晶體尺寸變小，即便如此，亦可高精度地進行程式化校驗判斷的處理。 [解決課題之手段]

第1發明的用於非揮發性記憶裝置的寫入電路中，所述非揮發性記憶裝置具備控制電路，所述控制電路被設置在向記憶胞元寫入資料時暫時保存資料的頁面緩衝器，在向所述記憶胞元寫入資料時判斷每個記憶胞元的程式化結束，所述用於非揮發性記憶裝置的寫入電路的特徵在於，所述控制電路包括：第1開關元件，設置在輸出程式化結束判斷訊號的一對訊號線之間，基於記憶元件中保存的資料來進行通斷控制，所述記憶元件保存對應的記憶胞元的程式化校驗的狀態；判斷控制用MOS電晶體，設置在所述一對訊號線之間，進行程式化校驗的判斷控制；以及第2開關元件，所述第2開關元件是連接在所述判斷控制用MOS電晶體的閘極與源極或汲極之間的第2開關元件，基於預設判斷控制訊號，將控制所述判斷控制用MOS電晶體的電壓施加至所述判斷控制用MOS電晶體的閘極，所述控制電路在進行所述程式化校驗之前，將所述判斷控制用MOS電晶體的閘極電壓設定成為將所述MOS電晶體的臨限值電壓加上預設控制電壓值所得的電壓值。

在所述用於非揮發性記憶裝置的寫入電路中，所述預設控制電壓值是0 V～0.5 V的範圍中的1個電壓值。

而且，在所述用於非揮發性記憶裝置的寫入電路中，更包括一電路，對於所述判斷控制用MOS電晶體的閘極電壓，所述電路基於預設基準電流施加被控制成固定值的預設控制電壓。

進而，在所述用於非揮發性記憶裝置的寫入電路中，所述第1開關元件及第2開關元件是N通道MOS電晶體或P通道MOS電晶體。

進而，在所述用於非揮發性記憶裝置的寫入電路中，做為所述第1開關元件的MOS電晶體的閘極連接於所述頁面緩衝器的鎖存器的任一端、或在所述頁面緩衝器的電路中暫時保持資料的電容器的一端。

而且，在所述用於非揮發性記憶裝置的寫入電路中，更包括：第3開關元件，設置在所述一對訊號線之間，基於預設判斷賦能訊號，截斷所述一對訊號線之間的電流通過。

進而，在所述用於非揮發性記憶裝置的寫入電路中，在由保存所述對應的記憶胞元的程式化校驗狀態的記憶元件所保存的資料被反相後，所述控制電路將將所述判斷控制用MOS電晶體的閘極電壓設定成為將所述MOS電晶體的臨限值電壓加上預設控制電壓值所得的電壓值。

進而，在所述用於非揮發性記憶裝置的寫入電路中，所述控制電路不將由保存所述對應的記憶胞元的程式化校驗狀態的記憶元件所保存的資料反相，且將所述判斷控制用MOS電晶體的閘極電壓設定成為將所述MOS電晶體的臨限值電壓加上預設控制電壓值所得的電壓值，所述預設控制電壓值是基於預設基準電流而被控制成固定值。

而且，在所述用於非揮發性記憶裝置的寫入電路中，所述判斷控制用MOS電晶體包含具有控制閘極及浮動閘極的堆疊閘極型MOS電晶體，所述浮動閘極連接於所述第2開關元件的一端，所述控制電路（1）在初始狀態下，在將施加至所述控制閘極的預設基準電壓設為0 V的狀態下，將所述浮動閘極設定成為將所述MOS電晶體的臨限值電壓加上預設控制電壓值所得的電壓值，（2）在校驗判斷的控制動作狀態下，控制所述控制閘極的基準電壓，以使流經所述判斷控制用MOS電晶體的汲極電流成為基準電流。

進而，在所述用於非揮發性記憶裝置的寫入電路中，包括：程式化結束判斷電路，具備多個程式化結束判斷部，判斷多個記憶胞元的程式化的結束，所述多個程式化結束判斷部包含連接於所述一對訊號線的所述控制電路；基準電流產生電路，具備多個基準電流產生部，產生用於判斷所述多個記憶胞元中的程式化結束的個數的臨限值基準電流，所述多個基準電流產生部分別包含第1MOS電晶體，所述第1MOS電晶體連接於一對其他訊號線，且使預設單位基準電流分別流動；以及比較器部件，將與流經所述程式化結束判斷電路的電流對應的電壓，跟與流經所述基準電流產生電路的臨限值基準電流對應的臨限值電壓進行比較，並輸出表示程式化結束判斷的判斷訊號。

進而，在所述用於非揮發性記憶裝置的寫入電路中，將多個第2MOS電晶體並聯連接，而構成所述各基準電流產生部的第1MOS電晶體。

第2發明的非揮發性記憶裝置的特徵在於包括所述用於非揮發性記憶裝置的寫入電路。

第3發明的用於非揮發性記憶裝置的寫入方法中，所述非揮發性記憶裝置具備控制電路，所述控制電路被設置在向記憶胞元寫入資料時暫時保存資料的頁面緩衝器，在向所述記憶胞元寫入資料時判斷每個記憶胞元的程式化結束，所述用於非揮發性記憶裝置的寫入方法的特徵在於，所述控制電路包括：第1開關元件，設置在輸出程式化結束判斷訊號的一對訊號線之間，基於記憶元件中保存的資料來進行通斷控制，所述記憶元件保存對應的記憶胞元的程式化校驗的狀態；判斷控制用MOS電晶體，設置在所述一對訊號線之間，進行程式化校驗的判斷控制；以及第2開關元件，所述第2開關元件是連接在所述判斷控制用MOS電晶體的閘極與源極或汲極之間的第2開關元件，基於預設判斷控制訊號，將控制所述判斷控制用MOS電晶體的電壓施加至所述判斷控制用MOS電晶體的閘極，且所述用於非揮發性記憶裝置的寫入方法包括：控制步驟，在進行所述程式化校驗之前，將所述判斷控制用MOS電晶體的閘極電壓設定成為將所述MOS電晶體的臨限值電壓加上控制電壓值所得的電壓值，所述控制電壓值是基於預設基準電流而被控制成固定值。

在所述用於非揮發性記憶裝置的寫入方法中，所述控制步驟包括一步驟，即，將由保存所述對應的記憶胞元的程式化校驗狀態的記憶元件所保存的資料反相後，將所述判斷控制用MOS電晶體的閘極電壓設定成為將所述MOS電晶體的臨限值電壓加上控制電壓值所得的電壓值，所述控制電壓值是基於預設基準電流而被控制成固定值。

而且，在所述用於非揮發性記憶裝置的寫入方法中，所述控制電路更包括第3開關元件，所述第3開關元件設置在所述一對訊號線之間，基於預設判斷賦能訊號，截斷所述一對訊號線之間的電流通過，所述控制步驟包括一步驟，即，不將由保存所述對應的記憶胞元的程式化校驗狀態的記憶元件所保存的資料反相，且將所述判斷控制用MOS電晶體的閘極電壓設定成為將所述MOS電晶體的臨限值電壓加上控制電壓值所得的電壓值，所述控制電壓值是基於預設基準電流而被控制成固定值。

進而，在所述用於非揮發性記憶裝置的寫入方法中，所述判斷控制用MOS電晶體包含具有控制閘極及浮動閘極的堆疊閘極型MOS電晶體，所述浮動閘極連接於所述第2開關元件的一端，所述控制步驟包括：（1）在初始狀態下，在將施加至所述控制閘極的基準電壓設為0 V的狀態下，對所述浮動閘極施加預設浮動閘極基準電壓的步驟；以及（2）在校驗判斷的控制動作狀態下，控制所述浮動閘極基準電壓，以使流經所述判斷控制用MOS電晶體的汲極電流成為預設基準電流。（發明的效果）

根據本發明的用於非揮發性記憶裝置的寫入電路及方法，例如伴隨NAND型快閃記憶體等非揮發性記憶裝置的規模變化，記憶胞元的間距變小，伴隨於此，周邊電路的電晶體尺寸變小，即便如此，亦可高精度地進行程式化校驗判斷的處理。

以下，參照圖式來說明本發明的實施形態。另外，在以下的各實施形態，對於同樣的結構要素標註有相同的符號。

實施形態1. 圖7是表示實施形態1的例如用於NAND型快閃記憶體等非揮發性記憶裝置的程式化結束判斷部30n的結構的電路圖。在圖7，實施形態1的程式化結束判斷部30n的特徵在於對應於每個頁面緩衝器PBn而設置，且多個程式化結束判斷部30n（n=0、1、…、N）相對於判斷控制訊號JDG_SW及訊號線A（PBPUP）、訊號線B而並聯設置，除了針對鎖存器L1的N通道MOS電晶體TJn以外，更具備N通道MOS電晶體TGC、TJDG。此處，訊號線A、訊號線B是用於輸出程式化結束判斷訊號的一對訊號線。而且，TJDG是用於控制程式化結束的判斷的判斷控制用MOS電晶體，TGC是基於判斷控制訊號JDG_SW來控制MOS電晶體TJDG的開關元件。

在圖7，判斷控制訊號JDG_SW是在程式化校驗動作開始時，如習知例般由低位準變化為高位準，但在進行程式化校驗的通過判斷時由高位準變化為低位準的控制訊號，且其被施加至MOS電晶體TGC的閘極。頁面緩衝器PBn的鎖存器L1是記憶與頁面緩衝器PBn對應的記憶胞元的程式化校驗狀態的暫時記憶元件，頁面緩衝器PBn的鎖存器L1的節點（node）SLS1連接於MOS電晶體TJn的閘極，訊號線A（PBPUP）是為了進行校驗判斷而設置在頁面緩衝器電路14中的用於邏輯或運算的訊號線，經由MOS電晶體TJn及MOS電晶體TJDG而連接於訊號線B。MOS電晶體TJDG的汲極還經由MOS電晶體TGC而連接於MOS電晶體TJDG的閘極。此處，以JDG_D來記述MOS電晶體TJDG的汲極的訊號電壓，以JDG_G來記述MOS電晶體TJDG的閘極電壓。

此外，程式化校驗判斷用MOS電晶體TJDG的飽和區域中的汲極電流Id以下式表示。

Id=（1/2）β（Vgs-Vth）² （1）

此處，Vgs是MOS電晶體TJDG的閘極與源極間電壓，Vth是MOS電晶體TJDG的臨限值電壓。另外，以下，以Vtn來表示N通道MOS電晶體的臨限值電壓，以Vtp來表示P通道MOS電晶體的臨限值電壓。

如所述式（1）所示，汲極電流Id具有電壓差（Vgs-Vth）與β這2個因數（factor）。本實施形態的特徵在於，例如藉由固定為電壓差（Vgs-Vth）=0.1 V，從而去除電壓差（Vgs-Vth）的因數偏差。由於該偏差是以平方發揮作用，因此該去除的效果大。為了實現該去除，更具備MOS電晶體TGC、TJn。對於該控制序列，以下參照圖8來進行說明。另外，電壓差（Vgs-Vth）較佳的是0.1 V，但可在0 V～0.5 V的範圍內進行設定。

圖8是表示圖7的程式化結束判斷部30n的動作的各訊號的時序（timing）圖。在圖8，自時刻t1至時刻t5為止是閘極電壓JDG_G的設定期間，時刻t6以後是偽通過判斷期間。而且，第1控制電壓值VB1例如是0.1 V等0 V附近的正電壓，過驅動（over drive）的值被設定成為規定值。進而，第2控制電壓值VB2例如是0 V或0 V附近的比控制電壓VB1低的電壓，較佳的是被設定為VB1-VB2=0.1 V。當在時刻t7，訊號線A（PBPUP）上升至電壓VA1時，在與訊號線B的電壓VB2之間流動有汲極電流Id，進行程式化校驗的判斷，但若電壓VA1-VB2＞VB1-VB2，則MOS電晶體TJDG將在飽和區域進行動作，該汲極電流Id如上所述般由Vgs-Vth=VB1-VB2決定，因此能以電壓差VB1-VB2將汲極電流Id設定成為適當的值。

在圖8，在MOS電晶體TGC導通的時刻t2～t4間，對訊號線A施加有比Vtn+VB1高的電壓。未通過校驗的記憶胞元的頁面緩衝器PBn的節點SLS1為高位準（high level），由於MOS電晶體TJn導通，因此MOS電晶體TJDG的閘極電壓JDG_G成為該位準。在時刻t2，當訊號線A的電壓VA發生變化時，與此相伴地，汲極電壓JDG_D及閘極電壓JDG_G自第1控制電壓值VB1變化為電壓Vtn+VB1+Va。（準確而言，由於電流流經MOS電晶體TGC，因此汲極與源極間產生壓降Vds，因此為Vtn+VB1+Va-Vds）此處，Vtn+Va是MOS電晶體TJDG進行二極體（diode）連接時（MOS電晶體TGC導通時）的壓降量。然後，在時刻t3，當鎖存器L1的資料反相時，未通過的頁面緩衝器PBn的MOS電晶體TJn斷開而阻斷。此時，MOS電晶體TJDG的閘極電壓JDG_G成為電壓（Vtn+VB1），隨後，在時刻t4，判斷控制訊號JDG_SW變為低位準而MOS電晶體TJDG的閘極變為浮動（floating）狀態，但閘極電壓JDG_G保持電壓（Vtn+VB1）。進而，在時刻t5，當鎖存器L1的資料反相時，MOS電晶體TJDG的汲極電壓JDG_D因MOS電晶體TJn再次導通而成為電壓VB2。然後，在時刻t7，訊號線A（PBPUP）上升至電壓VA1，進行程式化校驗的判斷。

接下來，本發明者為了評價所述實施形態的效果，使用著重於積體電路的模擬程式（Simulation Program with Integrated Circuit Emphasis，SPICE）模型（model），依照快速（fast）、典型（typical）、慢速（slow）的條件來進行模擬，計算出汲極電流Id。將其結果示於圖9～圖10以及表一。表一

圖9是在表示圖3的習知例的程式化結束判斷部29-n的MOS電晶體TJE的汲極電流Id相對於閘極電壓V（JDG_SW）的特性的圖表中，表示將MOS電晶體TJE的閘極電壓設為固定值JDG時的汲極電流Id的偏差的圖。而且，圖10是在表示圖7的實施形態1的程式化結束判斷部30n的MOS電晶體TJDG的汲極電流Id相對於閘極電壓JDG_G的特性的圖中，表示將MOS電晶體TJDG的閘極電壓設為Vth+固定值時的汲極電流Id的偏差的圖。進而，表一是表示習知例及實施形態1的實施例1、實施例2中的汲極電流Id的最大值及最小值的表格。另外，模擬條件如下。（1）MOS電晶體的尺寸：W/L=0.5/0.3；（2）汲極電壓Vd=2.2 V；（3）溫度T=25℃；（4）SPICE模型、快速/典型/慢速；以及（5）Vth（1 μA）=0.66 V (典型)。

另外，由於SPICE模型間的偏差大，因此在表1，習知例的電路的偏差非常大，但MOS電晶體的實際偏差要遠小於SPICE模型。這是因為，SPICE模型的條件對應於批次（lot）間、晶圓（wafer）間、晶片間及晶片內所有MOS電晶體的偏差，但在本電路（程式化校驗的程式化結束判斷部）成為造成問題的偏差僅限於晶片內。

由圖9～圖10以及表一可明確得知的是，本實施形態的實施例1、實施例2中，與習知例相比，汲極電流Id的偏差相對於快速/典型/慢速的模型的差異而大幅減少。本申請人所製造的快閃記憶體的習知例中的安全級別為（3、4）判斷的級別，每一個電晶體的平均汲極電流Id的偏差可計算為10%～15%左右。其結果，根據本實施形態可見，在1個半導體晶片中，汲極電流Id的偏差與習知例相比改善至1/10，可改善為1%～1.5%左右的偏差。該級別表示，對於10位元以上的偽通過位元，可高精度地進行偽通過判斷。

圖11是表示實施形態1的NAND型快閃EEPROM中用於偽通過判斷的程式化結束檢測電路16AA的結構例的電路圖。圖11的程式化結束檢測電路16AA的特徵在於，與圖4的程式化結束檢測電路16A相比，以下方面不同。（1）取代圖4的程式化結束判斷電路27的程式化結束判斷部29-n，在程式化結束判斷電路27A中具備程式化結束判斷部30n（圖7）。（2）取代圖4的基準電壓產生電路28的基準電壓產生部29a-n（程式化結束判斷部29-n的複製電路），在基準電壓產生電路28A中具備基準電壓產生部30na（程式化結束判斷部30n的複製電路）。

在圖11的左側，設置有具備多個即N+1個程式化結束判斷部30n的程式化結束判斷電路27A，在訊號線A（PBPUP）上，從電源電壓VDD經由MOS電晶體24而流動有汲極電流Id的整數n倍的汲極電流n×Id。整數n相當於程式化校驗尚未通過的記憶胞元的數量，是流動有汲極電流Id的電路30n的數量。另一方面，圖11右側的基準電壓產生電路28A具備多個即J+1個基準電壓產生部30na，是具備連接在訊號線A'（PBREF）與訊號線B之間的多個MOS電晶體的組（BFj及與其連接的TGC、TJDG）（此處，j=0、1、…、J，J為正整數）而構成。此處，與MOS電晶體BF0以外的MOS電晶體BF1、BF2、…連接的MOS電晶體TJDG是複製電路，為使流經複製電路MOS電晶體BFE1～BFEJ的電流Id與電路30n的汲極電流Id相同，MOS電晶體TJDG的電晶體的尺寸與施加電壓完全等同地被設定。MOS電晶體BF0及與其連接的MOS電晶體TGC、TJDG的尺寸或閘極電壓被控制為使流經MOS電晶體BF0及與其連接的MOS電晶體TGC、TJDG的汲極電流為0.5xId。而且，在訊號線PBREF上，從電源電壓VDD經由MOS電晶體25而流動有臨限值基準電流Iref，該臨限值基準電流Iref是分別包含各1組MOS電晶體（BF0及與其連接的TGC、TJDG；BF1及與其連接的TGC、TJDG；BF2及與其連接的TGC、TJDG；…）的各基準電流產生部所流動的單位基準電流之和。

並且，對應於程式化結束判斷電路27A中的各MOS電晶體TJn的導通的個數n，與流經MOS電晶體24的汲極電流n×Id對應的電壓被施加至比較器26的反相輸入端子，另一方面，與流經MOS電晶體25的臨限值基準電流Iref對應的電壓被施加至比較器26的非反相輸入端子，比較器26在n×Id＜Iref時輸出低位準的狀態訊號STB。即，相對於流動有臨限值基準電流Iref的J+1組MOS電晶體BFj及與其連接的TGC、TJDG（j=0、1、…、J），當程式化校驗未通過的記憶胞元的數量N為J≧N時，狀態訊號STB成為低位準而判斷為偽通過。例如，在J=2時，臨限值基準電流Iref=2.5×Id，因此流經程式化結束判斷電路27A的汲極電流N×Id因N≦2而為偽通過。

如以上所說明，根據本實施形態，例如伴隨NAND型快閃記憶體等非揮發性記憶裝置的微細化，記憶胞元的間距變小，伴隨於此，頁面緩衝器等周邊電路的電晶體變小，即便如此，亦可高精度地進行程式化校驗判斷的處理。

圖12是表示實施形態1的變形例的程式化結束判斷部30An的結構的電路圖。在圖12，程式化結束判斷部30An與圖7的實施形態1的程式化結束判斷部30n相比，其特徵在於，將訊號線A、訊號線B之間的MOS電晶體TJn、TGC、TJDG的連接順序以相反的順序，即，以TJDG、TGC、TJn的順序予以連接。對於其作用效果，除了在圖8所述的電壓JDG_G設定期間內，訊號線A、訊號線B上的各電壓的關係反轉以外同樣地動作，因而具有同樣的效果。

在以上的實施形態1及其變形例中，亦可將N通道MOS電晶體TJn變更為P通道MOS電晶體TJn。而且，在以上的實施形態1及其變形例中，亦可將N通道MOS電晶體TGC變更為P通道MOS電晶體TGC或傳輸閘。其中，判斷控制訊號JDG_SW需由高賦能（high enable）變更為低賦能。以上稱作「其他變形例」。

圖13是表示實施形態1的另一變形例的程式化結束判斷部30Bn的結構的電路圖。在圖13，該另一變形例的程式化結束判斷部30Bn與圖7的實施形態1的程式化結束判斷部30n相比，其特徵在於，對於MOS電晶體TJDG的閘極，經由耦合電容器（coupling capacitor）Cc而施加有控制電壓Vc。此處，控制電壓Vc是在偽通過判斷期間內施加，藉由因耦合引起的閘極電壓JDG_G的電壓上升，可調整汲極電流Id。另外，該另一變形例的發明特定事項亦可適用於實施形態1及其變形例1。

另外，在以上的實施形態1及其變形例中，也可以下述方式變形。亦可將N通道MOS電晶體設為P通道MOS電晶體。

實施形態2. 圖14是表示實施形態2的程式化結束判斷部30Cn的結構的電路圖。實施形態2的程式化結束判斷部30Cn與圖7的實施形態1的程式化結束判斷部30n相比，以下方面不同。（1）其特徵在於，在MOS電晶體TJn與MOS電晶體TJDG之間，插入有判斷動作賦能控制開關用MOS電晶體TJN，該判斷動作賦能控制開關用MOS電晶體TJN在程式化校驗時的電壓JDG_G設定期間，閘極被施加有成為低位準的判斷賦能訊號JDG_EN。在圖8的鎖存器L1反相期間t3～t5之間訊號被設為低位準。

在圖14，可截斷汲極電流Id的通過，因此除了實施形態1的作用效果以外，不再需要鎖存器L1的反相操作，序列的結構變得簡單。

另外，判斷動作賦能控制開關用MOS電晶體TJN亦可插入至訊號線A與MOS電晶體TJn之間。而且，該判斷動作賦能控制開關用MOS電晶體TJN並不限於N通道MOS電晶體，亦可為P通道MOS電晶體。

圖15是表示實施形態2的變形例的程式化結束判斷部30Dn的結構的電路圖。在圖15，該變形例的程式化結束判斷部30Dn與圖7的實施形態1的程式化結束判斷部30n相比，其特徵在於，將訊號線A、訊號線B間的MOS電晶體TJn、TGC、TJDG的連接順序變更為MOS電晶體TGC、TJDG、TJn的連接順序。其中，在訊號線A與MOS電晶體TJDG之間，插入連接有根據判斷賦能訊號JDG_EN受到控制的MOS電晶體TJDGEN。以上述方式構成的程式化結束判斷部30Dn可截斷汲極電流Id的通過，因此除了實施形態1的作用效果以外，不再需要鎖存器L1的反相操作，序列的結構變得簡單。

圖16是表示實施形態2的另一變形例的程式化結束判斷部30En的結構的電路圖。在圖16，該另一變形例的程式化結束判斷部30En與圖12的實施形態1的變形例的程式化結束判斷部30An相比，其特徵在於，將訊號線A、訊號線B之間的MOS電晶體TJDG、TGC、TJn的連接順序變更為MOS電晶體TJn、TJDG、TGC的連接順序。其中，在訊號線B與MOS電晶體TJDG之間，插入連接有根據判斷賦能訊號JDG_EN受到控制的MOS電晶體TJDGEN。以上述方式構成的程式化結束判斷部30En可截斷汲極電流Id的通過，因此除了與程式化結束判斷部30An同樣的作用效果以外，不再需要鎖存器L1的反相操作，序列的結構變得簡單。

實施形態3. 圖17是表示實施形態3的程式化結束判斷部30Fn及頁面緩衝器PBn的結構的電路圖。實施形態1的程式化結束判斷部30n的MOS電晶體TJn的閘極連接於圖3的頁面緩衝器PBn的鎖存器L1的節點SLS1。與此相對，在實施形態3，如圖17所示，亦可將程式化結束判斷部30Fn的MOS電晶體TJn的閘極連接於頁面緩衝器PBn的節點N1。

本實施形態中，無須特別追加MOS電晶體，便可去除圖8的電壓JDG_G設定期間內的鎖存器L1反相的動作。此處，首先，連接於節點N1的節點電容器Cn由電源電壓V1被充電（charge）至VDD。然後，藉由MOS電晶體74的閘極控制電壓DTG變為高位準，鎖存器L1的資料保持節點SLR1的資料被反映給節點N3，當V2=0 V及MOS電晶體73的閘極控制電壓REG被設為高位準而MOS電晶體73導通時，節點N1的電壓變得與節點SLS1的電壓相同。因而，除了鎖存器L1的反相動作以外，與實施形態1的控制序列同樣地動作。並且，取代鎖存器L1的資料反相，藉由節點N1為V1=0 V及位元線預充電控制電壓BLPRE變為高位準而MOS電晶體71導通，從而節點電容器Cn放電，N1變為0 V而MOS電晶體TJn斷開而阻斷。

如以上所說明，藉由如圖17般變更MOS電晶體TJn的閘極的連接目標，從而去除鎖存器L1的反相動作，除此以外，可獲得與實施形態1同樣的作用效果。

實施形態4. 圖18是表示實施形態4的程式化結束判斷部30Gn及頁面緩衝器PBn的結構的電路圖。在圖18，實施形態4與圖17的實施形態3相比，以下方面不同。（1）取代N通道MOS電晶體TJn而使用P通道MOS電晶體TJn。（2）將MOS電晶體TJn的閘極連接於鎖存器L1的資料保持節點SLR1。另外，本實施形態的差異除此以外，與實施形態1同樣地動作。

實施形態5. 圖19是表示實施形態5的基準電流產生電路31及程式化結束判斷部30nf的結構例的電路圖。實施形態5的程式化結束判斷部30nf與圖7的實施形態1相比，以下方面不同。（1）對於MOS電晶體TJDG，採用具有控制閘極與浮動閘極的堆疊閘極型MOS電晶體。（2）將MOS電晶體TJDG的浮動閘極（將其電壓設為JDG_FG）連接於MOS電晶體TGC的源極。（3）對於MOS電晶體TJDG的控制閘極，施加有來自基準電流產生電路31的控制訊號JDG_CG。

在圖19，基準電流產生電路31是與公知的基準電流產生電路同樣的電路，具備MOS電晶體41～45、差動放大器32、電阻RL、電阻Riref、電流源33而構成。此處，電阻RL流動有基準汲極電流Id_ref，電流源33流動有基準電流Iref0。而且，MOS電晶體44使用與程式化結束判斷部30nf的堆疊閘極型MOS電晶體TJDG相同者，MOS電晶體42使用與MOS電晶體TJn相同者，MOS電晶體43使用與MOS電晶體TGC相同者。

如以上所說明，藉由使用堆疊閘極型MOS電晶體TJDG，可高精度地控制汲極電流Id，從而可將汲極電流Id的偏差改善得變小。例如NAND型快閃記憶體基本上具有堆疊閘極型MOS電晶體的結構，因此容易形成。實施形態5中的控制順序如下。（1）在初始狀態下，基於MOS電晶體TJDG的控制閘極電壓JDG_CG=0 V（差動放大器32非動作、MOS電晶體45導通），將MOS電晶體TJDG的浮動閘極電壓JDG_FG設定為預設基準電壓值TJDG_FG_0。例如使基準電壓值TJDG_FG_0等於Vtn+0.1 V，以與實施形態1同樣的操作進行設定。而且，同時，基準電流產生電路31的MOS電晶體44的浮動閘極電壓JDG_FG_REF亦與實施形態1同樣地操作訊號SLS1_REF及JDG_SW_REF，藉此設定為與基準電壓值TJDG_FG_0相同的電壓值。另外，雖相應於訊號線A者為電源電壓VDD，但在圖8可知，只要替換為VA=Vth+VB1+Va=VDD便無問題。（2）在校驗判斷的控制動作狀態下，基準電流產生電路31以成為Id_ref=Iref0的方式產生控制閘極電壓JDG_CG，程式化結束判斷部30nf的汲極電流Id同樣以成為Id=Iref0（臨限值基準電流）的方式受到控制。表二

表二是表示習知例及實施形態5的圖19的程式化結束判斷部30nf的汲極電流偏差的表格。另外，在汲極電流Id=10 μA時，例如與上述同樣地設定為第1控制電壓值VB1=0.1 V及VB2=0 V。由表二可明確的是，與習知技術相比，可將汲極電流Id高精度地調整為規定值。藉此，例如伴隨NAND型快閃記憶體等非揮發性記憶裝置的規模變化，記憶胞元的間距變小，伴隨於此，頁面緩衝器等周邊電路的電晶體變小，即便如此，亦可高精度地進行程式化校驗判斷的處理。

圖20是表示在實施形態5的NAND型快閃EEPROM中用於偽通過判斷的程式化結束檢測電路16B的結構例的電路圖。在圖20，程式化結束檢測電路16B包括：具備多個即N+1個程式化結束判斷部30nf的程式化結束判斷電路27B、以及具備多個即J+1個基準電流產生部30nfa的基準電流產生電路28B，且基於來自基準電壓產生電路31的控制閘極電壓JDG_CG進行動作。此處，除了程式化結束判斷部30nf及基準電流產生部30nfa的動作以外，與實施形態1同樣。

另外，在實施形態5，程式化結束判斷部30nf並不限定於圖19的結構，可適用於實施形態1的變形例、實施形態2及其變形例、其他的實施形態3～實施形態4等。

實施形態6. 圖21A是表示實施形態6的記憶胞元陣列10及其周邊電路的結構的電路圖。而且，圖21B是表示包含用於圖21A的實施形態6的程式化結束判斷電路27及基準電流產生電路28M的程式化結束檢測電路16C的結構的電路圖。在圖21B，m表示各MOS電晶體的並聯連接個數。在圖21A，在各頁面緩衝器PBn(n=0、1、2、…、N，N為正整數)中，其特徵在於具備用於使基準電流Iref流動的基準電流產生電路28M。

為了產生實施形態1及實施形態5的基準電流Iref，必須考慮MOS電晶體的電氣特性的偏差。此處，基準電流Iref與校驗通過或失敗的汲極電流n×Id的電流差為0.5×Id，由於該電流差小，因此有時會產生容限（margin）小的問題。因此，本實施形態中，為了消除（cancel）MOS電晶體的電氣特性的偏差，如圖21B所示，藉由使用多個，即2M個MOS電晶體，從而產生基準電流Iref，其中M為正整數。

在圖21B的程式化結束判斷電路27中，其特徵在於，具備藉由電源電壓VDD使電流Iref/2M流動的1個MOS電晶體24A，且訊號線A（PBPUP）使汲極電流n×Id流動。

另一方面，在基準電流產生電路28M中，MOS電晶體電路25A與MOS電晶體24A構成電流鏡（current mirror）電路，MOS電晶體電路25A是由複數的2M個MOS電晶體並聯連接而構成，使臨限值基準電流Iref流動而產生基準電壓Vref。另外，產生狀態訊號STB的比較器26的結構是與實施形態1同樣。此處，在訊號線A'（PBREF）連接有以下的電路。（1）訊號線A'（PBREF）經由複數的M個MOS電晶體並聯連接而成的MOS電晶體電路BF0與複數的M個MOS電晶體並聯連接而成的MOS電晶體電路BFE0而接地，當各MOS電晶體電路BF0、BFE0導通時，使單位基準電流（2M×0.5×Id）流動。（2）訊號線A'（PBREF）經由複數的2M個MOS電晶體並聯連接而成的MOS電晶體電路BF1與複數的2M個MOS電晶體並聯連接而成的MOS電晶體電路BFE1而接地，當各MOS電晶體電路BF1、BFE1導通時，使單位基準電流（2M×Id）流動。（3）訊號線A'（PBREF）經由複數的2M個MOS電晶體並聯連接而成的MOS電晶體電路BF2與複數的2M個MOS電晶體並聯連接而成的MOS電晶體電路BFE2而接地，當各MOS電晶體電路BF2、BFE2導通時，使單位基準電流（2M×Id）流動。（4）訊號線A'（PBREF）經由複數的2M個MOS電晶體並聯連接而成的MOS電晶體電路BF3與複數的2M個MOS電晶體並聯連接而成的MOS電晶體電路BFE3而接地，當各MOS電晶體電路BF3、BFE3導通時，使單位基準電流（2M×Id）流動。以下，同樣地形成至MOS電晶體電路BFJ、BFEJ為止。

如以上所說明，根據本實施形態，除了MOS電晶體電路BF0、BFE0以外，各MOS電晶體電路使用2M個MOS電晶體而構成，但基準電壓Vref的產生則與實施形態5同樣。藉由將1個MOS電晶體替換為2M個MOS電晶體，從而使各MOS電晶體的電氣特性的偏差平均化，藉此可使該偏差進一步減少。

實施形態7. 圖22是表示實施形態7的程式化結束檢測電路16D的結構的電路圖。在圖22，實施形態7的程式化結束檢測電路16D與圖21B的實施形態6的程式化結束檢測電路16C相比，以下方面不同。（1）取代程式化結束判斷電路27而包括具備多個即N+1個程式化結束判斷部30n的程式化結束判斷電路27A。（2）取代基準電流產生電路28M的基準電壓產生部29A-n而包括具備複數的J+1個基準電流產生部30naA的基準電流產生電路28AM。此處，基準電流產生部30naA是與實施形態6同樣地，將所含的各MOS電晶體替換為下述電路而構成，該電路是將複數的M個（MOS電晶體BF0及與其連接的MOS電晶體TGC、TJDG）或者複數的2M個（MOS電晶體BF0以外的MOS電晶體BF1、BF2、…及與其連接的MOS電晶體TGC、TJDG）MOS電晶體並聯連接而成。

根據以上述方式構成的實施形態7，具有實施形態1及實施形態6的作用效果。

實施形態8. 圖23是表示實施形態8的程式化結束檢測電路16E的結構的電路圖。在圖23，實施形態8的程式化結束檢測電路16E與圖22的實施形態7的程式化結束檢測電路16D相比，以下方面不同。（1）取代程式化結束判斷部30n而包括具備圖19的程式化結束判斷部30nf的程式化結束判斷電路27B。（2）取代基準電流產生部30naA而包括具備基準電流產生部30nfaA的基準電流產生電路28BM。此處，基準電流產生部30nfaA是與實施形態6同樣地，將所含的各MOS電晶體替換為下述電路而構成，該電路是將複數的M個（MOS電晶體BF0及與其連接的MOS電晶體TGC、TJDG）或者複數的2M個（MOS電晶體BF0以外的MOS電晶體BF1、BF2、…及與其連接的MOS電晶體TGC、TJDG）的MOS電晶體並聯連接而成。

根據以上述方式構成的實施形態8，具有實施形態8及實施形態5的作用效果。

實施形態9. 圖24是表示實施形態9的用於圖23的程式化結束檢測電路16E的基準電流產生電路31A的結構的電路圖。在圖24，基準電流產生電路31A與圖23的實施形態8的基準電流產生電路31相比，以下方面不同。（1）將複數的K個基準電流產生部46n並聯連接，基準電流產生部46n包含電阻RL及MOS電晶體42、43、44。（2）將電阻Riref的電阻值設為1/K。（3）將電流源Iref0的電流值設為K倍。

根據以上述方式構成的實施形態9，基準電流產生部46n的數量越多，基準電流產生電路31A中的MOS電晶體42～44的偏差程度越可追蹤（trace）程式化結束判斷部30n的MOS電晶體的偏差程度。即，即使MOS電晶體42～44存在偏差亦可平均化，從而可提高訊號產生的精度。

變形例. 在以上的實施形態，對NAND型快閃EEPROM等快閃記憶體進行了說明，但本發明並不限於此，可適用於NOR型快閃記憶體等非揮發性記憶裝置。

進而，在以上的實施形態，由MOS電晶體構成TJn、TGC，但本發明並不限於此，亦可為根據外部控制訊號受到通斷控制的開關元件。 [產業上之可利用性]

如以上所詳述，根據本發明的用於非揮發性記憶裝置的寫入電路及方法，例如伴隨NAND型快閃記憶體等非揮發性記憶裝置的規模變化，記憶胞元的間距變小，伴隨於此，頁面緩衝器等周邊電路的電晶體變小，即便如此，亦可高精度地進行程式化校驗判斷的處理，從而可大幅提高偽通過的位元數。

10‧‧‧記憶胞元陣列
11‧‧‧控制電路
12‧‧‧列解碼器
13‧‧‧高電壓產生電路
14‧‧‧頁面緩衝器
14a、14b‧‧‧鎖存電路
15‧‧‧行解碼器
16、16A、16AA、16B～16E‧‧‧程式化結束檢測電路
17‧‧‧指令暫存器
18‧‧‧位址暫存器
19‧‧‧動作邏輯控制器
21、22、24、24A、25、25A、41～45、71～74、81～90、BF0、BF1、BF2、BF3、BFE0、BFE1、BFE2、BFE3、TGC、TJDG、TJDGEN、TJn、TJN、TJE、TJEn‧‧‧MOS電晶體
23‧‧‧反相器
26‧‧‧比較器
27、27A、27B‧‧‧程式化結束判斷電路
28、28A、28AM、28B、28BM、28M、31、31A‧‧‧基準電流產生電路
29-0、29-n、29-N、30n、30nf、30An、30Bn、30Cn、30Dn、30En、30Fn、30Gn‧‧‧程式化結束判斷部
29a-0、29A-0、46n‧‧‧基準電壓產生部
30na、30naA、30nfa、30nfaA‧‧‧基準電流產生部
32‧‧‧差動放大器
33‧‧‧電流源
50‧‧‧資料輸入/輸出緩衝器
51‧‧‧資料輸入/輸出端子
52‧‧‧資料訊號線
61～64‧‧‧反相器
70‧‧‧校驗用電容器
A、B‧‧‧輸出線
AR1、AR2‧‧‧有效區域
BL、BLe、BLo‧‧‧位元線
BLPRE‧‧‧位元線預充電控制電壓
BLSE、BLSO‧‧‧位元線選擇訊號
Cc‧‧‧耦合電容器
CELSRC‧‧‧共用源極線
CH1、CH2‧‧‧接觸孔
Cn‧‧‧節點電容器
CSL、CSL0~CSL511‧‧‧行選擇訊號
DTG、REG‧‧‧閘極控制電壓
G1、G2‧‧‧閘極
Id‧‧‧汲極電流
Id_ref‧‧‧基準汲極電流
Iref、Iref0‧‧‧基準電流
JDG‧‧‧固定值
JDG_CG‧‧‧控制訊號
JDG_D‧‧‧汲極電壓
JDG_EN‧‧‧判斷賦能訊號
JDG_SW‧‧‧判斷控制訊號
JDG_FG‧‧‧浮動閘極電壓
JDG_G‧‧‧閘極電壓
JDG_SW_REF、SLS1_REF‧‧‧訊號
JENB‧‧‧判斷賦能訊號
JRST‧‧‧判斷重置訊號
L1、L2‧‧‧鎖存器
MC、MC0、MC15‧‧‧記憶胞元
m‧‧‧MOS電晶體的並聯連接個數
N1、N3‧‧‧節點
NU0~NU2‧‧‧NAND胞元單元
PBn‧‧‧頁面緩衝器
PBPUP‧‧‧訊號線A
PBREF‧‧‧訊號線A'
Riref、RL‧‧‧電阻
S1～S9‧‧‧步驟
SG1、SG2‧‧‧選擇閘極電晶體
SGD、SGS‧‧‧選擇閘極線
SLR1‧‧‧資料保持節點
SLR2、SLS2‧‧‧資料節點
SLS1‧‧‧節點
STB‧‧‧狀態訊號
t1～t7‧‧‧時刻
VDD‧‧‧電源電壓
V1、V2、VA、VA1、Va‧‧‧電壓
VB1‧‧‧第1控制電壓值
VB2‧‧‧第2控制電壓值
Vc‧‧‧控制電壓

Vtn‧‧‧N通道MOS電晶體的臨限值電壓

YBLE、YBLO‧‧‧位元線非選擇訊號

WL、WL0~WL15‧‧‧字元線

△Id‧‧‧汲極電流偏差

圖1A是表示習知例的NAND型快閃EEPROM的整體結構的方塊圖。圖1B是表示圖1A的記憶胞元陣列10及其周邊電路的結構的電路圖。圖1C是表示圖1A的NAND型快閃EEPROM中的頁面緩衝器電路14及程式化結束檢測電路16的結構例的方塊圖。圖2是表示圖1C的程式化結束檢測電路16的詳細結構例的電路圖。圖3是表示圖2的頁面緩衝器PBn與程式化結束判斷部29-n的結構例的電路圖。圖4是表示在圖1A的NAND型快閃EEPROM中用於偽通過判斷的程式化結束檢測電路16A的結構例的電路圖。圖5是表示圖1A的NAND型快閃EEPROM的程式化通過判斷處理的流程圖。圖6是表示構成圖3的頁面緩衝器PBn及程式化結束判斷部29-n的MOS電晶體的配置例的平面圖，圖6之（a）部份是在沿著位元線的方向上配置閘極的平面圖，圖6之（b）部份是相對於位元線成直角地配置閘極的例子的平面圖。圖7是表示實施形態1的程式化結束判斷部30n的結構的電路圖。圖8是表示圖7的程式化結束判斷部30n的動作的各訊號的流程圖。圖9是在表示圖3的習知例的程式化結束判斷部29-n的MOS電晶體TJE的汲極電流Id相對於閘極電壓V（JDG_SW）的特性的圖表中，表示將閘極電壓設為固定值JDG時的汲極電流Id的偏差的圖。圖10是在表示圖7的實施形態1的程式化結束判斷部30n的MOS電晶體TJDG的汲極電流Id相對於閘極電壓V（JDG_G）的特性的圖表中，表示將閘極電壓設為Vth+固定值時的汲極電流Id的偏差的圖。圖11是表示在實施形態1的NAND型快閃EEPROM中用於偽通過判斷的程式化結束檢測電路16AA的結構例的電路圖。圖12是表示實施形態1的變形例的程式化結束判斷部30An的結構的電路圖。圖13是表示實施形態1的另一變形例的程式化結束判斷部30Bn的結構的電路圖。圖14是表示實施形態2的程式化結束判斷部30Cn的結構的電路圖。圖15是表示實施形態2的變形例的程式化結束判斷部30Dn的結構的電路圖。圖16是表示實施形態2的另一變形例的程式化結束判斷部30En的結構的電路圖。圖17是表示實施形態3的程式化結束判斷部30Fn及頁面緩衝器PBn的結構的電路圖。圖18是表示實施形態4的程式化結束判斷部30Gn及頁面緩衝器PBn的結構的電路圖。圖19是表示實施形態5的基準電流產生電路31及程式化結束判斷部30nf的結構例的電路圖。圖20是表示在實施形態5的NAND型快閃EEPROM中用於偽通過判斷的程式化結束檢測電路16B的結構例的電路圖。圖21A是表示本發明的實施形態6的記憶胞元陣列10及其周邊電路的結構的電路圖。圖21B是表示包含用於圖22A的實施形態6的程式化結束判斷電路27及基準電流產生電路28M的程式化結束檢測電路16C的結構的電路圖。圖22是表示實施形態7的程式化結束檢測電路16D的結構的電路圖。圖23是表示實施形態8的程式化結束檢測電路16E的結構的電路圖。圖24是表示實施形態9的用於圖24的程式化結束檢測電路16E的基準電流產生電路31A的結構的電路圖。

30n‧‧‧程式化結束判斷部

A、B‧‧‧輸出線

JDG_D‧‧‧汲極電壓

JDG_SW‧‧‧判斷控制訊號

JDG_G‧‧‧閘極電壓

L1‧‧‧鎖存器

SLS1‧‧‧節點

PBPUP‧‧‧訊號線A

TGC、TJn、TJDG‧‧‧MOS電晶體

Claims

一種用於非揮發性記憶裝置的寫入電路，所述非揮發性記憶裝置具備控制電路，所述控制電路被設置在向記憶胞元寫入資料時暫時保存資料的頁面緩衝器，在向所述記憶胞元寫入資料時判斷每個記憶胞元的程式化結束，所述用於非揮發性記憶裝置的寫入電路的特徵在於，所述控制電路包括：第1開關元件，設置在輸出程式化結束判斷訊號的一對訊號線之間，基於記憶元件中保存的資料來進行通斷控制，所述記憶元件保存對應的記憶胞元的程式化校驗的狀態；判斷控制用金屬氧化物半導體電晶體，設置在所述一對訊號線之間，進行程式化校驗的判斷控制；以及第2開關元件，所述第2開關元件是連接在所述判斷控制用金屬氧化物半導體電晶體的閘極與源極或汲極之間，基於預設判斷控制訊號，將控制所述判斷控制用金屬氧化物半導體電晶體的電壓施加至所述判斷控制用金屬氧化物半導體電晶體的閘極，所述控制電路在進行所述程式化校驗之前，將所述判斷控制用金屬氧化物半導體電晶體的閘極電壓設定成為將所述金屬氧化物半導體電晶體的臨限值電壓加上預設控制電壓值所得的電壓值。
如申請專利範圍第1項所述的用於非揮發性記憶裝置的寫入電路，其中所述預設控制電壓值是0V~0.5V的範圍中的1個電壓值。
如申請專利範圍第1項所述的用於非揮發性記憶裝置的寫入電路，更包括一電路，對於所述判斷控制用金屬氧化物半導體電晶體的閘極電壓，所述電路基於預設基準電流施加被控制成固定值的所述預設控制電壓值。
如申請專利範圍第1項所述的用於非揮發性記憶裝置的寫入電路，其中所述第1開關元件及第2開關元件是N通道金屬氧化物半導體電晶體或P通道金屬氧化物半導體電晶體。
如申請專利範圍第4項所述的用於非揮發性記憶裝置的寫入電路，其中做為所述第1開關元件的金屬氧化物半導體電晶體的閘極連接於所述頁面緩衝器的鎖存器的任一端、或在所述頁面緩衝器的電路中暫時保持資料的電容器的一端。
如申請專利範圍第1項所述的用於非揮發性記憶裝置的寫入電路，更包括：第3開關元件，設置在所述一對訊號線之間，基於預設判斷賦能訊號，截斷所述一對訊號線之間的電流通過。
如申請專利範圍第1項所述的用於非揮發性記憶裝置的寫入電路，其中在由保存所述對應的記憶胞元的程式化校驗狀態的記憶元件所保存的資料被反相後，所述控制電路將所述判斷控制用金屬氧化物半導體電晶體的閘極電壓設定成為將所述金屬氧化物半導體電晶體的臨限值電壓加上所述預設控制電壓值所得的電壓值。
如申請專利範圍第6項所述的用於非揮發性記憶裝置的寫入電路，其中在不將由保存所述對應的記憶胞元的程式化校驗狀態的記憶元件所保存的資料反相的情形下，所述控制電路將所述判斷控制用金屬氧化物半導體電晶體的閘極電壓設定成為將所述金屬氧化物半導體電晶體的臨限值電壓加上所述預設控制電壓值所得的電壓值，所述預設控制電壓值是基於預設基準電流而被控制成固定值。
如申請專利範圍第1項所述的用於非揮發性記憶裝置的寫入電路，其中所述判斷控制用金屬氧化物半導體電晶體包含具有控制閘極及浮動閘極的堆疊閘極型金屬氧化物半導體電晶體，所述浮動閘極連接於所述第2開關元件的一端，所述控制電路(1)在初始狀態下，在將施加至所述控制閘極的基準電壓設為0V的狀態下，將所述浮動閘極設定成為將所述金屬氧化物半導體電晶體的臨限值電壓加上所述預設控制電壓值所得的電壓值，(2)在校驗判斷的控制動作狀態下，控制所述控制閘極的基準電壓，以使流經所述判斷控制用金屬氧化物半導體電晶體的汲極電流成為預設基準電流。
如申請專利範圍第1項所述的用於非揮發性記憶裝置的寫入電路，包括：程式化結束判斷電路，具備多個程式化結束判斷部，判斷多個記憶胞元的程式化的結束，所述多個程式化結束判斷部包含連接於所述一對訊號線的所述控制電路；基準電流產生電路，具備多個基準電流產生部，產生用於判斷所述多個記憶胞元中的程式化結束的個數的臨限值基準電流，所述多個基準電流產生部分別包含第1金屬氧化物半導體電晶體，所述第1金屬氧化物半導體電晶體連接於一對其他訊號線，且使預設單位基準電流分別流動；以及比較器部件，將與流經所述程式化結束判斷電路的電流對應的電壓，跟與流經所述基準電流產生電路的臨限值基準電流對應的臨限值電壓進行比較，並輸出表示程式化結束判斷的判斷訊號。
如申請專利範圍第10項所述的用於非揮發性記憶裝置的寫入電路，其中將多個第2金屬氧化物半導體電晶體並聯連接，而構成所述各基準電流產生部的第1金屬氧化物半導體電晶體。
一種非揮發性記憶裝置，其特徵在於包括如申請專利範圍第1項所述的用於非揮發性記憶裝置的寫入電路。
一種用於非揮發性記憶裝置的寫入方法，所述非揮發性記憶裝置具備控制電路，所述控制電路被設置在向記憶胞元寫入資料時暫時保存資料的頁面緩衝器，在向所述記憶胞元寫入資料時判斷每個記憶胞元的程式化結束，所述用於非揮發性記憶裝置的寫入方法的特徵在於，所述控制電路包括：第1開關元件，設置在輸出程式化結束判斷訊號的一對訊號線之間，基於記憶元件中保存的資料來進行通斷控制，所述記憶元件保存對應的記憶胞元的程式化校驗的狀態；判斷控制用金屬氧化物半導體電晶體，設置在所述一對訊號線之間，進行程式化校驗的判斷控制；以及第2開關元件，所述第2開關元件是連接在所述判斷控制用金屬氧化物半導體電晶體的閘極與源極或汲極之間，基於預設判斷控制訊號，將控制所述判斷控制用金屬氧化物半導體電晶體的電壓施加至所述判斷控制用金屬氧化物半導體電晶體的閘極，且所述用於非揮發性記憶裝置的寫入方法包括：控制步驟，在進行所述程式化校驗之前，將所述判斷控制用金屬氧化物半導體電晶體的閘極電壓設定成為將所述金屬氧化物半導體電晶體的臨限值電壓加上控制電壓值所得的電壓值，所述控制電壓值是基於預設基準電流而被控制成固定值。
如申請專利範圍第13項所述的用於非揮發性記憶裝置的寫入方法，其中所述控制步驟包括一步驟，即，將由保存所述對應的記憶胞元的程式化校驗狀態的記憶元件所保存的資料反相後，將所述判斷控制用金屬氧化物半導體電晶體的閘極電壓設定成為將所述金屬氧化物半導體電晶體的臨限值電壓加上控制電壓值所得的電壓值，所述控制電壓值是基於該預設基準電流而被控制成固定值。
如申請專利範圍第13項所述的用於非揮發性記憶裝置的寫入方法，其中所述控制電路更包括第3開關元件，所述第3開關元件設置在所述一對訊號線之間，基於預設判斷賦能訊號，截斷所述一對訊號線之間的電流通過，所述控制步驟包括一步驟，即，不將由保存所述對應的記憶胞元的程式化校驗狀態的記憶元件所保存的資料反相，且將所述判斷控制用金屬氧化物半導體電晶體的閘極電壓設定成為將所述金屬氧化物半導體電晶體的臨限值電壓加上所述控制電壓值所得的電壓值，所述控制電壓值是基於該預設基準電流而被控制成固定值。
如申請專利範圍第13項所述的用於非揮發性記憶裝置的寫入方法，其中所述判斷控制用金屬氧化物半導體電晶體包含具有控制閘極及浮動閘極的堆疊閘極型金屬氧化物半導體電晶體，所述浮動閘極連接於所述第2開關元件的一端，所述控制步驟包括：(1)在初始狀態下，在將施加至所述控制閘極的基準電壓設為0V的狀態下，對所述浮動閘極施加預設浮動閘極基準電壓的步驟；以及(2)在校驗判斷的控制動作狀態下，控制所述浮動閘極基準電壓，以使流經所述判斷控制用金屬氧化物半導體電晶體的汲極電流成為該預設基準電流。