JP2016170830A - 不揮発性記憶装置のための書き込み回路及び方法、並びに不揮発性記憶装置 - Google Patents
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Abstract
Description
(1)プログラム対象のメモリセルのうち4個のメモリセルがプログラムされていないとき、ドレイン電流は最悪(4±0.4)Idとなる。
(2)プログラム対象のメモリセルのうち5個のメモリセルがプログラムされていないとき、ドレイン電流は最悪(5±0.5)Idとなる。
この場合において、(4,5)判断(ここで、(パスのセル数,フェイルのセル数)で表す。)の場合、4.5Idの基準電流Irefで判断する必要があるが、上記(2)に対しては最悪センスマージンが全くないことになるので、安全な判断では、少なくとも(3,4)判断で行う必要があり、3.5Idの基準電流Irefで判断する必要がある。
上記制御回路は、
プログラム終了判断信号を出力する1対の信号ラインの間に設けられ、対応するメモリセルのプログラムベリファイの状態を格納する記憶素子に格納されたデータに基づいてオンオフ制御される第1のスイッチ素子と、
上記1対の信号ラインの間に設けられ、プログラムベリファイの判断制御を行う判断制御用MOSトランジスタと、
上記判断制御用MOSトランジスタのゲートとソースあるいはドレインの間に接続された第2のスイッチ素子であって、所定の判断制御信号に基づいて上記判断制御用MOSトランジスタを制御する電圧を上記判断制御用MOSトランジスタのゲートに印加する第2のスイッチ素子とを備え、
上記制御回路は、上記プログラムベリファイを行う前に、上記判断制御用MOSトランジスタのゲート電圧が当該MOSトランジスタのしきい値電圧に所定の制御電圧値を加算した電圧値になるように設定したことを特徴とする。
上記判断制御用MOSトランジスタは、コントロールゲート及びフローティングゲートを有するスタックゲート型MOSトランジスタで構成され、
上記フローティングゲートは上記第2のスイッチ素子の一端に接続され、
上記制御回路は、
(1)初期状態において、上記コントロールゲートに印加される所定の基準電圧を0Vとした状態で上記フローティングゲートを当該MOSトランジスタのしきい値電圧に所定の制御電圧値を加算した電圧値になるよう設定し、
(2)ベリファイ判断の制御動作状態において、上記判断制御用MOSトランジスタに流れるドレイン電流が所定の基準電流となるように上記コントロールゲートの基準電圧を制御することを特徴とする。
上記1対の信号ラインに接続された上記制御回路を含むプログラム終了判断部を複数個備え、複数のメモリセルのプログラムの終了を判断するプログラム終了判断回路と、
1対の別の信号ラインに接続された所定の単位基準電流をそれぞれ流す第1のMOSトランジスタをそれぞれ含む複数個の基準電流発生部を備え、上記複数のメモリセルのうちのプログラムの終了の個数を判断するためのしきい値基準電流を発生する基準電流発生回路と、
上記プログラム終了判断回路に流れる電流に対応する電圧を、上記基準電流発生回路に流れるしきい値基準電流に対応するしきい値電圧と比較して、プログラム終了の判断を示す判断信号を出力するコンパレータ手段とを備えたことを特徴とする。
上記制御回路は、
プログラム終了判断信号を出力する1対の信号ラインの間に設けられ、対応するメモリセルのプログラムベリファイの状態を格納する記憶素子に格納されたデータに基づいてオンオフ制御される第1のスイッチ素子と、
上記1対の信号ラインの間に設けられ、プログラムベリファイの判断制御を行う判断制御用MOSトランジスタと、
上記判断制御用MOSトランジスタのゲートとソースあるいはドレインの間に接続された第2のスイッチ素子であって、所定の判断制御信号に基づいて上記判断制御用MOSトランジスタを制御する電圧を上記判断制御用MOSトランジスタのゲートに印加する第2のスイッチ素子とを備え、
上記プログラムベリファイを行う前に、上記判断制御用MOSトランジスタのゲート電圧が当該MOSトランジスタのしきい値電圧に、所定の基準電流に基づいて一定値になるように制御された制御電圧値を加算した電圧値になるように設定する制御ステップを含むことを特徴とする。
上記制御ステップは、上記対応するメモリセルのプログラムベリファイの状態を格納する記憶素子に格納されたデータを反転することなく、上記判断制御用MOSトランジスタのゲート電圧が当該MOSトランジスタのしきい値電圧に、所定の基準電流に基づいて一定値になるように制御された制御電圧値を加算した電圧値になるように設定するステップを含むことを特徴とする。
上記フローティングゲートは上記第2のスイッチ素子の一端に接続され、
上記制御ステップは、
(1)初期状態において、上記コントロールゲートに印加される所定の基準電圧を0Vとした状態で上記フローティングゲートに所定のフローティングゲート基準電圧を印加するステップと、
(2)ベリファイ判断の制御動作状態において、上記判断制御用MOSトランジスタに流れるドレイン電流が所定の基準電流となるように上記フローティングゲート基準電圧を制御するステップとを含むことを特徴とする。
図7は実施形態1に係る、例えばNAND型フラッシュメモリなどの不揮発性記憶装置のためのプログラム終了判断部30nの構成を示す回路図である。図7において、実施形態1に係るプログラム終了判断部30nは各ページバッファPBn毎に設けられ、かつ複数のプログラム終了判断部30n(n=0,1,…,N)が判断制御信号JDG_SW及び信号ラインA(PBPUP)、信号ラインBに対して並列に設けられ、ラッチL1に対するNチャンネルMOSトランジスタTJnに加えて、NチャンネルMOSトランジスタTGC,TJDGをさらに備えたことを特徴とする。ここで、信号ラインA,Bはプログラム終了判断信号を出力するための1対の信号ラインである。また、TJDGはプログラム終了の判断を制御するための判断制御用MOSトランジスタであり、TGCは判断制御信号JDG_SWに基づいてMOSトランジスタTJDGを制御するスイッチ素子である。
(1)MOSトランジスタのサイズ:W/L=0.5/0.3;
(2)Vd=2.2V;
(3)T=25°C;
(4)SPICEモデル、ファースト/ティピカル/スロー;及び
(5)Vth(1μA)=0.66VTyp。
(1)図4のプログラム終了判断回路27のプログラム終了判断部29−nに代えて、プログラム終了判断回路27Aにおいてプログラム終了判断部30n(図7)を備えた。
(2)図4の基準電圧発生回路28の基準電圧発生部29a−n(プログラム終了判断部29−nのレプリカ回路である)に代えて、基準電圧発生回路28Aにおいて基準電圧発生部30na(基準電圧発生部30nのレプリカ回路である)を備えた。
図15は実施形態2に係るプログラム終了判断部30Cnの構成を示す回路図である。実施形態2に係るプログラム終了判断部30Cnは、図7の実施形態1に係るプログラム終了判断部30nに比較して以下の点が異なる。
(1)MOSトランジスタTJnとMOSトランジスタTJDGとの間に、プログラムベリファイ時の電圧JDG_G設定期間にローレベルとなる判断制御信号JDG_ENがゲートに印加される判断動作イネーブル制御スイッチ用MOSトランジスタTJNを挿入したことを特徴とする。図8のL1反転期間t3〜t5の間をローレベルとする。
図18は実施形態3に係るプログラム終了判断部30Fn及びページバッファPBnの構成を示す回路図である。実施形態1に係るプログラム終了判断部30nのMOSトランジスタTJnのゲートは図3のページバッファPBnのラッチL1のノードSLS1に接続している。これに対して、実施形態3では、図18に示すように、プログラム終了判断部30FnのMOSトランジスタTJnのゲートをページバッファPBnのノードN1に接続してもよい。
図19は実施形態4に係るプログラム終了判断部30Gn及びページバッファPBnの構成を示す回路図である。図19において、実施形態4は図18の実施形態3に比較して以下の点が異なる。
(1)NチャンネルMOSトランジスタTJnに代えて、PチャンネルMOSトランジスタTJnを用いた。
(2)MOSトランジスタTJnのゲートをラッチL1のノードSLR1に接続した。
なお、本実施形態の制御動作は、これを除き実施形態1と同様に動作する。
図20Aは実施形態5に係る基準電流発生回路31及びプログラム終了判断部30nfの構成例を示す回路図である。実施形態5に係るプログラム終了判断部30nfは、図7の実施形態1に比較して以下の点が異なる。
(1)MOSトランジスタTJDGのゲートを、コントロールゲートCGとフローティングゲートFGとを有するスタックゲート型MOSトランジスタとしたこと。
(2)MOSトランジスタTJDGのフローティングゲートFG(その電圧をJDG_FGとする)をMOSトランジスタTGCのソースに接続したこと。
(3)MOSトランジスタTJDGのコントロールゲートCGに、基準電流発生回路31からの制御信号JDG_CGを印加したこと。
(1)初期状態において、MOSトランジスタTJDGのコントロールゲート電圧JDG_CG=0Vのもと(差動増幅器32非動作、MOSトランジスタ45オン)でMOSトランジスタのフローティングゲートTJDG_FGを所定の基準電圧値TJDG_FG_0に設定する。例えば基準電圧値TJDG_FG_0=Vtn+0.1Vで、実施形態1と同様の操作で設定する。また、同時に基準電流発生回路31のMOSトランジスタTJDGのフローティングゲートTJDG_FG_REFも、信号SLS1_REFおよびJDG_SW_REFを実施形態1と同様に操作することにより、同じ電圧値TJDG_FG_0に設定する。なお、信号ラインAに相当するのは電源電圧VDDとなるが、図8においてVA=Vth+VB1+Va=VDDと置き換えれば問題ないことがわかる。
(2)ベリファイ判断の制御動作状態において、基準電流発生回路31はId_ref=Iref0となるように制御ゲート電圧JDG_CGを発生し、プログラム終了判断部30nのドレイン電流Idは、同じくId=Iref0(しきい値基準電流)となるように制御される。
図22Aは実施形態6に係るメモリセルアレイ10とその周辺回路の構成を示す回路図である。また、図22Bは図22Aの実施形態6のためのプログラム終了判断回路27及び基準電流発生回路28Mを含むプログラム終了検出回路16Cの構成を示す回路図である。図22Bにおいて、mは各MOSトランジスタの並列接続個数を表す。図22Aにおいて、各ページバッファPBnにおいて、基準電流Irefを流すための基準電流発生回路28Mを備えたことを特徴とする。
(1)信号ラインA’(PBREF)は、複数M個のMOSトランジスタが並列接続されたMOSトランジスタ回路BF0と、複数M個のMOSトランジスタが並列接続されたMOSトランジスタ回路BFE0とを介して接地され、各MOSトランジスタ回路BF0,BFE0がオンされるとき、単位基準電流(2M×0.5×Id)を流す。
(2)信号ラインA’(PBREF)は、複数2M個のMOSトランジスタが並列接続されたMOSトランジスタ回路BF1と、複数2M個のMOSトランジスタが並列接続されたMOSトランジスタ回路BFE1とを介して接地され、各MOSトランジスタ回路BF1,BFE1がオンされるとき、単位基準電流(2M×Id)を流す。
(3)信号ラインA’(PBREF)は、複数2M個のMOSトランジスタが並列接続されたMOSトランジスタ回路BF2と、複数2M個のMOSトランジスタが並列接続されたMOSトランジスタ回路BFE2とを介して接地され、各MOSトランジスタ回路BF2,BFE2がオンされるとき、単位基準電流(2M×Id)を流す。
(4)信号ラインA’(PBREF)は、複数2M個のMOSトランジスタが並列接続されたMOSトランジスタ回路BF3と、複数2M個のMOSトランジスタが並列接続されたMOSトランジスタ回路BFE3とを介して接地され、各MOSトランジスタ回路BF3,BFE3がオンされるとき、単位基準電流(2M×Id)を流す。
以下同様に、MOSトランジスタ回路BFJ,BFEJまで形成される。
図23は実施形態7に係るプログラム終了検出回路16Dの構成を示す回路図である。図23において、実施形態7に係るプログラム終了検出回路16Dは、図22Bの実施形態6に係るプログラム終了検出回路16Cに比較して以下の点が異なる。
(1)プログラム終了判断回路27に代えて、複数N+1個のプログラム終了判断部30nを備えたプログラム終了判断回路27Aを備えた。
(2)基準電流発生回路28Mに代えて、複数J+1個の基準電流発生部30naAを備えた基準電流発生回路28AMを備えた。ここで、基準電流発生部30naAは、実施形態6と同様に、含まれる各MOSトランジスタを、複数M個(MOSトランジスタBF0及びそれに接続されるMOSトランジスタTGC,TJDG)、もしくは複数2M個(MOSトランジスタBF0以外のMOSトランジスタBF1,BF2,…及びそれに接続されるMOSトランジスタTGC,TJDG)のMOSトランジスタを並列接続した回路に置き換えて構成される。
図24は実施形態8に係るプログラム終了検出回路16Eの構成を示す回路図である。図24において、実施形態8に係るプログラム終了検出回路16Eは、図23の実施形態7に係るプログラム終了検出回路16Dに比較して以下の点が異なる。
(1)プログラム終了判断部30nに代えて、図20Aのプログラム終了判断部30nfを備えたプログラム終了判断回路27Bを備えた。
(2)基準電流発生部30naAに代えて、基準電流発生部30nfaAを備えた基準電流発生回路28BMを備えた。ここで、基準電流発生部30nfaAは、実施形態6と同様に、含まれる各MOSトランジスタを、複数M個(MOSトランジスタBF0及びそれに接続されるMOSトランジスタTGC,TJDG)、もしくは複数2M個(MOSトランジスタBF0以外のMOSトランジスタBF1,BF2,…及びそれに接続されるMOSトランジスタTGC,TJDG)のMOSトランジスタを並列接続した回路に置き換えて構成される。
図25は実施形態9に係る、図24のプログラム終了検出回路16Eのための基準電流発生回路31Aの構成を示す回路図である。図25において、基準電流発生回路31Aは、図24の実施形態8に係る基準電流発生回路31に比較して以下の点が異なる。
(1)抵抗RL及びMOSトランジスタ42,43,44を含む基準電流発生部46nを複数K個並列に接続した。
(2)抵抗Rirefの抵抗値を1/Kにした。
(3)電流源Iref0の電流値をK倍にした。
以上の実施形態においては、NAND型フラッシュEEPROMなどのフラッシュメモリについて説明しているが、本発明はこれに限らず、NOR型フラッシュメモリなどの不揮発性記憶装置に適用できる。
11…制御回路、
12…ロウデコーダ、
13…高電圧発生回路、
14…データ書き換え及び読み出し回路(ページバッファ)、
14a,14b…ラッチ回路、
15…カラムデコーダ、
16,16A,16AA,16B〜16E…プログラム終了検出回路、
17…コマンドレジスタ、
18…アドレスレジスタ、
19…動作ロジックコントローラ、
21,22…MOSトランジスタ、
23…インバータ、
24,25,24A…MOSトランジスタ、
25A…MOSトランジスタ回路、
26…コンパレータ、
27,27A,27B…プログラム終了判断回路、
28,28A,28AM,28B,28BM,28M…基準電流発生回路、
29−n,30n,30nf,30An,30Bn,30Cn,30Dn,30En,30Fn,30Gn…プログラム終了判断部、
30na,30nfa,30nfaA…基準電流発生部、
31,31A…基準電流発生回路、
32…差動増幅器、
33…電流源、
41〜45…MOSトランジスタ、
46n…基準電圧発生部、
50…データ入出力バッファ、
51…データ入出力端子、
52…データ信号線、
61〜64…インバータ、
70…ベリファイ用キャパシタ、
71〜90…MOSトランジスタ、
A,B…出力ライン、
Cc…カップリングキャパシタ、
Cn…ノードキャパシタ、
L1,L2…ラッチ、
PBn…ページバッファ、
TJn,TJE,TJEn,TGC,TJDG,TJN…MOSトランジスタ。
Claims (16)
- メモリセルにデータを書き込むときにデータを一時的に格納するページバッファに設けられ、上記メモリセルにデータを書き込んだときに各メモリセル毎のプログラム終了の判断を行う制御回路を備えた不揮発性記憶装置のための書き込み回路において、
上記制御回路は、
プログラム終了判断信号を出力する1対の信号ラインの間に設けられ、対応するメモリセルのプログラムベリファイの状態を格納する記憶素子に格納されたデータに基づいてオンオフ制御される第1のスイッチ素子と、
上記1対の信号ラインの間に設けられ、プログラムベリファイの判断制御を行う判断制御用MOSトランジスタと、
上記判断制御用MOSトランジスタのゲートとソースあるいはドレインの間に接続された第2のスイッチ素子であって、所定の判断制御信号に基づいて上記判断制御用MOSトランジスタを制御する電圧を上記判断制御用MOSトランジスタのゲートに印加する第2のスイッチ素子とを備え、
上記制御回路は、上記プログラムベリファイを行う前に、上記判断制御用MOSトランジスタのゲート電圧が当該MOSトランジスタのしきい値電圧に所定の制御電圧値を加算した電圧値になるように設定したことを特徴とする不揮発性記憶装置のための書き込み回路。 - 上記制御電圧値は、0V〜0.5Vの範囲のうちの1つの電圧値であることを特徴とする請求項1記載の不揮発性記憶装置のための書き込み回路。
- 上記判断制御用MOSトランジスタのゲート電圧に対して、所定の基準電流に基づいて一定値になるように制御された制御電圧を印加する回路をさらに備えたことを特徴とする請求項1又は2記載の不揮発性記憶装置のための書き込み回路。
- 上記第1及び第2のスイッチ素子は、NチャンネルMOSトランジスタ又はPチャンネルMOSトランジスタであることを特徴とする請求項1〜3のうちのいずれか1つに記載の不揮発性記憶装置のための書き込み回路。
- 上記第1のスイッチ素子であるMOSトランジスタのゲートは、上記ページバッファのラッチのいずれかの一端、もしくは上記ページバッファの回路においてデータを一時的に保持するキャパシタの一端に接続されたことを特徴とする請求項4記載の不揮発性記憶装置のための書き込み回路。
- 上記1対の信号ラインの間に設けられ、所定の判断イネーブル信号に基づいて上記1対の信号ラインの間の電流パスをカットする第3のスイッチ素子をさらに備えたことを特徴とする請求項1〜5のうちのいずれか1つに記載の不揮発性記憶装置のための書き込み回路。
- 上記制御回路は、上記対応するメモリセルのプログラムベリファイの状態を格納する記憶素子に格納されたデータを反転した後、上記判断制御用MOSトランジスタのゲート電圧が当該MOSトランジスタのしきい値電圧に所定の制御電圧値を加算した電圧値になるように設定したことを特徴とする請求項1〜5のうちのいずれか1つに記載の不揮発性記憶装置のための書き込み回路。
- 上記制御回路は、上記対応するメモリセルのプログラムベリファイの状態を格納する記憶素子に格納されたデータを反転することなく、上記判断制御用MOSトランジスタのゲート電圧が当該MOSトランジスタのしきい値電圧に、所定の基準電流に基づいて一定値になるように制御された制御電圧値を加算した電圧値になるように設定したことを特徴とする請求項6記載の不揮発性記憶装置のための書き込み回路。
- 上記判断制御用MOSトランジスタは、コントロールゲート及びフローティングゲートを有するスタックゲート型MOSトランジスタで構成され、
上記フローティングゲートは上記第2のスイッチ素子の一端に接続され、
上記制御回路は、
(1)初期状態において、上記コントロールゲートに印加される所定の基準電圧を0Vとした状態で上記フローティングゲートを当該MOSトランジスタのしきい値電圧に所定の制御電圧値を加算した電圧値になるよう設定し、
(2)ベリファイ判断の制御動作状態において、上記判断制御用MOSトランジスタに流れるドレイン電流が所定の基準電流となるように上記コントロールゲートの基準電圧を制御することを特徴とする請求項1〜5のうちのいずれか1つに記載の不揮発性記憶装置のための書き込み回路。 - 上記1対の信号ラインに接続された上記制御回路を含むプログラム終了判断部を複数個備え、複数のメモリセルのプログラムの終了を判断するプログラム終了判断回路と、
1対の別の信号ラインに接続された所定の単位基準電流をそれぞれ流す第1のMOSトランジスタをそれぞれ含む複数個の基準電流発生部を備え、上記複数のメモリセルのうちのプログラムの終了の個数を判断するためのしきい値基準電流を発生する基準電流発生回路と、
上記プログラム終了判断回路に流れる電流に対応する電圧を、上記基準電流発生回路に流れるしきい値基準電流に対応するしきい値電圧と比較して、プログラム終了の判断を示す判断信号を出力するコンパレータ手段とを備えたことを特徴とする請求項1〜9のうちのいずれか1つに記載の不揮発性記憶装置のための書き込み回路。 - 上記各基準電流発生部の第1のMOSトランジスタを、複数の第2のMOSトランジスタを並列に接続して構成したことを特徴とする請求項10記載の不揮発性記憶装置のための書き込み回路。
- 請求項1〜11のうちのいずれか1つに記載の不揮発性記憶装置のための書き込み回路を備えたことを特徴とする不揮発性記憶装置。
- メモリセルにデータを書き込むときにデータを一時的に格納するページバッファに設けられ、上記メモリセルにデータを書き込んだときに各メモリセル毎のプログラム終了の判断を行う制御回路を備えた不揮発性記憶装置のための書き込み方法において、
上記制御回路は、
プログラム終了判断信号を出力する1対の信号ラインの間に設けられ、対応するメモリセルのプログラムベリファイの状態を格納する記憶素子に格納されたデータに基づいてオンオフ制御される第1のスイッチ素子と、
上記1対の信号ラインの間に設けられ、プログラムベリファイの判断制御を行う判断制御用MOSトランジスタと、
上記判断制御用MOSトランジスタのゲートとソースあるいはドレインの間に接続された第2のスイッチ素子であって、所定の判断制御信号に基づいて上記判断制御用MOSトランジスタを制御する電圧を上記判断制御用MOSトランジスタのゲートに印加する第2のスイッチ素子とを備え、
上記プログラムベリファイを行う前に、上記判断制御用MOSトランジスタのゲート電圧が当該MOSトランジスタのしきい値電圧に、所定の基準電流に基づいて一定値になるように制御された制御電圧値を加算した電圧値になるように設定する制御ステップを含むことを特徴とする不揮発性記憶装置のための書き込み方法。 - 上記制御ステップは、上記対応するメモリセルのプログラムベリファイの状態を格納する記憶素子に格納されたデータを反転した後、上記判断制御用MOSトランジスタのゲート電圧が当該MOSトランジスタのしきい値電圧に、所定の基準電流に基づいて一定値になるように制御された制御電圧値を加算した電圧値になるように設定するステップを含むことを特徴とする請求項13記載の不揮発性記憶装置のための書き込み方法。
- 上記制御回路は、上記1対の信号ラインの間に設けられ、所定の判断イネーブル信号に基づいて上記1対の信号ラインの間の電流パスをカットする第3のスイッチ素子をさらに備え、
上記制御ステップは、上記対応するメモリセルのプログラムベリファイの状態を格納する記憶素子に格納されたデータを反転することなく、上記判断制御用MOSトランジスタのゲート電圧が当該MOSトランジスタのしきい値電圧に、所定の基準電流に基づいて一定値になるように制御された制御電圧値を加算した電圧値になるように設定するステップを含むことを特徴とする請求項13記載の不揮発性記憶装置のための書き込み方法。 - 上記判断制御用MOSトランジスタは、コントロールゲート及びフローティングゲートを有するスタックゲート型MOSトランジスタで構成され、
上記フローティングゲートは上記第2のスイッチ素子の一端に接続され、
上記制御ステップは、
(1)初期状態において、上記コントロールゲートに印加される所定の基準電圧を0Vとした状態で上記フローティングゲートに所定のフローティングゲート基準電圧を印加するステップと、
(2)ベリファイ判断の制御動作状態において、上記判断制御用MOSトランジスタに流れるドレイン電流が所定の基準電流となるように上記フローティングゲート基準電圧を制御するステップとを含むことを特徴とする請求項13記載の不揮発性記憶装置のための書き込み方法。
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US6738289B2 (en) * | 2001-02-26 | 2004-05-18 | Sandisk Corporation | Non-volatile memory with improved programming and method therefor |
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JP2013127827A (ja) * | 2011-12-16 | 2013-06-27 | Samsung Yokohama Research Institute Co Ltd | 不揮発性半導体記憶装置 |
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Cited By (1)
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