CN105976864B

CN105976864B - 非易失性存储装置与用于其的写入电路及方法

Info

Publication number: CN105976864B
Application number: CN201510624731.8A
Authority: CN
Inventors: 小川晓
Original assignee: Powerflash Technology Corp
Current assignee: Lijing Jicheng Electronic Manufacturing Co., Ltd.
Priority date: 2015-03-11
Filing date: 2015-09-28
Publication date: 2019-07-09
Anticipated expiration: 2035-09-28
Also published as: CN105976864A; US9530507B2; TW201633318A; JP5909294B1; JP2016170830A; US20160267988A1; TWI585768B

Abstract

本发明披露了非易失性存储装置与用于其的写入电路及方法。该用于非易失性存储装置的写入电路，所述非易失性存储装置具备控制电路，该控制电路在进行数据的写入时，判断每个存储单元的编程结束，该写入电路包括：第1开关元件，基于由保存对应的存储单元的编程校验状态的存储元件所保存的数据而受到通断控制；判断控制用MOS晶体管，进行编程校验的判断控制；以及第2开关元件，基于判断控制信号，将控制判断控制用MOS晶体管的电压施加至其栅极，在进行编程校验之前，将判断控制用MOS晶体管的栅极电压设定成为将判断控制用MOS晶体管的阈值电压加上预设控制电压值所得的电压值。

Description

非易失性存储装置与用于其的写入电路及方法

技术领域

本发明是有关于一种例如用于快闪存储器(flash memory)等电可重写的非易失性半导体存储装置(电可擦除可编程只读存储器(Electrically Erasable ProgrammableRead-Only Memory，EEPROM))的写入电路及方法、与非易失性存储装置。

背景技术

已知有一种与非(NAND)型非易失性半导体存储装置，其在位线(bit line)与源极线(source line)之间串联连接多个存储单元晶体管(memory cell transistor)(以下称作存储单元)而构成NAND串(string)，从而实现了高集成化(例如参照专利文献1)。

图1A是表示已知示例的NAND型快闪EEPROM的整体结构的方块图。而且，图1B是表示图1A的存储单元阵列(memory cell array)10及其周边电路的结构的电路图。

在图1A，已知示例的NAND型快闪EEPROM是具备存储单元阵列10、控制其动作的控制电路11、行解码器(row decoder)12、高电压产生电路13、包含数据(data)重写及读出电路的页面缓冲器(page buffer)电路14、列解码器(column decoder)15、指令寄存器(command register)17、地址寄存器(address register)18、动作逻辑控制器(logiccontroller)19、数据输入/输出缓冲器50以及数据输入/输出端子51而构成。

存储单元阵列10如图1B所示，例如是将16个堆迭栅极(stacked-gate)结构的电可重写的非易失性存储单元MC0～MC15串联连接而构成NAND单元单元(cell unit)NU(NU0、NU1、…)。各NAND单元单元NU的漏极(drain)侧经由选择栅极晶体管SG1而连接于位线BL，源极侧经由选择栅极晶体管SG2而连接于共用源极线CELSRC。沿行方向排列的存储单元MC(如MC0～MC15)的控制栅极共同连接于字线(word line)WL(如WL0～WL15)，选择栅极晶体管SG1、SG2的栅极电极连接于与字线WL平行地配设的选择栅极线SGD、SGS。藉由1条字线WL而选择的存储单元的范围是作为写入及读出单位的1页面。1页面或其整数倍范围的多个NAND单元单元NU的范围作为数据擦除的单位，即1区块(block)。页面缓冲器电路14为了进行以页面为单位的数据写入及读出，而包含对应于每条位线设置的感测放大器(senseamplifier)电路及锁存(latch)电路(DL，如锁存电路14a、14b，其分别包括多个锁存器L1、L2)。

图1B的存储单元阵列10具有简化的结构，可由多条位线共用页面缓冲器。此时，在数据写入或读出动作时选择性地连接于页面缓冲器的位线数成为1页面的单位。而且，图1B表示在与1个输入/输出端子51之间进行数据的输入/输出的单元阵列的范围。为了进行存储单元阵列10的字线WL及位线BL的选择，分别设置有行解码器12及列解码器15(如图1A所示)。控制电路11进行数据写入、擦除及读出的序列(sequence)控制。由控制电路11所控制的高电压产生电路13产生被用于数据重写、擦除、读出的经升压的高电压或中间电压。

输入/输出缓冲器50被用于数据的输入/输出及地址信号的输入。即，经由输入/输出缓冲器50及数据信号线52，在输入/输出端子51与页面缓冲器电路14之间进行数据的传输。从数据输入/输出端子51输入的地址信号是由地址寄存器18予以保持，并被送往行解码器12及列解码器15进行解码。从数据输入/输出端子51亦输入动作控制的指令。所输入的指令经解码后保持于指令寄存器17，藉此，控制电路11受到控制。芯片使能(chip enable)信号CEB、指令锁存使能信号CLE、地址锁存使能信号ALE、写入使能信号WEB、读出使能信号REB等外部控制信号被导入至动作逻辑控制电路19，对应于动作模式(mode)而产生内部控制信号。内部控制信号被用于输入/输出缓冲器50中的数据锁存、传输等的控制，进而被送往控制电路11而进行动作控制。

页面缓冲器电路14具备2个锁存电路14a、14b，且以可切换执行多阶操作(multi-level operation)功能与缓存(cache)功能的方式而构成。即，当在1个存储单元存储1位的二阶(two-level)数据时，具备缓存功能，当在1个存储单元存储2位的4阶(four-level)数据时，设为多阶操作功能，或者根据地址进行限制，但可将缓存功能设为有效。

图1C是表示图1A的NAND型快闪EEPROM中的页面缓冲器电路14及编程结束检测电路16的结构例的方块图。在图1C，编程结束检测电路16基于来自页面缓冲器PBn(n＝0、1、2、…、N，N为正整数)的判断控制信号来检测编程的结束。以下，对于编程(数据写入)及校验(verify)判断与失效位(fail bit)的计数，在下文进行说明。

在NAND型快闪EEPROM，1页面的数据为1次地被写入存储单元。此处，为了检查(check)是否已写入所有位，采用针对每个位的编程校验处理(以下亦将编程校验称作“校验”)。基本上，在所有位超过预设阈值电压Vth后，视为所有位已通过(pass)而校验处理完成。然而，在最近的快闪存储器，即使残留若干失效位，仍视为通过状态。这被称作“伪通过处理”，被用于在用户模式(user mode)下设置(set)为通过。这是因为，位是在基于错误检查与校正(Error Checking and Correction，ECC)功能而动作时被使用，由于许多位可校正的ECC功能，即便使数据写入时的少量位设为伪通过，整体上亦不构成问题。另外，在进行编程特性或失败分析时，藉由增减伪通过的位数等来进行评价，可实现时间缩短或效率提高。

图2是表示图1C的编程结束检测电路16的详细结构例的电路图。而且，图3是表示图2的页面缓冲器PBn与编程结束判断部29-n的结构例的电路图。

在图2，电源电压VDD经由金属氧化物半导体(Metal-Oxide Semiconductor，MOS)晶体管21及MOS晶体管22而接地，MOS晶体管21及MOS晶体管22的连接点经由输出判断结果的信号输出线即信号线A(PBPUP)及反相器23，而生成表示是否为通过状态的状态信号STB。判断使能信号JENB被施加至MOS晶体管21的栅极，判断重置(reset)信号JRST被施加至MOS晶体管22的栅极。信号线A(PBPUP)经由与各页面缓冲器PBn连接的MOS晶体管TJn及栅极被施加有校验判断控制切换信号JDG_SW的MOS晶体管TJEn而接地(n＝0、1、…、N)。各MOS晶体管TJn、TJEn构成编程结束判断部29-n(n＝0、1、…、N)，整体上构成编程结束判断电路27。

在图3，MOS晶体管TJn的栅极连接于页面缓冲器PBn的锁存器L1的节点SLS1。而且，页面缓冲器PBn包括：由2个反相器61、62构成的锁存器L1；由2个反相器63、64构成的锁存器L2；校验用电容器70；预充电(precharge)用晶体管71；校验用晶体管72～74；列栅极晶体管81、82；传输开关晶体管83～85、88、89；位线选择晶体管86、87；以及重置晶体管90。

在图3，2条位线BLe、BLo选择性地连接于页面缓冲器PBn。此时，根据位线选择信号BLSE或BLSO，使位线选择晶体管86或87导通，将位线BLe或位线BLo中的一者选择性地连接于页面缓冲器PBn。另外，在其中一条位线被选择的期间，非选择状态的另一根位线根据位线非选择信号YBLE或YBLO而设为固定的接地电位或电源电压电位，藉此来削减邻接位线间的噪声(noise)。

图3的页面缓冲器PBn具有锁存器L1与锁存器L2。页面缓冲器PBn藉由预设的动作控制，主要有助于读出、写入动作。而且，锁存器L2是在二阶操作中实现缓存功能的二级(secondary)锁存电路，在未使用缓存功能的情况下，辅助性地有助于该页面缓冲器PBn的动作而实现多阶操作。

锁存器L1是将计时反相器(clocked inverter)61、62逆并联连接而构成。存储单元阵列10的位线BLe、BLo经由传输开关晶体管85而连接于感测节点N1，感测节点N1进而经由传输开关晶体管83而连接于锁存器L1的数据保持节点SLR1。在感测节点N1，设置有预充电用晶体管71。数据保持节点SLR1经由传输开关晶体管74而连接于用于数据保持节点SLR1的数据的暂时存储节点N3。节点N3连接于晶体管72的栅极，晶体管72的漏极连接于电压V2，源极经由开关晶体管73而连接于感测节点N1，根据开关晶体管73的栅极控制电压REG及节点N3的电压值，感测节点N1与电压V2的连接或阻断受到控制。进而，在感测节点N1，亦连接有预充电用晶体管71，该预充电用晶体管71用于对位线BLe、BLo预充电电压V1。在感测节点N1，连接用于电压电平保持的电容器70。电容器70的另一端接地。

锁存器L2是与锁存器L1同样地，将计时反相器63、64逆并联连接而构成。锁存器L2的2个数据节点SLR2、SLS2经由根据列选择信号CSL(如图1B之CSL0～CSL511)受到控制的列栅极晶体管81、82而连接于数据信号线52，该数据信号线52连接于数据输入/输出缓冲器50。节点SLR2经由传输开关晶体管84而连接于感测节点N1。

图1B是表示存储单元阵列10、页面缓冲器PBn与数据输入/输出缓冲器50的连接关系。NAND型快闪EEPROM的读出、写入的处理单位为在某行地址处同时选择的1页面量的容量(例如512字节(byte))。由于存在8个数据输入/输出端子51，因此对于1个数据输入/输出端子51，可例如为512位，在图1B表示该512位量的结构。

在将数据写入存储单元时，从数据信号线52将写入数据导入锁存器L2。为了开始写入动作，写入数据必须位于锁存器L1中，因此接下来将保持于锁存器L2的数据传输至锁存器L1。而且，在读出动作时，为了向数据输入/输出端子51输出数据，读出的数据必须位于锁存器L2中，因此必须将由锁存器L1读出的数据传输至锁存器L2。因而构成为，可将传输开关晶体管83、84设为导通状态而在锁存器L1与锁存器L2之间进行数据的传输。此时，将传输目标的锁存电路设为非活性状态后传输数据，随后使传输目标的锁存电路恢复至活性状态以保持数据。

接下来，以下对图2及图3的编程结束检测电路16的动作进行说明。

首先，对于与并非编程对象的存储单元对应的页面缓冲器PBn的锁存器L1，设置数据“1”，数据保持节点SLR1的电压成为高电平，从而自校验判断处理的对象中除外。并且，对于编程对象的存储单元，在编程校验失败时，在保持对页面缓冲器PBn的锁存器L1设置数据“0”的状态下，数据保持节点SLR1的电压成为低电平。在编程校验通过时，对页面缓冲器PBn的锁存器L1设置数据“1”，数据保持节点SLR1的电压成为高电平。该些锁存器L1的状态被反映为MOS晶体管TJn的通断(on/off)状态而用于校验判断处理。如图2所示，MOS晶体管TJn(n＝0、1、…、N)连接于进行或非(Not OR，NOR)运算的信号线A(PBPUP)。若针对1页面的所有存储单元的编程结束而所有数据保持节点SLR1成为高电平，则所有MOS晶体管TJn被断开。此时，信号线A(PBPUP)成为高电平，状态信号STB成为低电平，从而可知晓编程已结束。

接下来，以下对现有技术的“伪通过编程”进行说明。

图4是表示在图1A的NAND型快闪EEPROM中用于伪通过判断的编程结束检测电路16A的结构例的电路图。

在图4的左侧，设置有具备编程结束判断部29-0～29-N的所述编程结束判断电路27，在信号线A(PBPUP)上，从电源电压VDD经由MOS晶体管24而流动有漏极电流Id的整数n倍的漏极电流n×Id。整数n相当于编程校验尚未通过的存储单元的数量，是流动有漏极电流Id的电路29-n的数量。另一方面，图4右侧的基准电压产生电路28具备基准电压产生部29a-0～29a-J，是具备连接在信号线A'(PBREF)与接地之间的多个MOS晶体管对(BFj、BFEj)(此处，j＝0、1、…、J，J为正整数)而构成。此处，MOS晶体管BF1～BFJ以及BFE1～BFEJ是复制(replica)电路，为使流经复制电路MOS晶体管BF1～BFJ以及BFE1～BFEJ的电流Id与电路29的漏极电流Id相同，MOS晶体管BF1～BFJ以及BFE1～BFEJ的晶体管尺寸与施加电压完全等同地被设定。MOS晶体管BF0及BFE0的尺寸或栅极电压被控制为使流经MOS晶体管BF0及BFE0的漏极电流为0.5×Id。而且，在信号线PBREF，从电源电压VDD经由MOS晶体管25而流动有阈值基准电流Iref，该阈值基准电流Iref是分别包含各一对MOS晶体管(BF0、BFE0；BF1、BFE1；BF2、BFE2；…)的各基准电流产生部所流动的单位基准电流之和。

并且，对应于编程结束判断电路27中的各MOS晶体管TJn(n＝0、1、…、N)的导通的个数n，与流经MOS晶体管24的漏极电流n×Id对应的电压被施加至比较器26的反相输入端子，另一方面，与流经MOS晶体管25的阈值基准电流Iref对应的电压被施加至比较器26的非反相输入端子，比较器26在n×Id＜Iref时输出低电平的状态信号STB。即，相对于流动有阈值基准电流Iref的J+1组MOS晶体管BFj、BFEj(j＝0、1、…、J)，当编程校验未通过的存储单元的数量N为J≧N时，状态信号STB成为低电平而判断为伪通过。例如，在J＝2时，阈值基准电流Iref＝2.5×Id，因此流经编程结束判断电路27的漏极电流N×Id因N≦2而为伪通过。

而且，图5是表示图1A的NAND型快闪EEPROM的编程通过判断处理的流程图。在图5，首先载入(load)数据，在步骤S2中，将数据编程后，在步骤S3中进行校验。在步骤S4中，若所有存储单元(1页面量)全部为“1”，则在步骤S5中判断为“真实通过”而结束该处理。另一方面，若在步骤S4中为“否”，则在步骤S6中判断是否已超时(time out)，为否时返回步骤S2，另一方面，为“是”时前进至步骤S7。在步骤S7中，判断是否为可容忍的错误(error)，为“是”时前进至步骤S8，另一方面，为“否”时前进至步骤S9。在步骤S8中，判断为“伪通过”而结束该处理。在步骤S9中，判断为“失败”而结束该处理。

现有技术文献

专利文献

专利文献1：日本特开平9-147582号公报

专利文献2：日本特开2006-134482号公报

专利文献3：日本特开2013-127827号公报

专利文献4：日本特开2008-004178号公报

专利文献5：日本特开2008-198337号公报

发明内容

[发明所欲解决的课题]

最近的NAND型快闪存储器具有4位以上的ECC(Error Checking and Correction)能力，因此ECC能力的一部分可分配给图4所示的救援数据编程及/或数据擦除的失效位。将信号线A(PBPUP)的电流Id×n与基准信号线PBREF的基准电流Iref进行比较。此时，当MOS晶体管BF0导通而基准电流Iref＝0.5×Id时，若尚未编程的存储单元为1以上，则编程结束通知信号STB成为高电平，表示失败状态。另一方面，若所有存储单元已被编程时，编程状态成为通过状态，编程结束通知信号STB成为低电平。而且，当基准电流Iref被设定为2.5×Id时，即使未被编程的存储单元为2以下，仍设定为通过状态，这是“伪通过状态”。随着NAND型快闪存储器大小的进展，藉由ECC而修复的位数增多，而且，伪通过位数可增多。然而，在此种简单的编程结束检测电路16A中，存在无法应对大量位的伪通过状态的问题。

图6是表示构成图3的页面缓冲器PBn及编程结束判断部29-n的MOS晶体管的配置例的平面图，图6的(a)部份是在沿着位线的方向配置栅极的平面图，图6的(b)部份是表示相对于位线成直角地配置栅极的例子的平面图。在图6，G1、G2为栅极，AR1、AR2为有效(active)区域，CH1、CH2为接触孔(contact hole)。

例如，在NAND型快闪存储器的结构例中，一对存储单元的间距例如为30nm×2，将页面缓冲器PBn布局(layout)于16条位线的空间(space)，页面缓冲器PBn的间距为0.96μm。此处，每一个布局中，堆迭8个页面缓冲器PBn。

在图6，例如必须在0.96μm这一非常窄的页面缓冲器PBn的间距布局中，形成所述的MOS晶体管TJn、TJEn。当然，亦可使用2×0.96μm的区域，但若在所有部分使用该尺寸，则页面缓冲器PBn的高度亦会变成2倍，页面缓冲器PBn的尺寸将大幅增大。因而存在下述问题，即，伴随快闪存储器的微细化，该些MOS晶体管必须形成为更小，该些MOS晶体管的电气特性的偏差亦会愈发增大。

而且，今后，页面尺寸进一步增大的可能性高，伴随于此，1个芯片内的MOS晶体管的电气特性的偏差亦会增大。进而，若设该些MOS晶体管的每一个的电气特性的偏差为10％，则5个晶体管的电气特性的整体偏差亦将达到晶体管的电气特性的50％，图4的编程结束检测电路16A无法准确地进行判断。这意味着，3位的伪通过是准确判断的极限。伴随NAND型快闪存储器的在大小上的发展，如此，MOS晶体管的偏差必然会对伪通过判断造成大的影响。

若在各MOS晶体管TJn、TJEn具有10％的偏差的情况下，

(1)编程对象的存储单元中的4个存储单元未被编程时，漏极电流最差为(4±0.4)Id。

(2)编程对象的存储单元中的5个存储单元未被编程时，漏极电流最差为(5±0.5)Id。

此时，在(4、5)判断(此处以(通过的单元数、失败的单元数)表示)的情况下，必须以4.5×Id的基准电流Iref来进行判断，但对于所述(2)，在最差时完全无感测容限，因此要进行安全的判断，必须至少以(3、4)判断来进行，必须以3.5×Id的基准电流Iref来进行判断。

本发明的目的在于提供一种用于非易失性存储装置的写入电路及方法、与非易失性存储装置，例如伴随NAND型快闪存储器等非易失性存储装置的规模变化，存储单元的间距变小，伴随于此，周边电路的晶体管尺寸变小，即便如此，亦可高精度地进行编程校验判断的处理。

[解决课题的手段]

本发明的第一方面是一种用于非易失性存储装置的写入电路，所述非易失性存储装置具备控制电路，所述控制电路被设置在向存储单元写入数据时暂时保存数据的页面缓冲器，在向所述存储单元写入数据时判断每个存储单元的编程结束，所述用于非易失性存储装置的写入电路的特征在于，

所述控制电路包括：

第1开关元件，设置在输出编程结束判断信号的一对信号线之间，基于存储元件中保存的数据来进行通断控制，所述存储元件保存对应的存储单元的编程校验的状态；

判断控制用MOS晶体管，设置在所述一对信号线之间，进行编程校验的判断控制；以及

第2开关元件，所述第2开关元件是连接在所述判断控制用MOS晶体管的栅极与源极或漏极之间的第2开关元件，基于预设判断控制信号，将控制所述判断控制用MOS晶体管的电压施加至所述判断控制用MOS晶体管的栅极，

所述控制电路在进行所述编程校验之前，将所述判断控制用MOS晶体管的栅极电压设定成为将所述MOS晶体管的阈值电压加上预设控制电压值所得的电压值。

在所述用于非易失性存储装置的写入电路中，所述预设控制电压值是0V～0.5V的范围中的1个电压值。

而且，在所述用于非易失性存储装置的写入电路中，还包括一电路，对于所述判断控制用MOS晶体管的栅极电压，所述电路基于预设基准电流施加被控制成固定值的预设控制电压。

进而，在所述用于非易失性存储装置的写入电路中，所述第1开关元件及第2开关元件是N通道MOS晶体管或P通道MOS晶体管。

进而，在所述用于非易失性存储装置的写入电路中，作为所述第1开关元件的MOS晶体管的栅极连接于所述页面缓冲器的锁存器的任一端、或在所述页面缓冲器的电路中暂时保持数据的电容器的一端。

而且，在所述用于非易失性存储装置的写入电路中，还包括：第3开关元件，设置在所述一对信号线之间，基于预设判断使能信号，截断所述一对信号线之间的电流通过。

进而，在所述用于非易失性存储装置的写入电路中，在由保存所述对应的存储单元的编程校验状态的存储元件所保存的数据被反相后，所述控制电路将所述判断控制用MOS晶体管的栅极电压设定成为将所述MOS晶体管的阈值电压加上预设控制电压值所得的电压值。

进而，在所述用于非易失性存储装置的写入电路中，所述控制电路不将由保存所述对应的存储单元的编程校验状态的存储元件所保存的数据反相，且将所述判断控制用MOS晶体管的栅极电压设定成为将所述MOS晶体管的阈值电压加上预设控制电压值所得的电压值，所述预设控制电压值是基于预设基准电流而被控制成固定值。

而且，在所述用于非易失性存储装置的写入电路中，

所述判断控制用MOS晶体管包含具有控制栅极及浮动栅极的堆迭栅极型MOS晶体管，

所述浮动栅极连接于所述第2开关元件的一端，

所述控制电路

(1)在初始状态下，在将施加至所述控制栅极的预设基准电压设为0V的状态下，将所述浮动栅极设定成为将所述MOS晶体管的阈值电压加上预设控制电压值所得的电压值，

(2)在校验判断的控制动作状态下，控制所述控制栅极的基准电压，以使流经所述判断控制用MOS晶体管的漏极电流成为基准电流。

进而，在所述用于非易失性存储装置的写入电路中，包括：

编程结束判断电路，具备多个编程结束判断部，判断多个存储单元的编程的结束，所述多个编程结束判断部包含连接于所述一对信号线的所述控制电路；

基准电流产生电路，具备多个基准电流产生部，产生用于判断所述多个存储单元中的编程结束的个数的阈值基准电流，所述多个基准电流产生部分别包含第1MOS晶体管，所述第1MOS晶体管连接于一对其他信号线，且使预设单位基准电流分别流动；以及

比较器部件，将与流经所述编程结束判断电路的电流对应的电压，跟与流经所述基准电流产生电路的阈值基准电流对应的阈值电压进行比较，并输出表示编程结束判断的判断信号。

进而，在所述用于非易失性存储装置的写入电路中，将多个第2MOS晶体管并联连接，而构成所述各基准电流产生部的第1MOS晶体管。

本发明的第二方面是一种非易失性存储装置，其特征在于包括所述用于非易失性存储装置的写入电路。

本发明的第三方面是一种用于非易失性存储装置的写入方法，所述非易失性存储装置具备控制电路，所述控制电路被设置在向存储单元写入数据时暂时保存数据的页面缓冲器，在向所述存储单元写入数据时判断每个存储单元的编程结束，所述用于非易失性存储装置的写入方法的特征在于，

所述控制电路包括：

且所述用于非易失性存储装置的写入方法包括：

控制步骤，在进行所述编程校验之前，将所述判断控制用MOS晶体管的栅极电压设定成为将所述MOS晶体管的阈值电压加上控制电压值所得的电压值，所述控制电压值是基于预设基准电流而被控制成固定值。

在所述用于非易失性存储装置的写入方法中，所述控制步骤包括一步骤，即，将由保存所述对应的存储单元的编程校验状态的存储元件所保存的数据反相后，将所述判断控制用MOS晶体管的栅极电压设定成为将所述MOS晶体管的阈值电压加上控制电压值所得的电压值，所述控制电压值是基于预设基准电流而被控制成固定值。

而且，在所述用于非易失性存储装置的写入方法中，所述控制电路还包括第3开关元件，所述第3开关元件设置在所述一对信号线之间，基于预设判断使能信号，截断所述一对信号线之间的电流通过，

所述控制步骤包括一步骤，即，不将由保存所述对应的存储单元的编程校验状态的存储元件所保存的数据反相，且将所述判断控制用MOS晶体管的栅极电压设定成为将所述MOS晶体管的阈值电压加上控制电压值所得的电压值，所述控制电压值是基于预设基准电流而被控制成固定值。

进而，在所述用于非易失性存储装置的写入方法中，所述判断控制用MOS晶体管包含具有控制栅极及浮动栅极的堆迭栅极型MOS晶体管，

所述浮动栅极连接于所述第2开关元件的一端，

所述控制步骤包括：

(1)在初始状态下，在将施加至所述控制栅极的基准电压设为0V的状态下，对所述浮动栅极施加预设浮动栅极基准电压的步骤；以及

(2)在校验判断的控制动作状态下，控制所述浮动栅极基准电压，以使流经所述判断控制用MOS晶体管的漏极电流成为预设基准电流。

(发明的效果)

根据本发明的用于非易失性存储装置的写入电路及方法，例如伴随NAND型快闪存储器等非易失性存储装置的规模变化，存储单元的间距变小，伴随于此，周边电路的晶体管尺寸变小，即便如此，亦可高精度地进行编程校验判断的处理。

附图说明

图1A是表示已知示例的NAND型快闪EEPROM的整体结构的方块图。

图1B是表示图1A的存储单元阵列10及其周边电路的结构的电路图。

图1C是表示图1A的NAND型快闪EEPROM中的页面缓冲器电路14及编程结束检测电路16的结构例的方块图。

图2是表示图1C的编程结束检测电路16的详细结构例的电路图。

图3是表示图2的页面缓冲器PBn与编程结束判断部29-n的结构例的电路图。

图5是表示图1A的NAND型快闪EEPROM的编程通过判断处理的流程图。

图6是表示构成图3的页面缓冲器PBn及编程结束判断部29-n的MOS晶体管的配置例的平面图，图6的(a)部份是在沿着位线的方向上配置栅极的平面图，图6的(b)部份是相对于位线成直角地配置栅极的例子的平面图。

图7是表示实施例1的编程结束判断部30n的结构的电路图。

图8是表示图7的编程结束判断部30n的动作的各信号的流程图。

图9是在表示图3的已知示例的编程结束判断部29-n的MOS晶体管TJE的漏极电流Id相对于栅极电压V(JDG_SW)的特性的图表中，表示将栅极电压设为固定值JDG时的漏极电流Id的偏差的图。

图10是在表示图7的实施例1的编程结束判断部30n的MOS晶体管TJDG的漏极电流Id相对于栅极电压V(JDG_G)的特性的图表中，表示将栅极电压设为Vth+固定值时的漏极电流Id的偏差的图。

图11是表示在实施例1的NAND型快闪EEPROM中用于伪通过判断的编程结束检测电路16AA的结构例的电路图。

图12是表示实施例1的变形例的编程结束判断部30An的结构的电路图。

图13是表示实施例1的另一变形例的编程结束判断部30Bn的结构的电路图。

图14是表示实施例2的编程结束判断部30Cn的结构的电路图。

图15是表示实施例2的变形例的编程结束判断部30Dn的结构的电路图。

图16是表示实施例2的另一变形例的编程结束判断部30En的结构的电路图。

图17是表示实施例3的编程结束判断部30Fn及页面缓冲器PBn的结构的电路图。

图18是表示实施例4的编程结束判断部30Gn及页面缓冲器PBn的结构的电路图。

图19是表示实施例5的基准电流产生电路31及编程结束判断部30nf的结构例的电路图。

图20是表示在实施例5的NAND型快闪EEPROM中用于伪通过判断的编程结束检测电路16B的结构例的电路图。

图21A是表示本发明的实施例6的存储单元阵列10及其周边电路的结构的电路图。

图21B是表示包含用于图22A的实施例6的编程结束判断电路27及基准电流产生电路28M的编程结束检测电路16C的结构的电路图。

图22是表示实施例7的编程结束检测电路16D的结构的电路图。

图23是表示实施例8的编程结束检测电路16E的结构的电路图。

图24是表示实施例9的用于图24的编程结束检测电路16E的基准电流产生电路31A的结构的电路图。

【附图符号说明】

10：存储单元阵列

11：控制电路

12：行解码器

13：高电压产生电路

14：页面缓冲器

14a、14b：锁存电路

15：列解码器

16、16A、16AA、16B～16E：编程结束检测电路

17：指令寄存器

18：地址寄存器

19：动作逻辑控制器

21、22、24、24A、25、25A、41～45、71～74、81～90、BF0、BF1、BF2、BF3、BFE0、BFE1、BFE2、BFE3、TGC、TJDG、TJDGEN、TJn、TJN、TJE、TJEn：MOS晶体管

23：反相器

26：比较器

27、27A、27B：编程结束判断电路

28、28A、28AM、28B、28BM、28M、31、31A：基准电流产生电路

29-0、29-n、29-N、30n、30nf、30An、30Bn、30Cn、30Dn、30En、30Fn、30Gn：编程结束判断部

29a-0、29A-0、46n：基准电压产生部

30na、30naA、30nfa、30nfaA：基准电流产生部

32：差分放大器

33：电流源

50：数据输入/输出缓冲器

51：数据输入/输出端子

52：数据信号线

61～64：反相器

70：校验用电容器

A、B：输出线

AR1、AR2：有效区域

BL、BLe、BLo：位线

BLPRE：位线预充电控制电压

BLSE、BLSO：位线选择信号

Cc：耦合电容器

CELSRC：共用源极线

CH1、CH2：接触孔

Cn：节点电容器

CSL、CSL0～CSL511：列选择信号

DTG、REG：栅极控制电压

G1、G2：栅极

Id：漏极电流

Id_ref：基准漏极电流

Iref、Iref0：基准电流

JDG：固定值

JDG_CG：控制信号

JDG_D：漏极电压

JDG_EN：判断使能信号

JDG_SW：判断控制信号

JDG_FG：浮动栅极电压

JDG_G：栅极电压

JDG_SW_REF、SLS1_REF：信号

JENB：判断使能信号

JRST：判断重置信号

L1、L2：锁存器

MC、MC0、MC15：存储单元

m：MOS晶体管的并联连接个数

N1、N3：节点

NU0～NU2：NAND单元单元

PBn：页面缓冲器

PBPUP：信号线A

PBREF：信号线A'

Riref、RL：电阻

S1～S9：步骤

SG1、SG2：选择栅极晶体管

SGD、SGS：选择栅极线

SLR1：数据保持节点

SLR2、SLS2：数据节点

SLS1：节点

STB：状态信号

t1～t7：时刻

VDD：电源电压

V1、V2、VA、VA1、Va：电压

VB1：第1控制电压值

VB2：第2控制电压值

Vc：控制电压

Vtn：N通道MOS晶体管的阈值电压

YBLE、YBLO：位线非选择信号

WL、WL0～WL15：字线

ΔId：漏极电流偏差

具体实施方式

以下，参照附图来说明本发明的实施例。另外，在以下的各实施例，对于同样的结构要素标注有相同的符号。

实施例1.

图7是表示实施例1的例如用于NAND型快闪存储器等非易失性存储装置的编程结束判断部30n的结构的电路图。在图7，实施例1的编程结束判断部30n的特征在于对应于每个页面缓冲器PBn而设置，且多个编程结束判断部30n(n＝0、1、…、N)相对于判断控制信号JDG_SW及信号线A(PBPUP)、信号线B而并联设置，除了针对锁存器L1的N通道MOS晶体管TJn以外，更具备N通道MOS晶体管TGC、TJDG。此处，信号线A、信号线B是用于输出编程结束判断信号的一对信号线。而且，TJDG是用于控制编程结束的判断的判断控制用MOS晶体管，TGC是基于判断控制信号JDG_SW来控制MOS晶体管TJDG的开关元件。

在图7，判断控制信号JDG_SW是在编程校验动作开始时，如已知示例般由低电平变化为高电平，但在进行编程校验的通过判断时由高电平变化为低电平的控制信号，且其被施加至MOS晶体管TGC的栅极。页面缓冲器PBn的锁存器L1是存储与页面缓冲器PBn对应的存储单元的编程校验状态的暂时存储元件，页面缓冲器PBn的锁存器L1的节点(node)SLS1连接于MOS晶体管TJn的栅极，信号线A(PBPUP)是为了进行校验判断而设置在页面缓冲器电路14中的用于逻辑或运算的信号线，经由MOS晶体管TJn及MOS晶体管TJDG而连接于信号线B。MOS晶体管TJDG的漏极还经由MOS晶体管TGC而连接于MOS晶体管TJDG的栅极。此处，以JDG_D来记述MOS晶体管TJDG的漏极的信号电压，以JDG_G来记述MOS晶体管TJDG的栅极电压。

此外，编程校验判断用MOS晶体管TJDG的饱和区域中的漏极电流Id以下式表示。

Id＝(1/2)β(Vgs-Vth)² (1)

此处，Vgs是MOS晶体管TJDG的栅极与源极间电压，Vth是MOS晶体管TJDG的阈值电压。另外，以下，以Vtn来表示N通道MOS晶体管的阈值电压，以Vtp来表示P通道MOS晶体管的阈值电压。

如所述式(1)所示，漏极电流Id具有电压差(Vgs-Vth)与β这2个因数(factor)。本实施例的特征在于，例如藉由固定为电压差(Vgs-Vth)＝0.1V，从而去除电压差(Vgs-Vth)的因数偏差。由于该偏差是以平方发挥作用，因此该去除的效果大。为了实现该去除，更具备MOS晶体管TGC、TJn。对于该控制序列，以下参照图8来进行说明。另外，电压差(Vgs-Vth)较佳的是0.1V，但可在0V～0.5V的范围内进行设定。

图8是表示图7的编程结束判断部30n的动作的各信号的时序(timing)图。在图8，自时刻t1至时刻t5为止是栅极电压JDG_G的设定期间，时刻t6以后是伪通过判断期间。而且，第1控制电压值VB1例如是0.1V等0V附近的正电压，过驱动(over drive)的值被设定成为规定值。进而，第2控制电压值VB2例如是0V或0V附近的比控制电压VB1低的电压，较佳的是被设定为VB1-VB2＝0.1V。当在时刻t7，信号线A(PBPUP)上升至电压VA1时，在与信号线B的电压VB2之间流动有漏极电流Id，进行编程校验的判断，但若电压VA1-VB2＞VB1-VB2，则MOS晶体管TJDG将在饱和区域进行动作，该漏极电流Id如上所述般由Vgs-Vth＝VB1-VB2决定，因此能以电压差VB1-VB2将漏极电流Id设定成为适当的值。

在图8，在MOS晶体管TGC导通的时刻t2～t4间，对信号线A施加有比Vtn+VB1高的电压。未通过校验的存储单元的页面缓冲器PBn的节点SLS1为高电平(high level)，由于MOS晶体管TJn导通，因此MOS晶体管TJDG的栅极电压JDG_G成为该电平。在时刻t2，当信号线A的电压VA发生变化时，与此相伴地，漏极电压JDG_D及栅极电压JDG_G自第1控制电压值VB1变化为电压Vtn+VB1+Va。(准确而言，由于电流流经MOS晶体管TGC，因此漏极与源极间产生压降Vds，因此为Vtn+VB1+Va-Vds)此处，Vtn+Va是MOS晶体管TJDG进行二极体(diode)连接时(MOS晶体管TGC导通时)的压降量。然后，在时刻t3，当锁存器L1的数据反相时，未通过的页面缓冲器PBn的MOS晶体管TJn断开而阻断。此时，MOS晶体管TJDG的栅极电压JDG_G成为电压(Vtn+VB1)，随后，在时刻t4，判断控制信号JDG_SW变为低电平而MOS晶体管TJDG的栅极变为浮动(floating)状态，但栅极电压JDG_G保持电压(Vtn+VB1)。进而，在时刻t5，当锁存器L1的数据反相时，MOS晶体管TJDG的漏极电压JDG_D因MOS晶体管TJn再次导通而成为电压VB2。然后，在时刻t7，信号线A(PBPUP)上升至电压VA1，进行编程校验的判断。

接下来，本发明者为了评价所述实施例的效果，使用着重于集成电路的模拟程序(Simulation Program with Integrated Circuit Emphasis，SPICE)模型(model)，依照快速(fast)、典型(typical)、慢速(slow)的条件来进行模拟，计算出漏极电流Id。将其结果示于图9～图10以及表一。

表一

图9是在表示图3的已知示例的编程结束判断部29-n的MOS晶体管TJE的漏极电流Id相对于栅极电压V(JDG_SW)的特性的图表中，表示将MOS晶体管TJE的栅极电压设为固定值JDG时的漏极电流Id的偏差的图。而且，图10是在表示图7的实施例1的编程结束判断部30n的MOS晶体管TJDG的漏极电流Id相对于栅极电压JDG_G的特性的图中，表示将MOS晶体管TJDG的栅极电压设为Vth+固定值时的漏极电流Id的偏差的图。进而，表一是表示已知示例及实施例1的实施例1、实施例2中的漏极电流Id的最大值及最小值的表格。另外，模拟条件如下。

(1)MOS晶体管的尺寸：W/L＝0.5/0.3；

(2)漏极电压Vd＝2.2V；

(3)温度T＝25℃；

(4)SPICE模型、快速/典型/慢速；以及

(5)Vth(1μA)＝0.66V(典型)。

另外，由于SPICE模型间的偏差大，因此在表1，已知示例的电路的偏差非常大，但MOS晶体管的实际偏差要远小于SPICE模型。这是因为，SPICE模型的条件对应于批次(lot)间、晶圆(wafer)间、芯片间及芯片内所有MOS晶体管的偏差，但在本电路(编程校验的编程结束判断部)成为造成问题的偏差仅限于芯片内。

由图9～图10以及表一可明确得知的是，本实施例的实施例1、实施例2中，与已知示例相比，漏极电流Id的偏差相对于快速/典型/慢速的模型的差异而大幅减少。本申请人所制造的快闪存储器的已知示例中的安全级别为(3、4)判断的级别，每一个晶体管的平均漏极电流Id的偏差可计算为10％～15％左右。其结果，根据本实施例可见，在1个半导体芯片中，漏极电流Id的偏差与已知示例相比改善至1/10，可改善为1％～1.5％左右的偏差。该级别表示，对于10位以上的伪通过位，可高精度地进行伪通过判断。

图11是表示实施例1的NAND型快闪EEPROM中用于伪通过判断的编程结束检测电路16AA的结构例的电路图。图11的编程结束检测电路16AA的特征在于，与图4的编程结束检测电路16A相比，以下方面不同。

(1)取代图4的编程结束判断电路27的编程结束判断部29-n，在编程结束判断电路27A中具备编程结束判断部30n(图7)。

(2)取代图4的基准电压产生电路28的基准电压产生部29a-n(编程结束判断部29-n的复制电路)，在基准电压产生电路28A中具备基准电压产生部30na(编程结束判断部30n的复制电路)。

在图11的左侧，设置有具备多个即N+1个编程结束判断部30n的编程结束判断电路27A，在信号线A(PBPUP)上，从电源电压VDD经由MOS晶体管24而流动有漏极电流Id的整数n倍的漏极电流n×Id。整数n相当于编程校验尚未通过的存储单元的数量，是流动有漏极电流Id的电路30n的数量。另一方面，图11右侧的基准电压产生电路28A具备多个即J+1个基准电压产生部30na，是具备连接在信号线A'(PBREF)与信号线B之间的多个MOS晶体管的组(BFj及与其连接的TGC、TJDG)(此处，j＝0、1、…、J，J为正整数)而构成。此处，与MOS晶体管BF0以外的MOS晶体管BF1、BF2、…连接的MOS晶体管TJDG是复制电路，为使流经复制电路MOS晶体管BFE1～BFEJ的电流Id与电路30n的漏极电流Id相同，MOS晶体管TJDG的晶体管的尺寸与施加电压完全等同地被设定。MOS晶体管BF0及与其连接的MOS晶体管TGC、TJDG的尺寸或栅极电压被控制为使流经MOS晶体管BF0及与其连接的MOS晶体管TGC、TJDG的漏极电流为0.5xId。而且，在信号线PBREF上，从电源电压VDD经由MOS晶体管25而流动有阈值基准电流Iref，该阈值基准电流Iref是分别包含各1组MOS晶体管(BF0及与其连接的TGC、TJDG；BF1及与其连接的TGC、TJDG；BF2及与其连接的TGC、TJDG；…)的各基准电流产生部所流动的单位基准电流之和。

并且，对应于编程结束判断电路27A中的各MOS晶体管TJn的导通的个数n，与流经MOS晶体管24的漏极电流n×Id对应的电压被施加至比较器26的反相输入端子，另一方面，与流经MOS晶体管25的阈值基准电流Iref对应的电压被施加至比较器26的非反相输入端子，比较器26在n×Id＜Iref时输出低电平的状态信号STB。即，相对于流动有阈值基准电流Iref的J+1组MOS晶体管BFj及与其连接的TGC、TJDG(j＝0、1、…、J)，当编程校验未通过的存储单元的数量N为J≧N时，状态信号STB成为低电平而判断为伪通过。例如，在J＝2时，阈值基准电流Iref＝2.5×Id，因此流经编程结束判断电路27A的漏极电流N×Id因N≦2而为伪通过。

如以上所说明，根据本实施例，例如伴随NAND型快闪存储器等非易失性存储装置的微细化，存储单元的间距变小，伴随于此，页面缓冲器等周边电路的晶体管变小，即便如此，亦可高精度地进行编程校验判断的处理。

图12是表示实施例1的变形例的编程结束判断部30An的结构的电路图。在图12，编程结束判断部30An与图7的实施例1的编程结束判断部30n相比，其特征在于，将信号线A、信号线B之间的MOS晶体管TJn、TGC、TJDG的连接顺序以相反的顺序，即，以TJDG、TGC、TJn的顺序予以连接。对于其作用效果，除了在图8所述的电压JDG_G设定期间内，信号线A、信号线B上的各电压的关系反转以外同样地动作，因而具有同样的效果。

在以上的实施例1及其变形例中，亦可将N通道MOS晶体管TJn变更为P通道MOS晶体管TJn。而且，在以上的实施例1及其变形例中，亦可将N通道MOS晶体管TGC变更为P通道MOS晶体管TGC或传输闸。其中，判断控制信号JDG_SW需由高使能(high enable)变更为低使能。以上称作“其他变形例”。

图13是表示实施例1的另一变形例的编程结束判断部30Bn的结构的电路图。在图13，该另一变形例的编程结束判断部30Bn与图7的实施例1的编程结束判断部30n相比，其特征在于，对于MOS晶体管TJDG的栅极，经由耦合电容器(coupling capacitor)Cc而施加有控制电压Vc。此处，控制电压Vc是在伪通过判断期间内施加，藉由因耦合引起的栅极电压JDG_G的电压上升，可调整漏极电流Id。另外，该另一变形例的发明特定事项亦可适用于实施例1及其变形例1。

另外，在以上的实施例1及其变形例中，也可以下述方式变形。亦可将N通道MOS晶体管设为P通道MOS晶体管。

实施例2.

图14是表示实施例2的编程结束判断部30Cn的结构的电路图。实施例2的编程结束判断部30Cn与图7的实施例1的编程结束判断部30n相比，以下方面不同。

(1)其特征在于，在MOS晶体管TJn与MOS晶体管TJDG之间，插入有判断动作使能控制开关用MOS晶体管TJN，该判断动作使能控制开关用MOS晶体管TJN在编程校验时的电压JDG_G设定期间，栅极被施加有成为低电平的判断使能信号JDG_EN。在图8的锁存器L1反相期间t3～t5之间信号被设为低电平。

在图14，可截断漏极电流Id的通过，因此除了实施例1的作用效果以外，不再需要锁存器L1的反相操作，序列的结构变得简单。

另外，判断动作使能控制开关用MOS晶体管TJN亦可插入至信号线A与MOS晶体管TJn之间。而且，该判断动作使能控制开关用MOS晶体管TJN并不限于N通道MOS晶体管，亦可为P通道MOS晶体管。

图15是表示实施例2的变形例的编程结束判断部30Dn的结构的电路图。在图15，该变形例的编程结束判断部30Dn与图7的实施例1的编程结束判断部30n相比，其特征在于，将信号线A、信号线B间的MOS晶体管TJn、TGC、TJDG的连接顺序变更为MOS晶体管TGC、TJDG、TJn的连接顺序。其中，在信号线A与MOS晶体管TJDG之间，插入连接有根据判断使能信号JDG_EN受到控制的MOS晶体管TJDGEN。以上述方式构成的编程结束判断部30Dn可截断漏极电流Id的通过，因此除了实施例1的作用效果以外，不再需要锁存器L1的反相操作，序列的结构变得简单。

图16是表示实施例2的另一变形例的编程结束判断部30En的结构的电路图。在图16，该另一变形例的编程结束判断部30En与图12的实施例1的变形例的编程结束判断部30An相比，其特征在于，将信号线A、信号线B之间的MOS晶体管TJDG、TGC、TJn的连接顺序变更为MOS晶体管TJn、TJDG、TGC的连接顺序。其中，在信号线B与MOS晶体管TJDG之间，插入连接有根据判断使能信号JDG_EN受到控制的MOS晶体管TJDGEN。以上述方式构成的编程结束判断部30En可截断漏极电流Id的通过，因此除了与编程结束判断部30An同样的作用效果以外，不再需要锁存器L1的反相操作，序列的结构变得简单。

实施例3.

图17是表示实施例3的编程结束判断部30Fn及页面缓冲器PBn的结构的电路图。实施例1的编程结束判断部30n的MOS晶体管TJn的栅极连接于图3的页面缓冲器PBn的锁存器L1的节点SLS1。与此相对，在实施例3，如图17所示，亦可将编程结束判断部30Fn的MOS晶体管TJn的栅极连接于页面缓冲器PBn的节点N1。

本实施例中，无须特别追加MOS晶体管，便可去除图8的电压JDG_G设定期间内的锁存器L1反相的动作。此处，首先，连接于节点N1的节点电容器Cn由电源电压V1被充电(charge)至VDD。然后，藉由MOS晶体管74的栅极控制电压DTG变为高电平，锁存器L1的数据保持节点SLR1的数据被反映给节点N3，当V2＝0V及MOS晶体管73的栅极控制电压REG被设为高电平而MOS晶体管73导通时，节点N1的电压变得与节点SLS1的电压相同。因而，除了锁存器L1的反相动作以外，与实施例1的控制序列同样地动作。并且，取代锁存器L1的数据反相，藉由节点N1为V1＝0V及位线预充电控制电压BLPRE变为高电平而MOS晶体管71导通，从而节点电容器Cn放电，N1变为0V而MOS晶体管TJn断开而阻断。

如以上所说明，藉由如图17般变更MOS晶体管TJn的栅极的连接目标，从而去除锁存器L1的反相动作，除此以外，可获得与实施例1同样的作用效果。

实施例4.

图18是表示实施例4的编程结束判断部30Gn及页面缓冲器PBn的结构的电路图。在图18，实施例4与图17的实施例3相比，以下方面不同。

(1)取代N通道MOS晶体管TJn而使用P通道MOS晶体管TJn。

(2)将MOS晶体管TJn的栅极连接于锁存器L1的数据保持节点SLR1。

另外，本实施例的差异除此以外，与实施例1同样地动作。

实施例5.

图19是表示实施例5的基准电流产生电路31及编程结束判断部30nf的结构例的电路图。实施例5的编程结束判断部30nf与图7的实施例1相比，以下方面不同。

(1)对于MOS晶体管TJDG，采用具有控制栅极与浮动栅极的堆迭栅极型MOS晶体管。

(2)将MOS晶体管TJDG的浮动栅极(将其电压设为JDG_FG)连接于MOS晶体管TGC的源极。

(3)对于MOS晶体管TJDG的控制栅极，施加有来自基准电流产生电路31的控制信号JDG_CG。

在图19，基准电流产生电路31是与公知的基准电流产生电路同样的电路，具备MOS晶体管41～45、差分放大器32、电阻RL、电阻Riref、电流源33而构成。此处，电阻RL流动有基准漏极电流Id_ref，电流源33流动有基准电流Iref0。而且，MOS晶体管44使用与编程结束判断部30nf的堆迭栅极型MOS晶体管TJDG相同者，MOS晶体管42使用与MOS晶体管TJn相同者，MOS晶体管43使用与MOS晶体管TGC相同者。

如以上所说明，藉由使用堆迭栅极型MOS晶体管TJDG，可高精度地控制漏极电流Id，从而可将漏极电流Id的偏差改善得变小。例如NAND型快闪存储器基本上具有堆迭栅极型MOS晶体管的结构，因此容易形成。实施例5中的控制顺序如下。

(1)在初始状态下，基于MOS晶体管TJDG的控制栅极电压JDG_CG＝0V(差分放大器32非动作、MOS晶体管45导通)，将MOS晶体管TJDG的浮动栅极电压JDG_FG设定为预设基准电压值TJDG_FG_0。例如使基准电压值TJDG_FG_0等于Vtn+0.1V，以与实施例1同样的操作进行设定。而且，同时，基准电流产生电路31的MOS晶体管44的浮动栅极电压JDG_FG_REF亦与实施例1同样地操作信号SLS1_REF及JDG_SW_REF，藉此设定为与基准电压值TJDG_FG_0相同的电压值。另外，虽相应于信号线A者为电源电压VDD，但在图8可知，只要替换为VA＝Vth+VB1+Va＝VDD便无问题。

(2)在校验判断的控制动作状态下，基准电流产生电路31以成为Id_ref＝Iref0的方式产生控制栅极电压JDG_CG，编程结束判断部30nf的漏极电流Id同样以成为Id＝Iref0(阈值基准电流)的方式受到控制。

	实施例5	已知示例
			ΔId/Iref0	12.8％	101％

表二

表二是表示已知示例及实施例5的图19的编程结束判断部30nf的漏极电流偏差的表格。另外，在漏极电流Id＝10μA时，例如与上述同样地设定为第1控制电压值VB1＝0.1V及VB2＝0V。由表二可明确的是，与现有技术相比，可将漏极电流Id高精度地调整为规定值。藉此，例如伴随NAND型快闪存储器等非易失性存储装置的规模变化，存储单元的间距变小，伴随于此，页面缓冲器等周边电路的晶体管变小，即便如此，亦可高精度地进行编程校验判断的处理。

图20是表示在实施例5的NAND型快闪EEPROM中用于伪通过判断的编程结束检测电路16B的结构例的电路图。在图20，编程结束检测电路16B包括：具备多个即N+1个编程结束判断部30nf的编程结束判断电路27B、以及具备多个即J+1个基准电流产生部30nfa的基准电流产生电路28B，且基于来自基准电压产生电路31的控制栅极电压JDG_CG进行动作。此处，除了编程结束判断部30nf及基准电流产生部30nfa的动作以外，与实施例1同样。

另外，在实施例5，编程结束判断部30nf并不限定于图19的结构，可适用于实施例1的变形例、实施例2及其变形例、其他的实施例3～实施例4等。

实施例6.

图21A是表示实施例6的存储单元阵列10及其周边电路的结构的电路图。而且，图21B是表示包含用于图21A的实施例6的编程结束判断电路27及基准电流产生电路28M的编程结束检测电路16C的结构的电路图。在图21B，m表示各MOS晶体管的并联连接个数。在图21A，在各页面缓冲器PBn(n＝0、1、2、…、N，N为正整数)中，其特征在于具备用于使基准电流Iref流动的基准电流产生电路28M。

为了产生实施例1及实施例5的基准电流Iref，必须考虑MOS晶体管的电气特性的偏差。此处，基准电流Iref与校验通过或失败的漏极电流n×Id的电流差为0.5×Id，由于该电流差小，因此有时会产生容限(margin)小的问题。因此，本实施例中，为了消除(cancel)MOS晶体管的电气特性的偏差，如图21B所示，藉由使用多个，即2M个MOS晶体管，从而产生基准电流Iref，其中M为正整数。

在图21B的编程结束判断电路27中，其特征在于，具备藉由电源电压VDD使电流Iref/2M流动的1个MOS晶体管24A，且信号线A(PBPUP)使漏极电流n×Id流动。

另一方面，在基准电流产生电路28M中，MOS晶体管电路25A与MOS晶体管24A构成电流镜(current mirror)电路，MOS晶体管电路25A是由多个的2M个MOS晶体管并联连接而构成，使阈值基准电流Iref流动而产生基准电压Vref。另外，产生状态信号STB的比较器26的结构是与实施例1同样。此处，在信号线A'(PBREF)连接有以下的电路。

(1)信号线A'(PBREF)经由多个的M个MOS晶体管并联连接而成的MOS晶体管电路BF0与多个的M个MOS晶体管并联连接而成的MOS晶体管电路BFE0而接地，当各MOS晶体管电路BF0、BFE0导通时，使单位基准电流(2M×0.5×Id)流动。

(2)信号线A'(PBREF)经由多个的2M个MOS晶体管并联连接而成的MOS晶体管电路BF1与多个的2M个MOS晶体管并联连接而成的MOS晶体管电路BFE1而接地，当各MOS晶体管电路BF1、BFE1导通时，使单位基准电流(2M×Id)流动。

(3)信号线A'(PBREF)经由多个的2M个MOS晶体管并联连接而成的MOS晶体管电路BF2与多个的2M个MOS晶体管并联连接而成的MOS晶体管电路BFE2而接地，当各MOS晶体管电路BF2、BFE2导通时，使单位基准电流(2M×Id)流动。

(4)信号线A'(PBREF)经由多个的2M个MOS晶体管并联连接而成的MOS晶体管电路BF3与多个的2M个MOS晶体管并联连接而成的MOS晶体管电路BFE3而接地，当各MOS晶体管电路BF3、BFE3导通时，使单位基准电流(2M×Id)流动。

以下，同样地形成至MOS晶体管电路BFJ、BFEJ为止。

如以上所说明，根据本实施例，除了MOS晶体管电路BF0、BFE0以外，各MOS晶体管电路使用2M个MOS晶体管而构成，但基准电压Vref的产生则与实施例5同样。藉由将1个MOS晶体管替换为2M个MOS晶体管，从而使各MOS晶体管的电气特性的偏差平均化，藉此可使该偏差进一步减少。

实施例7.

图22是表示实施例7的编程结束检测电路16D的结构的电路图。在图22，实施例7的编程结束检测电路16D与图21B的实施例6的编程结束检测电路16C相比，以下方面不同。

(1)取代编程结束判断电路27而包括具备多个即N+1个编程结束判断部30n的编程结束判断电路27A。

(2)取代基准电流产生电路28M的基准电压产生部29A-n而包括具备多个的J+1个基准电流产生部30naA的基准电流产生电路28AM。此处，基准电流产生部30naA是与实施例6同样地，将所含的各MOS晶体管替换为下述电路而构成，该电路是将多个的M个(MOS晶体管BF0及与其连接的MOS晶体管TGC、TJDG)或者多个的2M个(MOS晶体管BF0以外的MOS晶体管BF1、BF2、…及与其连接的MOS晶体管TGC、TJDG)MOS晶体管并联连接而成。

根据以上述方式构成的实施例7，具有实施例1及实施例6的作用效果。

实施例8.

图23是表示实施例8的编程结束检测电路16E的结构的电路图。在图23，实施例8的编程结束检测电路16E与图22的实施例7的编程结束检测电路16D相比，以下方面不同。

(1)取代编程结束判断部30n而包括具备图19的编程结束判断部30nf的编程结束判断电路27B。

(2)取代基准电流产生部30naA而包括具备基准电流产生部30nfaA的基准电流产生电路28BM。此处，基准电流产生部30nfaA是与实施例6同样地，将所含的各MOS晶体管替换为下述电路而构成，该电路是将多个的M个(MOS晶体管BF0及与其连接的MOS晶体管TGC、TJDG)或者多个的2M个(MOS晶体管BF0以外的MOS晶体管BF1、BF2、…及与其连接的MOS晶体管TGC、TJDG)的MOS晶体管并联连接而成。

根据以上述方式构成的实施例8，具有实施例8及实施例5的作用效果。

实施例9.

图24是表示实施例9的用于图23的编程结束检测电路16E的基准电流产生电路31A的结构的电路图。在图24，基准电流产生电路31A与图23的实施例8的基准电流产生电路31相比，以下方面不同。

(1)将多个的K个基准电流产生部46n并联连接，基准电流产生部46n包含电阻RL及MOS晶体管42、43、44。

(2)将电阻Riref的电阻值设为1/K。

(3)将电流源Iref0的电流值设为K倍。

根据以上述方式构成的实施例9，基准电流产生部46n的数量越多，基准电流产生电路31A中的MOS晶体管42～44的偏差程度越可追踪(trace)编程结束判断部30n的MOS晶体管的偏差程度。即，即使MOS晶体管42～44存在偏差亦可平均化，从而可提高信号产生的精度。

变形例

在以上的实施例，对NAND型快闪EEPROM等快闪存储器进行了说明，但本发明并不限于此，可适用于NOR型快闪存储器等非易失性存储装置。

进而，在以上的实施例，由MOS晶体管构成TJn、TGC，但本发明并不限于此，亦可为根据外部控制信号受到通断控制的开关元件。

[产业上的可利用性]

如以上所详述，根据本发明的用于非易失性存储装置的写入电路及方法，例如伴随NAND型快闪存储器等非易失性存储装置的规模变化，存储单元的间距变小，伴随于此，页面缓冲器等周边电路的晶体管变小，即便如此，亦可高精度地进行编程校验判断的处理，从而可大幅提高伪通过的位数。

Claims

1.一种用于非易失性存储装置的写入电路，所述非易失性存储装置具备控制电路，所述控制电路被设置在向存储单元写入数据时暂时保存页面缓冲器的数据，在向所述存储单元写入数据时判断每个存储单元的编程是否结束，所述用于非易失性存储装置的写入电路的特征在于，

所述控制电路包括：

判断控制用金属氧化物半导体晶体管，设置在所述一对信号线之间，进行编程校验的判断控制；以及

第2开关元件，所述第2开关元件是连接在所述判断控制用金属氧化物半导体晶体管的栅极与源极或栅极与漏极之间的第2开关元件，基于预设判断控制信号，将控制所述判断控制用金属氧化物半导体晶体管的电压施加至所述判断控制用金属氧化物半导体晶体管的栅极，

所述控制电路在进行所述编程校验之前，将所述判断控制用金属氧化物半导体晶体管的栅极电压设定成为将所述金属氧化物半导体晶体管的阈值电压加上预设控制电压值所得的电压值。

2.如权利要求1所述的用于非易失性存储装置的写入电路，其中

所述预设控制电压值是0V～0.5V的范围中的1个电压值。

3.如权利要求1所述的用于非易失性存储装置的写入电路，还包括一电路，对于所述判断控制用金属氧化物半导体晶体管的栅极电压，所述电路基于预设基准电流施加被控制成固定值的所述预设控制电压值。

4.如权利要求1所述的用于非易失性存储装置的写入电路，其中

所述第1开关元件及第2开关元件是N通道金属氧化物半导体晶体管或P通道金属氧化物半导体晶体管。

5.如权利要求4所述的用于非易失性存储装置的写入电路，其中

作为所述第1开关元件的金属氧化物半导体晶体管的栅极连接于所述页面缓冲器的锁存器的任一端、或在所述页面缓冲器的电路中暂时保持数据的电容器的一端。

6.如权利要求1所述的用于非易失性存储装置的写入电路，还包括：

第3开关元件，设置在所述一对信号线之间，基于预设判断使能信号，截断所述一对信号线之间的电流通过。

7.如权利要求1所述的用于非易失性存储装置的写入电路，其中

在由保存所述对应的存储单元的编程校验状态的存储元件所保存的数据被反相后，所述控制电路将所述判断控制用金属氧化物半导体晶体管的栅极电压设定成为将所述金属氧化物半导体晶体管的阈值电压加上所述预设控制电压值所得的电压值。

8.如权利要求6所述的用于非易失性存储装置的写入电路，其中

在不将由保存所述对应的存储单元的编程校验状态的存储元件所保存的数据反相的情形下，所述控制电路将所述判断控制用金属氧化物半导体晶体管的栅极电压设定成为将所述金属氧化物半导体晶体管的阈值电压加上所述预设控制电压值所得的电压值，所述预设控制电压值是基于预设基准电流而被控制成固定值。

9.如权利要求1所述的用于非易失性存储装置的写入电路，其中

所述判断控制用金属氧化物半导体晶体管包含具有控制栅极及浮动栅极的堆迭栅极型金属氧化物半导体晶体管，

所述浮动栅极连接于所述第2开关元件的一端，

所述控制电路

(1)在初始状态下，在将施加至所述控制栅极的基准电压设为0V的状态下，将所述浮动栅极设定成为将所述金属氧化物半导体晶体管的阈值电压加上所述预设控制电压值所得的电压值，

(2)在校验判断的控制动作状态下，控制所述控制栅极的基准电压，以使流经所述判断控制用金属氧化物半导体晶体管的漏极电流成为预设基准电流。

10.如权利要求1所述的用于非易失性存储装置的写入电路，包括：

基准电流产生电路，具备多个基准电流产生部，产生用于判断所述多个存储单元中的编程结束的个数的阈值基准电流，所述多个基准电流产生部分别包含第1金属氧化物半导体晶体管，所述第1金属氧化物半导体晶体管连接于一对其他信号线，且使预设单位基准电流分别流动；以及

11.如权利要求10所述的用于非易失性存储装置的写入电路，其中

将多个第2金属氧化物半导体晶体管并联连接，而构成所述各基准电流产生部的第1金属氧化物半导体晶体管。

12.一种非易失性存储装置，其特征在于包括如权利要求1所述的用于非易失性存储装置的写入电路。

13.一种用于非易失性存储装置的写入方法，所述非易失性存储装置具备控制电路，所述控制电路被设置在向存储单元写入数据时暂时保存页面缓冲器的数据，在向所述存储单元写入数据时判断每个存储单元的编程是否结束，所述用于非易失性存储装置的写入方法的特征在于，

所述控制电路包括：

且所述用于非易失性存储装置的写入方法包括：

控制步骤，在进行所述编程校验之前，将所述判断控制用金属氧化物半导体晶体管的栅极电压设定成为将所述金属氧化物半导体晶体管的阈值电压加上控制电压值所得的电压值，所述控制电压值是基于预设基准电流而被控制成固定值。

14.如权利要求13所述的用于非易失性存储装置的写入方法，其中

所述控制步骤包括一步骤，即，将由保存所述对应的存储单元的编程校验状态的存储元件所保存的数据反相后，将所述判断控制用金属氧化物半导体晶体管的栅极电压设定成为将所述金属氧化物半导体晶体管的阈值电压加上控制电压值所得的电压值，所述控制电压值是基于该预设基准电流而被控制成固定值。

15.如权利要求13所述的用于非易失性存储装置的写入方法，其中

所述控制电路还包括第3开关元件，所述第3开关元件设置在所述一对信号线之间，基于预设判断使能信号，截断所述一对信号线之间的电流通过，

所述控制步骤包括一步骤，即，不将由保存所述对应的存储单元的编程校验状态的存储元件所保存的数据反相，且将所述判断控制用金属氧化物半导体晶体管的栅极电压设定成为将所述金属氧化物半导体晶体管的阈值电压加上所述控制电压值所得的电压值，所述控制电压值是基于该预设基准电流而被控制成固定值。

16.如权利要求13所述的用于非易失性存储装置的写入方法，其中

所述浮动栅极连接于所述第2开关元件的一端，

所述控制步骤包括：

(2)在校验判断的控制动作状态下，控制所述浮动栅极基准电压，以使流经所述判断控制用金属氧化物半导体晶体管的漏极电流成为该预设基准电流。