TWI616880B - 半導體儲存裝置及輸入資料的驗證方法 - Google Patents

半導體儲存裝置及輸入資料的驗證方法 Download PDF

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Abstract

本發明提供一種半導體儲存裝置及輸入資料的驗證方法，能夠對從外部端子導入內部的資料進行驗證。本發明的半導體儲存裝置具備輸入或輸出資料的外部輸入/輸出端子、記憶體陣列110以及頁面緩衝器/讀出電路170。頁面緩衝器/讀出電路170保持從外部輸入/輸出端子輸入的輸入資料，所保持的輸入資料可編程至記憶體陣列110中。進而，半導體儲存裝置具備比較電路132，該比較電路132對保持於頁面緩衝器/讀出電路170中的輸入資料與從頁面緩衝器/讀出電路170讀出的輸入資料進行比較。

Description

半導體儲存裝置及輸入資料的驗證方法
本發明涉及一種半導體儲存裝置，尤其涉及反及（NAND）型或反或（NOR）型快閃記憶體（flash memory）的輸入資料（data）的驗證方法。
NAND型快閃記憶體的編程（program）動作中，對所選擇的字元線（word line）施加高電壓的編程電壓（例如15 V～20 V），對非選擇的字元線施加中間電位（例如10 V），將與要編程的資料“0”或“1”相應的電位供給至位元線（bit line），由此，使電子從通道（channel）經由閘極絕緣膜而穿隧（tunneling）至選擇儲存胞元（memory cell）的浮動閘極（floating gate）（例如專利文獻1）。 [現有技術文獻] [專利文獻]
[專利文獻1]日本專利特開2011-253591號公報 [發明所要解決的問題]
圖1表示NAND型快閃記憶體的主要部分的結構。該圖1中例示了1個外部輸入/輸出端子10與頁面緩衝器（page buffer）/讀出（sense）電路30之間的傳輸路徑。傳輸路徑包括：輸入緩衝器22A，輸入來自輸入/輸出端子10的資料；輸入線（line）24A，搬送來自輸入緩衝器22A的單端（single end）的輸入資料；以及驅動器（driver）26A，將單端的資料轉換為差動資料，並將差動資料經由資料線DL、/DL而供給至頁面緩衝器/讀出電路30。進而，傳輸路徑更具有：驅動器26B，將來自頁面緩衝器/讀出電路30的差動資料轉換為單端的資料；輸出緩衝器22B，輸出經轉換的資料；以及輸出線24B，將從輸出緩衝器22B輸出的輸出資料搬送至輸入/輸出端子10。
外部輸入/輸出端子10是由命令（command）、位址（address）、輸入/輸出資料共同使用，但這些資料的識別是根據此處未圖示的外部控制信號（例如命令鎖存致能（command latch enable）信號、位址鎖存致能（address latch enable）信號等）來進行。例如，當命令鎖存致能信號為H電位（level）、位址致能信號為L電位時，出現在外部輸入/輸出端子10處的資料將被識別為命令，該命令經由輸入緩衝器22A而保持於控制器40的鎖存電路42中。控制器40對保持於鎖存電路42中的命令進行解讀，以控制編程動作、讀出動作或抹除動作等。而且，當位址致能信號為H電位、命令致能信號為L電位時，出現在外部輸入/輸出端子10處的資料將被識別為位址，該位址經由輸入緩衝器22A而保持於未圖示的位址暫存器（address register）中。當位址致能信號為L電位、命令致能信號為L電位時，出現在外部輸入/輸出端子10處的資料經由輸入緩衝器22A、輸入線24A、驅動器26A而載入（load）至頁面緩衝器/讀出電路30中。
圖2表示輸入資料被載入至頁面緩衝器/讀出電路時的時序圖（timing chart）。此處，假設已輸入有編程命令及位址。當寫入致能（write enable）信號WEN為H電位時，可對頁面緩衝器/讀出電路30輸入資料，為L電位時，可輸出資料。當PCB信號為H電位時，可進行驅動器26A、26B與資料線DL、/DL間的資料傳輸，當YA信號為H電位時，可選擇頁面緩衝器/讀出電路30的行位址。如該圖2所示，輸入至外部輸入/輸出端子10的輸入資料D0、D1、D2、D3被分別載入至頁面緩衝器（PB）/讀出電路30的行位址A、A+1、A+2、A+3。
接下來，載入至頁面緩衝器/讀出電路30中的資料被編程至由列選擇電路所選擇的頁面，隨後，進行判定編程是否已成功的編程校驗（program verify）。編程校驗是對選擇頁面施加校驗電壓的讀出，驗證儲存胞元的閾值是否處於“0”的分佈幅度內。若未到達“0”的分佈幅度，則儲存胞元被判定為不合格，對該儲存胞元再次施加比前次的編程脈衝大ΔV的編程脈衝。在儘管編程脈衝的施加次數已達到預定的次數仍為不合格儲存胞元的情況下，則將包含該選擇頁面的塊（block）作為壞塊（bad block）來管理。
如此，習知的快閃記憶體中，在對輸入資料進行編程時，可通過編程校驗來檢查（check）輸入資料是否被正確編程至選擇頁面中，但若頁面緩衝器/讀出電路30的一部分存在不良，或者若外部輸入/輸出端子10與頁面緩衝器/讀出電路30之間的傳輸路徑存在不良，則輸入資料將無法被正確載入至頁面緩衝器/讀出電路30中，結果導致錯誤的資料受到編程。今後，隨著電晶體微細化的進一步推進，若考慮到構成頁面緩衝器/讀出電路30的鎖存電路的電晶體產生不良，或者其動作不穩定化，而且，從外部輸入/輸出端子10至頁面緩衝器/讀出電路30的傳輸路徑產生缺陷或故障（例如短路（short）或開路（open）等），或者因資料傳輸速度的高速化引起的雜訊（noise）或電源電壓的變動造成的資料破壞的可能性，則需要對從外部輸入/輸出端子對頁面緩衝器/讀出電路輸入的資料進行驗證。這不僅是NAND型快閃記憶體，也是將從外部端子輸入的資料儲存至記憶體的結構的半導體儲存裝置共同的問題。
本發明解決如此的習知問題，目的在於提供一種半導體儲存裝置，其具備對從外部端子導入內部的輸入資料進行驗證的功能。 [解決問題的技術手段]
本發明的半導體儲存裝置包括：外部端子；記憶體陣列；資料保持部件，保持從所述外部端子輸入的輸入資料，並能夠將所保持的輸入資料編程至所述記憶體陣列；以及比較部件，對從所述外部端子保持於所述資料保持部件中的輸入資料、與從所述資料保持部件讀出的輸入資料進行比較。
優選的是，所述比較部件是在對所述輸入資料進行編程時實施。優選的是，所述比較部件對所述資料保持部件的同一行位址的輸入資料進行比較。優選的是，所述資料保持部件經由輸入線及輸出線而連接於所述外部端子，所述比較部件對在所述輸入線上傳輸的輸入資料與在所述輸出線上傳輸的輸入資料進行比較。優選的是，所述比較部件是在測試模式（test mode）時實施。優選的是，半導體儲存裝置更包括：判定部件，基於所述比較部件的比較結果來判定所述資料保持部件有無故障。優選的是，半導體儲存裝置更包括對半導體儲存裝置的動作進行控制的控制部件，所述控制部件包含能夠保持從所述外部端子輸入的命令的保持電路，所述比較部件對被保持於所述保持電路中的輸入資料與從所述資料保持部件讀出的輸入資料進行比較。優選的是，所述控制部件在由所述比較部件判定為資料不一致時，將保持於所述保持電路中的資料再輸入至所述資料保持部件。
本發明的輸入資料的驗證方法是半導體儲存裝置的輸入資料的驗證方法，所述半導體儲存裝置包括外部端子、保持從所述外部端子輸入的輸入資料的資料保持部件、以及連接於所述資料保持部件的記憶體陣列，所述輸入資料的驗證方法包括下述步驟：從所述外部端子將輸入資料載入至所述資料保持部件；讀出被載入至所述資料保持部件中的輸入資料；以及對保持於所述資料保持部件中的輸入資料與從所述資料保持部件讀出的輸入資料進行比較。
優選的是，所述比較的步驟是在對輸入資料進行編程時進行。優選的是，所述載入的步驟及所述讀出的步驟是在1個資料輸入迴圈（cycle）中實施。優選的是，所述比較的步驟是在測試模式時進行。優選的是，驗證方法更包括下述步驟：基於所述比較的步驟的比較結果，來判定所述資料保持部件有無故障。優選的是，所述載入的步驟包含保持在輸入線上傳輸的輸入資料的步驟，所述比較的步驟對保持的所述輸入資料與從所述資料保持部件讀出的輸入資料進行比較。優選的是包括下述步驟：當通過所述比較的步驟判定為輸入資料不一致時，將通過所述保持的步驟所保持的資料再輸入至所述資料保持部件。 （發明的效果）
根據本發明，通過設置對從外部端子保持於資料保持部件中的輸入資料、與從資料保持部件讀出的輸入資料進行比較的比較部件，能夠驗證輸入資料是否被正確保持於資料保持部件中。
接下來，參照附圖來詳細說明本發明的實施方式。此處，作為優選形態，例示NAND型快閃記憶體。另外，應留意的是，附圖中，為了便於理解而強調表示各部分，與實際元件（device）的比例（scale）並不相同。 [實施例]
將本發明的實施例的快閃記憶體的主要部分的結構示於圖3。但是，此處所示的快閃記憶體的結構僅為例示，本發明未必限定於此種結構。本實施例的快閃記憶體100包括：記憶體陣列110，呈矩陣狀地排列有多個儲存胞元；輸入/輸出緩衝器120，連接於外部輸入/輸出端子I/O；驗證電路130，進行從外部輸入/輸出端子I/O輸入的輸入資料的驗證；位址暫存器140，從輸入/輸出緩衝器120接收位址資料；控制部150，從輸入/輸出緩衝器120接收命令資料等，以控制各部分；字元線選擇電路160，從位址暫存器140接收列位址資訊Ax，對列位址資訊Ax進行解碼（decode），並基於解碼結果來進行塊的選擇及字元線的選擇等；頁面緩衝器/讀出電路170，保持從由字元線選擇電路160所選擇的頁面讀出的資料，或者保持要編程至所選擇的頁面的輸入資料；行選擇電路180，從位址暫存器140接收行位址資訊Ay，對行位址資訊Ay進行解碼，並基於該解碼結果來選擇頁面緩衝器/讀出電路170內的行位址的資料；以及內部電壓產生電路190，生成資料的讀出、編程及抹除等所需的各種電壓（寫入電壓Vpgm、通過（pass）電壓Vpass、讀出通過電壓Vread、抹除電壓Vers等）。
記憶體陣列110在行方向上具有m個儲存塊BLK(0)、BLK(1)、…、BLK(m-1)。靠近塊BLK(0)而配置有頁面緩衝器/讀出電路170。在1個儲存塊中，例如圖4所示，形成有多個NAND串單元NU，該NAND串單元NU是由多個儲存胞元串聯連接而成。1個NAND串NU包含：串聯連接的多個儲存胞元MCi(i=0、1、…、31)、位元線側選擇電晶體TD、及源極線（source line）側選擇電晶體TS。位元線側選擇電晶體TD的汲極（drain）連接於位元線GBL0~GBLn中相對應的1條位元線，源極線側選擇電晶體TS的源極連接於共用的源極線SL。
儲存胞元MCi的控制閘極連接於字元線WLi，選擇電晶體TD、TS的閘極連接於與字元線WLi平行的選擇閘極線SGD、SGS。字元線選擇電路160基於列位址資訊Ax，經由選擇閘極線SGS、SGD來驅動選擇電晶體TD、TS，以選擇塊或字元。
儲存胞元典型的是具有金屬氧化物半導體（Metal Oxide Semiconductor，MOS）結構，該MOS結構包括：作為N型擴散區域的源極/汲極，形成在P阱（well）內；穿隧（tunnel）氧化膜，形成在源極/汲極間的通道（channel）上；浮動閘極（電荷蓄積層），形成在穿隧氧化膜上；以及控制閘極，經由介電質膜而形成在浮動閘極上。當浮動閘極中未蓄積有電荷時，即寫入有資料“1”時，閾值處於負狀態。當在浮動閘極中蓄積有電荷時，即寫入有資料“0”時，閾值偏移（shift）為正。其中，儲存胞元既可為儲存1個位元（二值資料）的單層胞元（Single Level Cell，SLC）型，也可為儲存多個位元的多層胞元（Multi Level Cell，MLC）型。
表1是表示在快閃記憶體的各動作時施加的偏電壓的一例的表（table）。在讀出動作時，對位元線施加正電壓，對選擇字元線施加例如0 V，對非選擇字元線施加通過電壓Vpass（例如4.5 V），對選擇閘極線SGD、SGS施加正電壓（例如4.5 V），使位元線側選擇電晶體TD、源極線側選擇電晶體TS導通，對共用源極線施加0 V。在編程（寫入）動作時，對選擇字元線施加高電壓的編程電壓Vpgm（15 V～20 V），對非選擇的字元線施加中間電位（例如10 V），使位元線側選擇電晶體TD導通，使源極線側選擇電晶體TS斷開，並將與“0”或“1”的資料相應的電位供給至位元線GBL。在抹除動作時，對塊內的被選擇的字元線施加0 V，對P阱施加高電壓（例如21 V），將浮動閘極的電子抽出至基板，由此以塊為單位來抹除資料。表1
圖5是表示頁面緩衝器/讀出電路的結構的圖。頁面緩衝器/讀出電路170具備：讀出電路，在讀出動作時等感測選擇儲存胞元的位元線電位；以及鎖存電路，保持要編程的輸入資料或從記憶體陣列讀出的資料等。讀出電路包含：用於將從電壓供給部V1供給的電壓預充電至位元線的電晶體BLPRE、用於對位元線進行鉗位（clamp）的電晶體BLCLAMP、用於在讀出節點（sense node）SNS與鎖存節點（latch node）SLR間傳輸電荷的電晶體BLCD、用於將鎖存節點SLR的電位傳輸至與電壓供給部V2連接的電晶體VG的電晶體DTG、以及用於將電壓供給部V2耦合於讀出節點SNS的電晶體REG。電晶體DTG例如在編程校驗等中必須使讀出節點SNS從L電位反相為H電位時進行動作。鎖存電路包含：經交叉耦合（cross couple）的一對逆變器（inverter）；用於使節點SLR/SLS等效的電晶體EQ_EN；將節點SLR/SLS連接至資料線DL、/DL的電晶體Q1、Q2；以及連接於節點SLS的校驗用電晶體Q3。對電晶體Q1、Q2的閘極供給PCB信號。
圖6是表示從外部輸入/輸出端子向頁面緩衝器/讀出電路170載入輸入資料的一例的圖。例如，當快閃記憶體100具有×8的外部輸入/輸出端子時，從外部輸入/輸出端子I/O-0～I/O-7經由各輸入/輸出緩衝器110-1～110-7來將輸入資料Di載入至頁面緩衝器/讀出電路170。頁面緩衝器/讀出電路170例如具有：被分割為區段（sector）0～區段7這8個區段的常規（regular）區域200；以及備用（spare）區域210。
1個區段例如包含256位元組（byte），此時，常規區域200整體保持約2K位元組的資料。備用區域210例如包含64位元組，保持使用者資料或壞塊等資訊。對於1個區段，分配有外部輸入/輸出端子I/O-0～I/O-7，即，在對1個區段載入輸入資料時，對於1個外部輸入/輸出端子分配有256位元（bit）（256位元×8=1區段）。行選擇電路180基於在編程動作時接收的行位址資訊Ay，來選擇被輸入至外部輸入/輸出端子I/O-0～I/O-7中的資料所要載入的行位址。圖6表示從外部輸入/輸出端子I/O-0～I/O-7輸入的資料被載入至區段0的例子。
接下來，對本實施例的驗證電路130進行說明。本實施例的驗證電路130進行從外部輸入/輸出端子輸入的輸入資料的驗證。圖7表示驗證電路130的優選結構例。另外，該圖7所示的傳輸路徑為與圖1所示的傳輸路徑同樣的結構。驗證電路130包含比較電路132，該比較電路132輸入被保持於控制器150的鎖存電路152中的資料與從輸出線24B讀出的資料，並對兩資料進行比較。比較電路132例如包含符合電路（EX-NOR）。控制器150通常使從外部輸入/輸出端子導入的命令保持於鎖存電路152中，並進行其解讀，但在輸入命令以外的期間，例如，在輸入資料被載入至頁面緩衝器/讀出電路170的期間，處於空閒（idle）狀態。本實施例中，當利用鎖存電路152的空閒狀態，將輸入資料載入至頁面緩衝器/讀出電路170時，同時使輸入資料保持於鎖存電路152中。具體而言，控制器150在接收編程命令，並基於該命令來執行編程序列（sequence）時，使隨後從外部輸入/輸出端子導入至內部的輸入資料保持於鎖存電路152中。進而，控制器150在輸入資料剛被載入至頁面緩衝器/讀出電路170，便使從頁面緩衝器/讀出電路170載入的資料讀出至輸出線24B上，並使比較電路132對所讀出的資料與保持於鎖存電路152中的資料進行比較。若所讀出的資料與被保持於鎖存電路152中的資料不一致，則可料想頁面緩衝器/讀出電路170及/或傳輸路徑存在故障。
圖8是本實施例的輸入資料的驗證時的時序圖。本實施例中，當輸入資料被載入至內部時，在直至下個輸入資料被載入為止的期間，實施所載入的輸入資料的驗證。換言之，資料輸入迴圈伴隨輸入資料的驗證迴圈。圖8中，1個資料輸入迴圈具有時間期間t0與時間期間t1。在時間期間t0，從外部輸入/輸出端子將輸入資料D0導入至內部，輸入資料D0被載入至由行選擇電路180所選擇的頁面緩衝器/讀出電路170的行位址A。例如，如圖6所示，若為×8的輸入/輸出端子，則輸入資料D0為8位元資料。
在下個時間期間t1，進行輸入資料D0的驗證。即，使寫入致能信號WEN由H電位轉變為L電位，將被保持於頁面緩衝器/讀出電路170的位址A的輸入資料D0讀出至資料線DL、/DL，比較電路132對被保持於鎖存電路152中的輸入資料D0與讀出至輸出線24B上的輸入資料D0進行比較。當比較電路132的比較結果表示兩資料不一致時，進行何種後處理為任意，例如可將比較結果提供給控制器150，從而再次將輸入資料D0載入至頁面緩衝器/讀出電路170。或者，亦可向外部控制器輸出表示存在輸入資料的破壞的警告。
當輸入資料D0的載入及驗證結束時，載入下個輸入資料。下個資料輸入迴圈具有時間期間t2、時間期間t3。在時間期間t2，將輸入資料D1保持於鎖存電路152，且載入至頁面緩衝器/讀出電路170的被選擇的行位址A+1。行位址A+1既可為使行位址A自動增量（increment）者，也可從外部提供。在下個時間期間t4，與所述同樣地進行輸入資料D1的驗證。
圖9是本實施例的編程動作的流程。首先，從外部控制器向快閃記憶體100的外部輸入/輸出端子依序供給編程命令及位址，將編程命令保持於鎖存電路152，將位址導入至位址暫存器140（S100）。控制器150對保持於鎖存電路152中的編程命令進行解讀，開始編程序列。接下來，從外部控制器向快閃記憶體100的外部輸入/輸出端子供給輸入資料，並將輸入資料經由輸入線24A而保持於鎖存電路152中（S102），且載入至頁面緩衝器/讀出電路170的被選擇的行位址（S104）。接下來，控制器150使被載入至頁面緩衝器/讀出電路170中的輸入資料輸出至輸出線24B上（S106），使比較電路132對被保持於鎖存電路152中的輸入資料與被讀出至輸出線24B上的輸入資料進行比較，進行輸入資料的驗證（S108）。當所有輸入資料的載入完成時（S110），將保持於頁面緩衝器/讀出電路170中的輸入資料編程至選擇頁面（S112）。
此處，控制器150在輸入資料的驗證結果為不合格時（由比較電路判定為兩資料不一致時），可在進行編程之前，使保持於鎖存電路152中的輸入資料再輸入至頁面緩衝器/讀出電路170，從而進行再驗證。該再輸入/再驗證也可在所有輸入資料的輸入結束後執行，此時，鎖存電路152繼續保持輸入資料，直至進行再驗證為止。而且，控制器150也可在輸入資料的再輸入/再驗證的次數達到一定數量的情況下，將表示無法編程或物理故障的信號輸出至外部控制器。
接下來，對本發明的第2實施例進行說明。第1實施例中，是在編程動作時執行輸入資料的驗證，但在第2實施例中，在測試模式時執行輸入資料的驗證。圖10表示第2實施例的輸入資料的驗證方法的流程。控制器150在鎖存電路152從外部輸入/輸出端子收到測試模式用命令時（S200），開始測試模式的序列。在測試模式下，從外部控制器向快閃記憶體100的外部輸入/輸出端子發送測試資料，將該測試資料保持於鎖存電路152中（S202），且載入至頁面緩衝器/讀出電路170（S204）。接下來，從頁面緩衝器/讀出電路170將測試資料讀出至輸出線24B（S206），由比較電路132對被保持於鎖存電路152中的測試資料與被讀出至輸出線24B上的測試資料進行比較，進行測試資料的驗證（S208）。該驗證結果供有無故障的判定用（S210）。
在1個優選形態中，以頁面緩衝器/讀出電路170的區段為單位來實施測試。圖11表示從外部輸入/輸出端子I/O-0～I/O-7將測試資料載入至頁面緩衝器/讀出電路170的區段0的例子。例如，當1個區段為256位元組時，測試資料在256的資料輸入迴圈中從外部輸入/輸出端子I/O-0～I/O-7被導入至內部。在外部輸入/輸出端子I/O-0～I/O-7上，分別連接有8根輸入/輸出線24A、24B，8根輸入/輸出線連接於鎖存電路152，並且經由行選擇電路180而連接於區段0。行選擇電路180包含多個用於選擇行位址的選擇用電晶體，例如，在1條輸入/輸出線24A、24B上，連接有256個選擇用電晶體。行選擇電路180根據行位址來使256個選擇用電晶體中的任一者導通，將輸入/輸出線24A、24B連接於所選擇的行位址。在測試模式下，行位址可通過位址計數器（address counter）來增量，未必需要從外部輸入。
當輸入有8位元的測試資料時，比較電路132-0、132-1、…132-7對被保持於鎖存電路152中的測試資料與從區段0讀出至輸出線24B上的測試資料進行比較，並將該比較結果提供給及電路134。及電路134每當輸入8位元的測試資料時，將其比較結果輸出至判定電路136。判定電路136在對區段0的所有測試資料的載入完成時，判定區段0的電路有無故障、或者對區段0的傳輸路徑有無故障。以後，對於區段1、區段2、…區段7也實施同樣的處理。當然，除了以區段為單位來判定有無故障以外，也可在對所有區段的測試資料的載入完成時，判定電路136提供判定結果。
如此，根據本實施例，無須使用測試器（tester）等設備，便能夠容易且高速地判定頁面緩衝器/讀出電路或其傳輸路徑上有無故障。
對本發明的優選實施方式進行了詳述，但本發明並不限定於特定的實施方式，在權利要求書所記載的發明的主旨的範圍內可進行各種變形·變更。
10、I/O、I/O-0、I/O-1、I/O-7‧‧‧外部輸入/輸出端子
22A‧‧‧輸入緩衝器
22B‧‧‧輸出緩衝器
24A‧‧‧輸入線
24B‧‧‧輸出線
26A、26B‧‧‧驅動器
30、170‧‧‧頁面緩衝器/讀出電路
40、150‧‧‧控制器
42、152‧‧‧鎖存電路
100‧‧‧快閃記憶體
110‧‧‧記憶體陣列
110-1、110-7、120‧‧‧輸入/輸出緩衝器
130‧‧‧驗證電路
132、132-0、132-1、132-7‧‧‧比較電路
134‧‧‧及電路
136‧‧‧判定電路
140‧‧‧位址暫存器
160‧‧‧字元線選擇電路
180‧‧‧行選擇電路
190‧‧‧內部電壓產生電路
200‧‧‧常規區域
210‧‧‧備用區域
A、A+1、A+2、A+3‧‧‧行位址
Ax‧‧‧列位址資訊
Ay‧‧‧行位址資訊
BLCD、BLCLAMP、BLPRE、DTG、EQ_EN、Q1、Q2、REG、VG‧‧‧電晶體
BLK(0)、BLK(1)、BLK(m-1)‧‧‧儲存塊
D0、D1、D2、D3‧‧‧輸入資料
DL、/DL‧‧‧資料線
GBL0、GBL0、GBLn-1、GBLn‧‧‧位元線
MC0、MC1、MC2、MC31‧‧‧儲存胞元
NU‧‧‧NAND串單元
Q3‧‧‧校驗用電晶體
S100～S112、S200～S210‧‧‧步驟
SGD、SGS‧‧‧選擇閘極信號
SL‧‧‧共用的源極線
SLR‧‧‧鎖存節點
SLS‧‧‧節點
SNS‧‧‧讀出節點
t0、t1、t2、t3‧‧‧時間期間
TD‧‧‧位元線側選擇電晶體
TS‧‧‧源極線側選擇電晶體
V1、V2‧‧‧電壓供給部
Vers‧‧‧抹除電壓
Vpass‧‧‧通過電壓
Vpgm‧‧‧寫入電壓
Vread‧‧‧讀出通過電壓
WEN‧‧‧寫入致能信號
WL0、WL1、WL2、WL31‧‧‧字元線
圖1是表示習知的快閃記憶體的主要部分的結構的方塊圖。 圖2是對習知的快閃記憶體的輸入資料被載入至頁面緩衝器/讀出電路時的動作進行說明的時序圖。 圖3是表示本發明的實施例的NAND型快閃記憶體的整體的概略結構的圖。 圖4是表示本發明的實施例的儲存胞元陣列的NAND串（string）的結構的電路圖。 圖5是表示本實施例的頁面緩衝器/讀出電路的結構的圖。 圖6是對從輸入/輸出端子對頁面緩衝器/讀出電路載入資料進行說明的圖。 圖7是表示用於進行本發明的第1實施例的輸入資料的驗證的驗證電路的結構的圖。 圖8是本發明的第1實施例的輸入資料的驗證時的各部的時序圖。 圖9是對本發明的第1實施例的輸入資料的驗證方法進行說明的流程圖。 圖10是對本發明的第2實施例的輸入資料的驗證方法進行說明的流程圖。 圖11是表示用於實施本發明的第2實施例的輸入資料的驗證方法的結構的圖。

Claims (16)

  1. 一種半導體儲存裝置，包括：外部端子；記憶體陣列；資料保持部件，保持從所述外部端子輸入的輸入資料；以及比較部件，對從所述外部端子保持於所述資料保持部件中的輸入資料、與從所述資料保持部件讀出的輸入資料進行比較，其中所述資料保持部件用以將所保持的輸入資料編程至所述記憶體陣列中，以反應於判斷從所述外部端子保持於所述資料保持部件中的所述輸入資料與從所述資料保持部件讀出的所述輸入資料為一致。
  2. 如申請專利範圍第1項所述的半導體儲存裝置，其中，所述比較部件是在對所述輸入資料進行編程時實施。
  3. 如申請專利範圍第1項或第2項所述的半導體儲存裝置，其中，所述比較部件對所述資料保持部件的同一行位址的輸入資料進行比較。
  4. 如申請專利範圍第1項或第2項所述的半導體儲存裝置，其中，所述資料保持部件經由輸入線及輸出線而連接於所述外部端子，所述比較部件對在所述輸入線上傳輸的輸入資料與在所述輸出線上傳輸的輸入資料進行比較。
  5. 如申請專利範圍第1項所述的半導體儲存裝置，其中，所述比較部件是在測試模式時實施。
  6. 如申請專利範圍第1項或第2項所述的半導體儲存裝置，其中，所述半導體儲存裝置更包括：判定部件，基於所述比較部件的比較結果來判定所述資料保持部件有無故障。
  7. 如申請專利範圍第1項或第2項所述的半導體儲存裝置，其中，所述半導體儲存裝置更包括對所述半導體儲存裝置的動作進行控制的控制部件，所述控制部件包含能夠保持從所述外部端子輸入的命令的保持電路，所述比較部件對被保持於所述保持電路中的輸入資料與從所述資料保持部件讀出的輸入資料進行比較。
  8. 如申請專利範圍第7項所述的半導體儲存裝置，其中，所述控制部件在由所述比較部件判定為資料不一致時，將保持於所述保持電路中的資料再輸入至所述資料保持部件。
  9. 一種輸入資料的驗證方法，是半導體儲存裝置的輸入資料的驗證方法，所述半導體儲存裝置包括外部端子、保持從所述外部端子輸入的輸入資料的資料保持部件、以及連接於所述資料保持部件的記憶體陣列，所述輸入資料的驗證方法包括下述步驟：從所述外部端子將輸入資料載入至所述資料保持部件；讀出被載入至所述資料保持部件中的輸入資料；對保持於所述資料保持部件中的輸入資料與從所述資料保持部件讀出的輸入資料進行比較；以及 將所保持的輸入資料編程至所述記憶體陣列中，以反應於判斷從所述外部端子保持於所述資料保持部件中的所述輸入資料與從所述資料保持部件讀出的所述輸入資料為一致。
  10. 如申請專利範圍第9項所述的輸入資料的驗證方法，其中，所述比較的步驟是在對輸入資料進行編程時進行。
  11. 如申請專利範圍第9項或第10項所述的輸入資料的驗證方法，其中，所述載入的步驟及所述讀出的步驟是在1個資料輸入迴圈中實施。
  12. 如申請專利範圍第9項所述的輸入資料的驗證方法，其中，所述比較的步驟是在測試模式時進行。
  13. 如申請專利範圍第12項所述的輸入資料的驗證方法，其中，所述驗證方法更包括下述步驟：基於所述比較的步驟的比較結果，來判定所述資料保持部件有無故障。
  14. 如申請專利範圍第9項或第10項所述的輸入資料的驗證方法，其中，所述載入的步驟包含保持在輸入線上傳輸的輸入資料的步驟，所述比較的步驟對保持的所述輸入資料與從所述資料保持部件讀出的輸入資料進行比較。
  15. 如申請專利範圍第14項所述的輸入資料的驗證方法，其中包括下述步驟：當通過所述比較的步驟判定為輸入資料不一致時，將通過所述保持的步驟所保持的資料再輸入至所述資料保持部件。
  16. 一種半導體儲存裝置，包括： 外部端子；記憶體陣列；鎖存電路，耦接至所述外部端子，並用以保持從所述外部端子輸入的輸入資料；頁面緩衝器/讀出電路，耦接至所述外部端子，並用以於所述鎖存電路的空閒狀態的期間從所述外部端子讀出所述輸入資料以及比較部件，對保持於所述鎖存電路中的輸入資料與從所述頁面緩衝器/讀出電路讀出的輸入資料進行比較，其中，所述頁面緩衝器/讀出電路用以刷新從所述外部端子的所述輸入資料，以反應於判斷保持於所述鎖存電路中的所述輸入資料與從所述頁面緩衝器/讀出電路讀出的所述輸入資料為不一致，其中，所述頁面緩衝器/讀出電路用以將所述輸入資料編程至所述記憶體陣列中，以反應於判斷保持於所述鎖存電路中的所述輸入資料與從所述頁面緩衝器/讀出電路讀出的所述輸入資料為一致。
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