KR20170103605A - 반도체 메모리 장치 및 입력 데이터의 검증 방법 - Google Patents

반도체 메모리 장치 및 입력 데이터의 검증 방법 Download PDF

Info

Publication number
KR20170103605A
KR20170103605A KR1020160108630A KR20160108630A KR20170103605A KR 20170103605 A KR20170103605 A KR 20170103605A KR 1020160108630 A KR1020160108630 A KR 1020160108630A KR 20160108630 A KR20160108630 A KR 20160108630A KR 20170103605 A KR20170103605 A KR 20170103605A
Authority
KR
South Korea
Prior art keywords
data
input data
input
holding means
circuit
Prior art date
Application number
KR1020160108630A
Other languages
English (en)
Other versions
KR101842924B1 (ko
Inventor
히데미츠 고지마
Original Assignee
윈본드 일렉트로닉스 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윈본드 일렉트로닉스 코포레이션 filed Critical 윈본드 일렉트로닉스 코포레이션
Publication of KR20170103605A publication Critical patent/KR20170103605A/ko
Application granted granted Critical
Publication of KR101842924B1 publication Critical patent/KR101842924B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/52—Protection of memory contents; Detection of errors in memory contents

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

외부 단자로부터 내부로 수용되는 데이터를 검증할 수 있는 반도체 메모리 장치 및 입력 데이터의 검증 방법을 제공한다.
본 발명의 반도체 메모리 장치는, 데이터를 입력 또는 출력하는 외부 입출력 단자, 메모리 어레이(110), 및 페이지 버퍼/센스 회로(170)를 포함한다. 페이지 버퍼/센스 회로(170)는 외부 입출력 단자로부터 입력된 입력 데이터를 보유하고, 보유된 입력 데이터는 메모리 어레이(110)에 프로그램 가능하다. 또한 반도체 메모리 장치는 페이지 버퍼/센스 회로(170)에 보유된 입력 데이터, 및 페이지 버퍼/센스 회로(170)로부터 독출된 입력 데이터를 비교하는 비교 회로(132)를 포함한다.

Description

반도체 메모리 장치 및 입력 데이터의 검증 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF INPUT DATA VERIFICATION}
본 발명은 반도체 메모리 장치, 특히 NAND형이나 NOR형 플래시 메모리의 입력 데이터의 검증 방법에 관한 것이다.
NAND형 플래시 메모리의 프로그램 동작에서는, 선택된 워드 라인에 고전압의 프로그램 전압(예컨대, 15~20V)을 인가하고, 비선택 워드 라인에 중간 전위(예컨대, 10V)를 인가하며, 프로그램해야 할 데이터 "0" 또는 "1"에 따른 전위를 비트 라인에 공급함으로써, 선택 메모리 셀의 플로팅 게이트에 채널로부터 게이트 절연막을 통해 전자를 터널링시키고 있다(예컨대, 특허 문헌 1).
특개 2011－253591호 공보
도 1에 NAND형 플래시 메모리의 요부 구성을 나타낸다. 동 도면에는, 하나의 외부 입출력 단자(10)와 페이지 버퍼/센스 회로(30) 사이의 전송로가 예시되어 있다. 전송로는 입출력 단자(10)로부터의 데이터를 입력하는 입력 버퍼(22A), 입력 버퍼(22A)로부터의 싱글 엔드 입력 데이터를 반송하는 입력 라인(24A), 및 싱글 엔드 데이터를 차동 데이터로 변환하고, 차동 데이터를 데이터 라인(DL, /DL)을 통해 페이지 버퍼/센스 회로(30)에 공급하는 드라이버(26A)를 포함한다. 또한 전송로는 페이지 버퍼/센스 회로(30)로부터의 차동 데이터를 싱글 엔드 데이터로 변환하는 드라이버(26B)에 의해서 변환된 데이터를 출력하는 출력 버퍼(22B), 및 출력 버퍼(22B)로부터 출력된 출력 데이터를 입출력 단자(10)로 반송하는 출력 라인(24B)을 더 갖는다.
외부 입출력 단자(10)는 커맨드, 어드레스, 입출력 데이터에 공통으로 사용되는데, 이러한 데이터의 식별은, 도시하지 않은 외부 제어 신호(예컨대, 커맨드 래치 인에이블 신호, 어드레스 래치 인에이블 신호 등)에 의해 행해진다. 예컨대, 커맨드 래치 인에이블 신호가 H레벨, 어드레스 인에이블 신호가 L레벨일 때, 외부 입출력 단자(10)에 나타난 데이터가 커맨드로서 식별되고, 그 커맨드는 입력 버퍼(22A)를 통해 컨트롤러(40)의 래치 회로(42)에 보유된다. 컨트롤러(40)는 래치 회로(42)에 보유된 커맨드를 해독하고, 프로그램 동작, 독출 동작, 또는 소거 동작 등을 제어한다. 또한, 어드레스 인에이블 신호가 H레벨, 커맨드 인에이블 신호가 L레벨일 때, 외부 입출력 단자(10)에 나타난 데이터가 어드레스로서 식별되고, 그 어드레스는 입력 버퍼(22A)를 통해 어드레스 레지스터(미도시)에 보유된다. 어드레스 인에이블 신호가 L레벨이고, 커맨드 인에이블 신호가 L레벨일 때, 외부 입출력 단자(10)에 나타난 데이터가 입력 버퍼(22A), 입력 라인(24A), 드라이버(26A)를 통해 페이지 버퍼/센스 회로(30)에 로딩된다.
도 2는, 입력 데이터가 페이지 버퍼/센스 회로에 로딩될 때의 타이밍 차트를 나타내고 있다. 여기서는, 이미 프로그램 커맨드 및 어드레스가 입력되어 있는 것으로 한다. 라이트 인에이블 신호(WEN)가 H레벨일 때, 페이지 버퍼/센스 회로(30)에 데이터의 입력이 가능하고, L레벨일 때 데이터의 출력이 가능하다. PCB 신호가 H레벨일 때, 드라이버(26A, 26B)와 데이터 라인(DL, /DL)간의 데이터 전송이 가능하고, YA 신호가 H레벨일 때, 페이지 버퍼/센스 회로(30)의 열 어드레스를 선택 가능하다. 동 도면에 도시한 바와 같이, 외부 입출력 단자(10)에 입력된 입력 데이터(D0, D1, D2, D3)는, 각각 페이지 버퍼(PB)/센스 회로(30)의 열 어드레스(A, A＋1, A＋2, A＋3)에 로딩된다.
이어서, 페이지 버퍼/센스 회로(30)에 로딩된 데이터는 행 선택 회로에 의해 선택된 페이지에 프로그램되고, 그 후, 프로그램의 성공 여부를 판정하는 프로그램 베리파이(program verify)를 행한다. 프로그램 베리파이는 선택 페이지에 베리파이 전압을 인가하는 독출로서, 메모리 셀의 문턱값이 "0"의 분포폭 내에 있는지 여부를 검증한다. "0"의 분포폭에 도달하지 않으면, 메모리 셀은 불합격으로 판정되고, 그 메모리 셀에는 전회의 프로그램 펄스 보다 ΔV만큼 큰 프로그램 펄스가 다시 인가된다. 프로그램 펄스의 인가 회수가 미리 결정된 회수에 도달하더라도 불합격 메모리 셀인 경우에는, 그 선택 페이지를 포함한 블록이 배드 블록으로서 관리된다.
이와 같이, 종래의 플래시 메모리에서는, 입력 데이터를 프로그램할 때, 프로그램 베리파이에 의해 입력 데이터가 선택 페이지에 올바르게 프로그램되었는지 여부를 체크할 수 있는데, 페이지 버퍼/센스 회로(30)의 일부에 불량이 있을 때, 혹은 외부 입출력 단자(10)와 페이지 버퍼/센스 회로(30) 사이의 전송로에 불량이 있으면, 입력 데이터가 바르게 페이지 버퍼/센스 회로(30)에 로딩되지 않고, 결과적으로 잘못된 데이터가 프로그램되게 된다. 향후, 트랜지스터의 미세화가 더 진행되고, 페이지 버퍼/센스 회로(30)의 래치 회로를 구성하는 트랜지스터에 불량이 발생하거나, 그 동작이 불안정해지거나, 또 외부 입출력 단자(10)로부터 페이지 버퍼/센스 회로(30)의 전송로에 결함이나 고장(예컨대, 합선이나 오픈 등)이 발생하거나, 혹은 데이터 전송 속도의 고속화에 의한 노이즈나 전원 전압의 변동에 의한 데이터 파괴의 가능성을 고려하면, 외부 입출력 단자로부터 페이지 버퍼/센스 회로로 입력되는 데이터의 검증이 필요하다. 이는 NAND형 플래시 메모리뿐만 아니라, 외부 단자로부터 입력된 데이터를 메모리에 기억하는 구성의 반도체 메모리 장치에 공통된 과제이기도 하다.
본 발명은 이러한 종래의 과제를 해결하는 것으로, 외부 단자로부터 내부로 수용된 입력 데이터를 검증하는 기능을 구비한 반도체 메모리 장치를 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 메모리 장치는, 외부 단자; 메모리 어레이; 상기 외부 단자로부터 입력된 입력 데이터를 보유하고, 보유한 입력 데이터를 상기 메모리 어레이에 프로그램 가능한 데이터 보유 수단; 및 상기 외부 단자로부터 상기 데이터 보유 수단에 보유된 입력 데이터와 상기 데이터 보유 수단으로부터 독출된 입력 데이터를 비교하는 비교 수단을 포함한다.
바람직하게는, 상기 비교 수단은 상기 입력 데이터의 프로그램시에 실시(또는 동작)된다. 바람직하게는, 상기 비교 수단은 상기 데이터 보유 수단의 동일 열 어드레스의 입력 데이터를 비교한다. 바람직하게는, 상기 데이터 보유 수단은 입력 라인 및 출력 라인을 통해 상기 외부 단자에 접속되고, 상기 비교 수단은 상기 입력 라인 상으로 전송되는 입력 데이터와 상기 출력 라인 상으로 전송되는 입력 데이터를 비교한다. 바람직하게는, 상기 비교 수단은 테스트 모드시에 실시된다. 바람직하게는, 반도체 메모리 장치는 상기 비교 수단의 비교 결과에 따라 상기 데이터 보유 수단의 고장 유무를 판정하는 판정 수단을 더 포함한다. 바람직하게는, 반도체 메모리 장치는 반도체 메모리 장치의 동작을 제어하는 제어 수단을 더 포함하고, 상기 제어 수단은 상기 외부 단자로부터 입력된 커맨드를 보유할 수 있는 보유 회로를 포함하며, 상기 비교 수단은 상기 보유 회로에 보유된 입력 데이터와 상기 데이터 보유 수단으로부터 독출된 입력 데이터를 비교한다. 바람직하게는, 상기 제어 수단은 상기 비교 수단에 의해 데이터가 불일치할 때, 상기 보유 회로에 보유된 데이터를 상기 데이터 보유 수단에 재입력한다.
본 발명의 입력 데이터의 검증 방법은, 외부 단자, 그 외부 단자로부터 입력된 입력 데이터를 보유하는 데이터 보유 수단, 및 상기 데이터 보유 수단에 접속된 메모리 어레이를 포함하는 반도체 메모리 장치의 것으로서, 상기 외부 단자로부터 상기 데이터 보유 수단에 입력 데이터를 로딩하는 스텝; 상기 데이터 보유 수단에 로딩된 입력 데이터를 독출하는 스텝; 및 상기 데이터 보유 수단에 보유된 입력 데이터와 상기 데이터 보유 수단으로부터 독출된 입력 데이터를 비교하는 스텝;을 포함한다.
바람직하게는, 상기 비교하는 스텝은 입력 데이터의 프로그램시에 행해진다. 바람직하게는, 상기 로딩하는 스텝 및 상기 독출하는 스텝은 하나의 데이터 입력 사이클 중에 실시된다. 바람직하게는, 상기 비교하는 스텝은 테스트 모드시에 행해진다. 바람직하게는, 검증 방법은 상기 비교하는 스텝의 비교 결과에 따라 상기 데이터 보유 수단의 고장 유무를 판정하는 스텝을 더 포함한다. 바람직하게는, 상기 로딩하는 스텝은 입력 라인 상으로 전송되는 입력 데이터를 보유하는 스텝을 포함하고, 상기 비교하는 스텝은 상기 보유된 입력 데이터와 상기 데이터 보유 수단으로부터 독출되는 입력 데이터를 비교한다. 바람직하게는, 상기 비교하는 스텝에 의해 입력 데이터가 불일치할 때, 상기 보유하는 스텝에 의해 보유된 데이터를 상기 데이터 보유 수단에 재입력하는 스텝을 포함한다.
본 발명에 의하면, 외부 단자로부터 데이터 보유 수단에 보유된 입력 데이터와, 데이터 보유 수단으로부터 독출한 입력 데이터를 비교하는 비교 수단을 마련함으로써, 입력 데이터가 바르게 데이터 보유 수단에 보유되었는지 여부를 검증할 수 있다.
도 1은 종래의 플래시 메모리의 요부 구성을 나타내는 블록도이다.
도 2는 종래의 플래시 메모리의 입력 데이터가 페이지 버퍼/센스 회로에 로딩될 때의 동작을 설명하는 타이밍 차트이다.
도 3은 본 발명의 실시예에 따른 NAND형 플래시 메모리 전체의 개략 구성을 나타내는 도면이다.
도 4는 본 발명의 실시예에 따른 메모리 셀 어레이의 NAND 스트링의 구성을 나타내는 회로도이다.
도 5는 본 발명의 실시예에 따른 플래시 메모리의 동작시에 각 부에 인가되는 전압의 일예를 나타내는 도면이다.
도 6은 본 실시예의 페이지 버퍼/센스 회로의 구성을 나타내는 도면이다.
도 7은 입출력 단자로부터 페이지 버퍼/센스 회로로의 데이터 로딩을 설명하는 도면이다.
도 8은 본 발명의 제1 실시예에 따른 입력 데이터를 검증하기 위한 검증 회로의 구성을 나타내는 도면이다.
도 9는 본 발명의 제1 실시예에 따른 입력 데이터 검증시의 각 부의 타이밍 차트이다.
도 10은 본 발명의 제1 실시예에 따른 입력 데이터의 검증 방법을 설명하는 흐름도이다.
도 11은 본 발명의 제2 실시예에 따른 입력 데이터의 검증 방법을 설명하는 흐름도이다.
도 12는 본 발명의 제2 실시예에 따른 입력 데이터의 검증 방법을 실시하기 위한 구성을 나타내는 도면이다.
이어서, 본 발명의 실시의 형태에 대해 도면을 참조하면서 상세히 설명하기로 한다. 여기서는, 바람직한 형태로서 NAND형 플래시 메모리를 예시한다. 또한 도면은 이해를 돕기 위해 각 부를 강조하여 나타내고 있고, 실제 디바이스의 스케일과는 다른 점에 유의해야 한다.
[실시예]
본 발명의 실시예에 따른 플래시 메모리의 요부 구성을 도 3에 나타낸다. 단, 여기에 나타내는 플래시 메모리의 구성은 예시로서, 본 발명이 반드시 이러한 구성에 한정되는 것은 아니다. 본 실시예의 플래시 메모리(100)는 복수의 메모리 셀이 매트릭스상으로 배열된 메모리 어레이(110); 외부 입출력 단자(I/O)에 접속된 입출력 버퍼(120); 외부 입출력 단자(I/O)로부터 입력된 입력 데이터의 검증을 수행하는 검증 회로(130); 입출력 버퍼(120)로부터 어드레스 데이터를 받는 어드레스 레지스터(140); 입출력 버퍼(120)로부터 커맨드 데이터 등을 받아 각 부를 제어하는 컨트롤러(150); 어드레스 레지스터(140)로부터 행 어드레스 정보(Ax)를 받아 행 어드레스 정보(Ax)를 디코딩하고, 디코딩 결과에 따라 블록의 선택 및 워드 라인의 선택 등을 수행하는 워드 라인 선택 회로(160); 워드 라인 선택 회로(160)에 의해 선택된 페이지로부터 독출된 데이터를 보유하거나, 선택된 페이지에 프로그램해야 할 입력 데이터를 보유하는 페이지 버퍼/센스 회로(170); 어드레스 레지스터(140)로부터 열 어드레스 정보(Ay)를 받아 열 어드레스 정보(Ay)를 디코딩하고, 그 디코딩 결과에 따라 페이지 버퍼/센스 회로(170) 내의 열 어드레스의 데이터를 선택하는 열 선택 회로(180); 및 데이터의 독출, 프로그램 및 소거 등을 위해 필요한 다양한 전압(기입 전압(Vpgm), 패스 전압(Vpass), 독출 패스 전압(Vread), 소거 전압(Vers) 등)을 생성하는 내부 전압 발생 회로(190);를 포함하여 구성된다.
메모리 어레이(110)는 열방향으로 m개의 메모리 블록(BLK(0), BLK(1), …, BLK(m-1))을 가지고, 블록(BLK(0))에 근접하여 페이지 버퍼/센스 회로(170)가 배치된다. 하나의 메모리 블록에는, 예컨대, 도 4에 도시한 바와 같이, 복수의 메모리 셀을 직렬로 접속한 NAND 스트링 유닛(NU)이 복수개 형성된다. 하나의 NAND 스트링(NU)은 직렬로 접속된 복수의 메모리 셀(MCi(i=0, 1, …, 31)), 비트 라인측 선택 트랜지스터(TD), 및 소스 라인측 선택 트랜지스터(TS)를 포함한다. 비트 라인측 선택 트랜지스터(TD)의 드레인은 비트 라인(GBL0 ~ GBLn) 중에 대응하는 하나의 비트 라인에 접속되고, 소스 라인측 선택 트랜지스터(TS)의 소스는 공통의 소스 라인(SL)에 접속된다.
메모리 셀(MCi)의 컨트롤 게이트는 워드 라인(WLi)에 접속되고, 선택 트랜지스터(TD, TS)의 게이트는 워드 라인(WLi)과 평행한 선택 게이트 라인(SGD, SGS)에 접속된다. 워드 라인 선택 회로(160)는 행 어드레스 정보(Ax)에 기초하여 선택 게이트 라인(SGS, SGD)을 통해 선택 트랜지스터(TD, TS)를 구동하고, 블록이나 워드를 선택한다.
메모리 셀은, 전형적으로, P웰 내에 형성된 N형 확산 영역인 소스/드레인, 소스/드레인간의 채널 상에 형성된 터널 산화막, 터널 산화막 상에 형성된 플로팅 게이트(전하 축적층), 및 플로팅 게이트 상에 유전체막을 통해 형성된 컨트롤 게이트를 포함하는 MOS 구조를 갖는다. 플로팅 게이트에 전하가 축적되어 있지 않을 때, 즉 데이터 "1"이 기입되어 있을 때, 문턱값은 부(負)(또는 음)의 상태에 있다. 플로팅 게이트에 전하가 축적되었을 때, 즉 데이터 "0"이 기입되어 있을 때, 문턱값은 정(正)(또는 양)으로 시프트한다. 단, 메모리 셀은 1비트(2치 데이터)를 기억하는 SLC 타입일 수도 있고, 멀티 비트를 기억하는 MLC 타입일 수도 있다.
도 5는, 플래시 메모리의 각 동작시에 인가되는 바이어스 전압의 일예를 나타낸 테이블이다. 독출 동작에서는, 비트 라인에 양의 전압을 인가하고, 선택 워드 라인에, 예컨대 0V를 인가하며, 비선택 워드 라인에 패스 전압(Vpass)(예컨대, 4.5V)을 인가하고, 선택 게이트 라인(SGD, SGS)에 양의 전압(예컨대, 4.5V)을 인가하며, 비트 라인측 선택 트랜지스터(TD), 소스 라인측 선택 트랜지스터(TS)를 온(ON)하고, 공통 소스 라인에 0V를 인가한다. 프로그램(기입) 동작에서는, 선택 워드 라인에 고전압의 프로그램 전압(Vpgm)(15~20V)을 인가하고, 비선택 워드 라인에 중간 전위(예컨대, 10V)를 인가하며, 비트 라인측 선택 트랜지스터(TD)를 온 시키고, 소스 라인측 선택 트랜지스터(TS)를 오프시켜, "0" 또는 "1"의 데이터에 따른 전위를 비트 라인(GBL)에 공급한다. 소거 동작에서는, 블록 내의 선택된 워드 라인에 0V를 인가하고, P웰에 고전압(예컨대, 21V)을 인가하며, 플로팅 게이트의 전자를 기판에 뽑아 냄으로써, 블록 단위로 데이터를 소거한다.
도 6은 페이지 버퍼/센스 회로의 구성을 나타내는 도면이다. 페이지 버퍼/센스 회로(170)는 독출 동작시 등에 선택 메모리 셀의 비트 라인 전위를 감지하는 센스 회로와, 프로그램해야 할 입력 데이터나 메모리 어레이로부터 독출된 데이터 등을 보유하는 래치 회로를 포함하고 있다. 센스 회로는 전압 공급부(V1)로부터 공급된 전압을 비트 라인에 프리차지(precharge)하기 위한 트랜지스터(BLPRE), 비트 라인을 클램프하기 위한 트랜지스터(BLCLAMP), 센스 노드(SNS)와 래치 노드(SLR) 사이에서 전하를 전송하기 위한 트랜지스터(BLCD), 래치 노드(SLR)의 전위를 전압 공급부(V2)에 접속된 트랜지스터(VG)로 전송하기 위한 트랜지스터(DTG), 전압 공급부(V2)를 센스 노드(SNS)에 결합하기 위한 트랜지스터(REG)를 포함한다. 트랜지스터(DTG)는, 예컨대, 프로그램 베리파이 등에 있어서 센스 노드(SNS)를 L레벨로부터 H레벨에 반전시킬 필요가 있을 때 동작된다. 래치 회로는 크로스 커플된 한 쌍의 인버터, 노드(SLR/SLS)를 등가하기 위한 트랜지스터(EQ_EN), 노드(SLR/SLS)를 데이터 라인(DL, /DL)에 접속하는 트랜지스터(Q1, Q2), 및 노드(SLS)에 접속된 베리파이용 트랜지스터(Q3)를 포함한다. 트랜지스터(Q1, Q2)의 게이트에는 PCB 신호가 공급된다.
도 7은 외부 입출력 단자로부터 페이지 버퍼/센스 회로(170)로의 입력 데이터의 로딩의 일예를 나타내는 도면이다. 예컨대, 플래시 메모리(100)가 ×8의 외부 입출력 단자를 가질 때, 외부 입출력 단자(I/O-0 ~ I/O-7)로부터 각 입출력 버퍼(110-1 ~ 110-7)를 통해 페이지 버퍼/센스 회로(170)에 입력 데이터(Di)가 로딩된다. 페이지 버퍼/센스 회로(170)는, 예컨대, 섹터0 ~ 섹터7의 8개의 섹터로 분할된 레귤러 영역(200)과 스페어 영역(210)을 갖는다.
하나의 섹터는, 예컨대 256바이트로 구성되고, 이 경우, 레귤러 영역(200)은, 전체 약 2K 바이트의 데이터를 보유한다. 스페어 영역(210)은, 예컨대, 64바이트로 구성되고, 유저(user) 데이터나 배드 블록 등의 정보를 보유한다. 하나의 섹터에는, 외부 입출력 단자(I/O-0 ~ I/O-7)가 할당되고, 즉, 하나의 섹터에 입력 데이터를 로딩할 때, 하나의 외부 입출력 단자에는 256비트가 할당된다(256bit×8=1섹터). 열 선택 회로(180)는 프로그램 동작시에 받은 열 어드레스 정보(Ay)에 기초하여, 외부 입출력 단자(I/O-0 ~ I/O-7)에 입력된 데이터가 로딩되는 열 어드레스를 선택한다. 도 7은 외부 입출력 단자(I/O-0 ~ I/O-7)로부터 입력된 데이터가 섹터 0에 로딩되는 예를 나타내고 있다.
이어서, 본 실시예의 검증 회로(130)에 대해 설명한다. 본 실시예의 검증 회로(130)는 외부 입출력 단자로부터 입력된 입력 데이터의 검증을 수행한다. 도 8은 검증 회로(130)의 바람직한 구성예를 나타낸다. 또한, 동 도면에 도시한 전송로는, 도 1에 도시한 전송로와 동일한 구성이다. 검증 회로(130)는 컨트롤러(150)의 래치 회로(152)에 보유된 데이터와, 출력 라인(24B)으로부터 독출된 데이터를 입력하고, 양 데이터를 비교하는 비교 회로(132)를 포함한다. 비교 회로(132)는, 예컨대, 일치 회로(EX-NOR)로 구성된다. 컨트롤러(150)는, 통상 외부 입출력 단자로부터 수용된 커맨드를 래치 회로(152)에 보유시키고, 그 해독을 행하지만, 커맨드가 입력되는 이외의 기간, 예컨대, 입력 데이터가 페이지 버퍼/센스 회로(170)에 로딩되는 기간에는 아이들(idle) 상태에 있다. 본 실시예에서는, 래치 회로(152)의 아이들 상태를 이용하고, 입력 데이터가 페이지 버퍼/센스 회로(170)에 로딩될 때, 동시에 입력 데이터를 래치 회로(152)에 보유시킨다. 구체적으로, 컨트롤러(150)는 프로그램 커맨드를 받고, 그 커맨드에 기초하여 프로그램 시퀀스를 실행할 때, 그 후에 외부 입출력 단자로부터 내부로 수용되는 입력 데이터를 래치 회로(152)에 보유시킨다. 또한 컨트롤러(150)는 입력 데이터가 페이지 버퍼/센스 회로(170)에 로딩되자 마자, 페이지 버퍼/센스 회로(170)로부터 로딩된 데이터를 출력 라인(24B) 상에 독출하고, 독출한 데이터와 래치 회로(152)에 보유된 데이터를 비교 회로(132)가 비교하게 한다. 만약, 독출된 데이터와 래치 회로(152)에 보유된 데이터가 불일치한다면, 페이지 버퍼/센스 회로(170) 및/또는 전송로에 고장이 있는 것이 예상된다.
도 9는 본 실시예에 의한 입력 데이터 검증시의 타이밍 차트이다. 본 실시예에서는, 입력 데이터가 내부에 로딩되면, 다음 입력 데이터가 로딩될 때까지, 로딩된 입력 데이터의 검증이 실시된다. 즉, 데이터 입력 사이클은 입력 데이터의 검증 사이클을 수반한다. 도 9에 있어서, 하나의 데이터 입력 사이클은 시간 기간 t0과 t1을 갖는다. 시간 기간(t0)에 있어서, 외부 입출력 단자로부터 입력 데이터(D0)가 내부로 수용되고, 입력 데이터(D0)는 열 선택 회로(180)에 의해 선택된 페이지 버퍼/센스 회로(170)의 열 어드레스(A)에 로딩된다. 예컨대, 도 7에 도시한 바와 같이, ×8의 입출력 단자라면, 입력 데이터(D0)는 8비트 데이터이다.
다음의 시간 기간(t1)에 있어서, 입력 데이터(D0)의 검증이 수행된다. 즉, 라이트 인에이블 신호(WEN)가 H레벨로부터 L레벨로 천이되고, 페이지 버퍼/센스 회로(170)의 어드레스(A)에 보유된 입력 데이터(D0)가 데이터 라인(DL, /DL)에 독출되고, 비교 회로(132)는 래치 회로(152)에 보유된 입력 데이터(D0)와 출력 라인(24B) 상에 독출된 입력 데이터(D0)를 비교한다. 비교 회로(132)의 비교 결과가 양 데이터의 불일치를 나타낼 때, 어떠한 후처리를 할지는 임의이지만, 예컨대, 비교 결과가 컨트롤러(150)에 제공되고, 다시 입력 데이터(D0)가 페이지 버퍼/센스 회로(170)에 로딩되게 할 수도 있다. 또는, 외부 컨트롤러에 입력 데이터의 파괴가 있다는 경고를 출력하게 할 수도 있다.
입력 데이터(D0)의 로딩 및 검증이 종료되면, 다음의 입력 데이터가 로딩된다. 다음의 데이터 입력 사이클은 시간 기간 t2, t3을 갖는다. 시간 기간(t2)에 있어서, 입력 데이터(D1)가 래치 회로(152)에 보유되고, 또한 페이지 버퍼/센스 회로(170)의 선택된 열 어드레스(A+1)에 로딩된다. 열 어드레스(A+1)는 열 어드레스(A)를 자동적으로 증가시킨 것일 수도 있고, 외부로부터 공급되는 것일 수도 있다. 다음의 시간 기간(t4)에 있어서, 상기와 마찬가지로 입력 데이터(D1)의 검증이 수행된다.
도 10은 본 실시예의 프로그램 동작의 플로우이다. 먼저, 외부 컨트롤러로부터 플래시 메모리(100)의 외부 입출력 단자에 프로그램 커맨드 및 어드레스가 차례로 공급되고, 프로그램 커맨드가 래치 회로(152)에 보유되며, 어드레스가 어드레스 레지스터(140)에 각각 수용된다(S100). 컨트롤러(150)는 래치 회로(152)에 보유된 프로그램 커맨드를 해독하고, 프로그램 시퀀스를 개시한다. 이어서, 외부 컨트롤러로부터 플래시 메모리(100)의 외부 입출력 단자에 입력 데이터가 공급되고, 입력 데이터가 입력 라인(24A)을 통해 래치 회로(152)에 보유되며(S102), 또한 페이지 버퍼/센스 회로(170)의 선택된 열 어드레스에 로딩된다(S104). 이어서, 컨트롤러(150)는 페이지 버퍼/센스 회로(170)에 로딩된 입력 데이터를 출력 라인(24B) 상에 출력시키고(S106), 비교 회로(132)로 하여금, 래치 회로(152)에 보유된 입력 데이터와 출력 라인(24B) 상에 독출된 입력 데이터를 비교하게 하여 입력 데이터의 검증을 실시한다(S108). 모든 입력 데이터의 로딩이 완료되면(S110), 페이지 버퍼/센스 회로(170)에 보유된 입력 데이터가 선택 페이지에 프로그램된다(S112).
여기서, 컨트롤러(150)는 입력 데이터의 검증 결과가 불합격일 때(비교 회로가 양 데이터가 불일치한 것을 나타낼 때), 프로그램을 실행하기 전에, 래치 회로(152)에 보유된 입력 데이터를 페이지 버퍼/센스 회로(170)로 재입력시켜 재검증을 수행하게 할 수 있다. 이 재입력/재검증은 모든 입력 데이터의 입력이 종료된 후에 실행되어도 무방하며, 이 경우, 래치 회로(152)는 재검증이 행해질 때까지 입력 데이터를 계속 보유한다. 또한, 컨트롤러(150)는 입력 데이터의 재입력/재검증 회수가 일정수에 도달한 경우에는, 프로그램 불능 또는 물리적인 고장을 나타내는 신호를 외부 컨트롤러에 출력하게 할 수도 있다.
이어서, 본 발명의 제2 실시예에 대해 설명한다. 제1 실시예에서는, 입력 데이터의 검증을 프로그램 동작시에 실행하는 것이지만, 제2 실시예에서는, 입력 데이터의 검증을 테스트 모드시에 실행한다. 도 11에, 제2 실시예에 따른 입력 데이터 검증 방법의 플로우를 나타낸다. 컨트롤러(150)는 외부 입출력 단자로부터 테스트 모드용 커맨드가 래치 회로(152)에 수취되면(S200), 테스트 모드의 시퀀스를 개시한다. 테스트 모드에서는 외부 컨트롤러로부터 플래시 메모리(100)의 외부 입출력 단자로 테스트 데이터가 송신되고, 이 테스트 데이터가 래치 회로(152)에 보유되며(S202), 또한 페이지 버퍼/센스 회로(170)에 로딩된다(S204). 이어서, 페이지 버퍼/센스 회로(170)로부터 출력 라인(24B)에 테스트 데이터가 독출되고(S206), 비교 회로(132)에 의해 래치 회로(152)에 보유된 테스트 데이터와 출력 라인(24B) 상에 독출된 테스트 데이터가 비교되어 테스트 데이터의 검증이 수행된다(S208). 이 검증 결과는 고장 유무의 판정에 제공된다(S210).
바람직한 일 실시 형태에서는, 페이지 버퍼/센스 회로(170)의 섹터 단위로 테스트가 실시된다. 도 12는 외부 입출력 단자(I/O-0 ~ I/O-7)로부터 페이지 버퍼/센스 회로(170)의 섹터0에 테스트 데이터가 로딩되는 예를 나타내고 있다. 예컨대, 하나의 섹터가 256 바이트일 때, 테스트 데이터는 256의 데이터 입력 사이클로 외부 입출력 단자(I/O-0 ~ I/O-7)로부터 내부로 수용된다. 외부 입출력 단자(I/O-0 ~ I/O-7)에는 8개의 입출력 라인(24A, 24B)이 각각 접속되고, 8개의 입출력 라인은 래치 회로(152)에 접속됨과 동시에, 열 선택 회로(180)를 통해 섹터0에 접속된다. 열 선택 회로(180)는 열 어드레스를 선택하기 위한 선택용 트랜지스터를 복수개 포함하고, 예컨대, 하나의 입출력 라인(24A, 24B)에는 256개의 선택용 트랜지스터에 접속된다. 열 선택 회로(180)는 열 어드레스에 따라 256개의 선택용 트랜지스터 중 어느 하나를 온시키고, 입출력 라인(24A, 24B)을 선택된 열 어드레스에 접속한다. 테스트 모드에 있어서, 열 어드레스는 어드레스 카운터에 의해 증가될 수 있고, 반드시 외부로부터의 입력을 필요로 하는 것은 아니다.
8비트의 테스트 데이터가 입력되었을 때, 비교 회로(132-0, 132-1,…, 132-7)는 래치 회로(152)에 보유된 테스트 데이터와, 섹터0로부터 출력 라인(24B) 상에 독출된 테스트 데이터를 비교하고, 그 비교 결과를 앤드(AND) 회로(134)에 제공한다. 앤드 회로(134)는 8비트의 테스트 데이터가 입력될 때마다, 그 비교 결과를 판정 회로(136)로 출력한다. 판정 회로(136)는 섹터0로의 모든 테스트 데이터의 로딩이 완료되었을 때, 섹터0의 회로 고장, 또는 섹터0로의 전송로의 고장 유무를 판정한다. 이후, 섹터1, 섹터2, …, 섹터7에 대해서도 동일한 처리가 실시된다. 물론, 섹터 단위로 고장 유무를 판정하는 것 이외에, 모든 섹터로의 테스트 데이터의 로딩이 완료되었을 때, 판정 회로(136)는 판정 결과를 제공하도록 할 수도 있다.
이와 같이 본 실시예에 의하면, 페이지 버퍼/센스 회로나 그 전송로 상의 고장 유무를 테스터 등의 기기를 이용하지 않고도 용이하게 또한 고속으로 판정할 수 있다.
본 발명의 바람직한 실시의 형태에 대해 상술하였지만, 본 발명은 특정의 실시 형태에 한정되지 않으며, 특허 청구의 범위에 기재된 발명의 요지의 범위 내에서 다양한 변형·변경이 가능하다.
100 플래시 메모리
110 메모리 어레이
120 입출력 버퍼
130 검증 회로
140 어드레스 레지스터
150 컨트롤러
160 워드 라인 선택 회로
170 페이지 버퍼/센스 회로
180 열 선택 회로
190 내부 전압 발생 정회로

Claims (15)

  1. 외부 단자;
    메모리 어레이;
    상기 외부 단자로부터 입력된 입력 데이터를 보유하고, 보유한 입력 데이터를 상기 메모리 어레이에 프로그램 가능한 데이터 보유 수단;
    상기 외부 단자로부터 상기 데이터 보유 수단에 보유된 입력 데이터와 상기 데이터 보유 수단으로부터 독출된 입력 데이터를 비교하는 비교 수단;을 포함하는 반도체 메모리 장치.
  2. 청구항 1에 있어서,
    상기 비교 수단은 상기 입력 데이터의 프로그램시에 실시되는 반도체 메모리 장치.
  3. 청구항 1 또는 2에 있어서,
    상기 비교 수단은 상기 데이터 보유 수단의 동일 열 어드레스의 입력 데이터를 비교하는 반도체 메모리 장치.
  4. 청구항 1 또는 2에 있어서,
    상기 데이터 보유 수단은 입력 라인 및 출력 라인을 통해 상기 외부 단자에 접속되고,
    상기 비교 수단은 상기 입력 라인 상으로 전송되는 입력 데이터와 상기 출력 라인 상으로 전송되는 입력 데이터를 비교하는 반도체 메모리 장치.
  5. 청구항 1에 있어서,
    상기 비교 수단은 테스트 모드시에 실시되는 반도체 메모리 장치.
  6. 청구항 1 또는 2에 있어서,
    반도체 메모리 장치는 상기 비교 수단의 비교 결과에 따라 상기 데이터 보유 수단의 고장 유무를 판정하는 판정 수단을 더 포함하는 반도체 메모리 장치.
  7. 청구항 1 또는 2에 있어서,
    반도체 메모리 장치는 반도체 메모리 장치의 동작을 제어하는 제어 수단을 더 포함하고,
    상기 제어 수단은 상기 외부 단자로부터 입력된 커맨드를 보유할 수 있는 보유 회로를 포함하고,
    상기 비교 수단은 상기 보유 회로에 보유된 입력 데이터와 상기 데이터 보유 수단으로부터 독출된 입력 데이터를 비교하는 반도체 메모리 장치.
  8. 청구항 6 또는 7에 있어서,
    상기 제어 수단은, 상기 비교 수단에 의해 데이터가 불일치할 때, 상기 보유 회로에 보유된 데이터를 상기 데이터 보유 수단에 재입력하는 반도체 메모리 장치.
  9. 외부 단자, 당해 외부 단자로부터 입력된 입력 데이터를 보유하는 데이터 보유 수단, 및 상기 데이터 보유 수단에 접속된 메모리 어레이를 포함하는 반도체 메모리 장치의 입력 데이터의 검증 방법으로서,
    상기 외부 단자로부터 상기 데이터 보유 수단에 입력 데이터를 로딩하는 스텝;
    상기 데이터 보유 수단에 로딩된 입력 데이터를 독출하는 스텝; 및
    상기 데이터 보유 수단에 보유된 입력 데이터와 상기 데이터 보유 수단으로부터 독출된 입력 데이터를 비교하는 스텝;을 포함하는 입력 데이터의 검증 방법.
  10. 청구항 9에 있어서,
    상기 비교하는 스텝은 입력 데이터의 프로그램시에 행해지는 입력 데이터의 검증 방법.
  11. 청구항 9 또는 10에 있어서,
    상기 로딩하는 스텝 및 상기 독출하는 스텝은 하나의 데이터 입력 사이클 중에 실시되는 입력 데이터의 검증 방법.
  12. 청구항 9에 있어서,
    상기 비교하는 스텝은 테스트 모드시에 행해지는 검증 방법.
  13. 청구항 12에 있어서,
    검증 방법은 상기 비교하는 스텝의 비교 결과에 따라 상기 데이터 보유 수단의 고장 유무를 판정하는 스텝을 더 포함하는 입력 데이터의 검증 방법.
  14. 청구항 9 또는 10에 있어서,
    상기 로딩하는 스텝은 입력 라인 상으로 전송되는 입력 데이터를 보유하는 스텝을 포함하고,
    상기 비교하는 스텝은 상기 보유된 입력 데이터와 상기 데이터 보유 수단으로부터 독출되는 입력 데이터를 비교하는 입력 데이터의 검증 방법.
  15. 청구항 14에 있어서,
    상기 비교하는 스텝에 의해 입력 데이터가 불일치할 때, 상기 보유하는 스텝에 의해 보유된 데이터를 상기 데이터 보유 수단에 재입력하는 스텝을 포함하는 입력 데이터의 검증 방법.
KR1020160108630A 2016-03-04 2016-08-25 반도체 메모리 장치 및 입력 데이터의 검증 방법 KR101842924B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2016-041653 2016-03-04
JP2016041653A JP6115882B1 (ja) 2016-03-04 2016-03-04 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR20170103605A true KR20170103605A (ko) 2017-09-13
KR101842924B1 KR101842924B1 (ko) 2018-03-28

Family

ID=58666851

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160108630A KR101842924B1 (ko) 2016-03-04 2016-08-25 반도체 메모리 장치 및 입력 데이터의 검증 방법

Country Status (5)

Country Link
US (1) US9842656B2 (ko)
JP (1) JP6115882B1 (ko)
KR (1) KR101842924B1 (ko)
CN (1) CN107154275B (ko)
TW (1) TWI616880B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190056969A (ko) * 2017-11-17 2019-05-27 윈본드 일렉트로닉스 코포레이션 반도체 기억장치 및 독출 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107808685B (zh) * 2017-11-28 2020-10-30 聚辰半导体股份有限公司 用于非接触卡类芯片的编程失败自检测电路及自检测方法
CN111429957B (zh) * 2019-06-19 2022-03-22 合肥晶合集成电路股份有限公司 一种静态随机存取存储器

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5870491A (ja) * 1981-10-21 1983-04-26 Nec Corp 集積回路装置
JPS63239545A (ja) * 1987-03-27 1988-10-05 Toshiba Corp メモリエラ−検出回路
JPH0296855A (ja) * 1988-10-03 1990-04-09 Nec Ibaraki Ltd メモリコントロール回路における故障検出方式
JPH0322060A (ja) * 1989-06-20 1991-01-30 Fujitsu Ltd メモリエラー検出制御方式
JP3822411B2 (ja) * 2000-03-10 2006-09-20 株式会社東芝 半導体記憶装置
JP4400081B2 (ja) * 2003-04-08 2010-01-20 エルピーダメモリ株式会社 半導体記憶装置
JP4005000B2 (ja) 2003-07-04 2007-11-07 株式会社東芝 半導体記憶装置及びデータ書き込み方法。
JP4703148B2 (ja) 2004-09-08 2011-06-15 株式会社東芝 不揮発性半導体記憶装置
JP2006209861A (ja) * 2005-01-27 2006-08-10 Matsushita Electric Ind Co Ltd 半導体集積回路およびそのテスト手法
KR100933861B1 (ko) * 2008-03-10 2009-12-24 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 프로그램 검증 방법
JP5240135B2 (ja) * 2009-09-08 2013-07-17 富士通株式会社 半導体記憶装置の試験方法及び半導体記憶装置
KR101893332B1 (ko) * 2009-11-13 2018-08-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 구동 방법
KR101803254B1 (ko) * 2009-11-27 2017-11-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2011146101A (ja) * 2010-01-15 2011-07-28 Elpida Memory Inc 半導体装置、データ伝送システム、及び半導体装置の制御方法
JP5467938B2 (ja) 2010-06-02 2014-04-09 ウィンボンド エレクトロニクス コーポレーション 半導体メモリ
US9007843B2 (en) * 2011-12-02 2015-04-14 Cypress Semiconductor Corporation Internal data compare for memory verification
KR20140028945A (ko) 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 데이터 검증 장치
US10014070B2 (en) * 2013-01-14 2018-07-03 Micron Technology, Inc. Data path integrity verification in memory devices
US9026757B2 (en) * 2013-01-25 2015-05-05 Sandisk Technologies Inc. Non-volatile memory programming data preservation

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190056969A (ko) * 2017-11-17 2019-05-27 윈본드 일렉트로닉스 코포레이션 반도체 기억장치 및 독출 방법

Also Published As

Publication number Publication date
US9842656B2 (en) 2017-12-12
JP6115882B1 (ja) 2017-04-19
CN107154275B (zh) 2021-01-12
JP2017157262A (ja) 2017-09-07
TW201732814A (zh) 2017-09-16
KR101842924B1 (ko) 2018-03-28
US20170256322A1 (en) 2017-09-07
TWI616880B (zh) 2018-03-01
CN107154275A (zh) 2017-09-12

Similar Documents

Publication Publication Date Title
JP2716906B2 (ja) 不揮発性半導体記憶装置
US7236400B2 (en) Erase verify for non-volatile memory using a bitline current-to-voltage converter
KR101463967B1 (ko) 불휘발성 반도체 메모리, 소거 방법 및 프로그램 방법
CN107045889B (zh) 半导体存储装置、其擦除方法及编程方法
JP2006012367A (ja) 不揮発性半導体記憶装置
JP2009301616A (ja) 不揮発性半導体記憶装置
US20160267988A1 (en) Non-volatile memory apparatus and writing circuit and method for non-volatile memory apparatus
KR20130072518A (ko) 반도체 장치 및 이의 동작 방법
JP6154879B2 (ja) Ｎａｎｄ型フラッシュメモリとそのプログラム方法
KR101842924B1 (ko) 반도체 메모리 장치 및 입력 데이터의 검증 방법
JP2009048750A (ja) 不揮発性半導体記憶装置
US8634261B2 (en) Semiconductor memory device and method of operating the same
JP2014203498A (ja) 半導体記憶装置
KR20190056969A (ko) 반도체 기억장치 및 독출 방법
CN110888519B (zh) 一种存储器的编程方法和系统
US11568939B2 (en) Semiconductor storage device
KR20120005828A (ko) 불휘발성 메모리 장치의 동작 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant