JP2006209861A - 半導体集積回路およびそのテスト手法 - Google Patents
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Abstract
【課題】 正確な冗長救済を行う。
【解決手段】 参照電圧発生回路13aの入力を電源レベル調整ヒューズ14aと内部レジスタ15aの出力とをセレクタ16aで切り替え可能な構成とする。これによって、ヒューズ14aの切断前に内部レジスタ15aの出力を用いて、ヒューズ14aの切断後と同一の内部電源電圧出力を可能とした。これにより内部電源を用いた冗長救済判定テストが可能となり、かつBISTを用いて実動作と同速のテストを実行することで、テスト時と実動作時の内部電圧誤差を解消し、マージナルビットの高精度冗長救済判定を実現する。
【選択図】 図1
【解決手段】 参照電圧発生回路13aの入力を電源レベル調整ヒューズ14aと内部レジスタ15aの出力とをセレクタ16aで切り替え可能な構成とする。これによって、ヒューズ14aの切断前に内部レジスタ15aの出力を用いて、ヒューズ14aの切断後と同一の内部電源電圧出力を可能とした。これにより内部電源を用いた冗長救済判定テストが可能となり、かつBISTを用いて実動作と同速のテストを実行することで、テスト時と実動作時の内部電圧誤差を解消し、マージナルビットの高精度冗長救済判定を実現する。
【選択図】 図1
Description
本発明は、半導体集積回路に関し、特に混載メモリとそのテスト回路構成およびテスト手法に関するものである。
近年、特に混載DRAMにはSOC(System On Chip)を低コストで実現するための高集積化と、高速ランダム動作性能が要求されてきているが、その一方で、動作マージンを確保することが非常に困難になりつつある。これは、DRAMではメモリセルキャパシタに蓄積された電荷を、読み出しビット線と参照ビット線の間の差電圧(読み出し電圧)として読み出し、それをセンスアンプで増幅することで”0”,”1”情報を読み出しているのであるが、この読み出し電圧が減少することが原因である。
読み出し電圧の減少の大きな要因の1つはセルキャパシタ容量の減少である。これは、いわゆるスタック型キャパシタの場合、微細化が進むとともにキャパシタの2次元方向のサイズだけでなく、高さ方向のサイズも露光マージン(デフォーカスマージン)が低下することによって縮小されるためである。キャパシタに高誘電率絶縁膜を導入する等が行われているが、キャパシタ容量が以前の30fF以上から場合によっては数fF程度にまで、急速に減少してきている。
また、DRAM電源電圧の減少も読み出し電圧を減少させている。これは、現状の混載DRAMが、低コスト化のために、通常の標準CMOSプロセスに対して最小の工程追加で実現される、いわゆるロジックコンパチプロセスとなっており、メモリセルトランジスタ以外のDRAM部にはロジック部と同一のトランジスタを使用する必要があるためである。微細化に従ってロジック部のトランジスタ電源電圧が急速に減少しているのに合わせて、DRAM部の電源電圧も急速に減少してきている。
一方、DRAMは多くの内部電圧を有している。例えば、ビット線プリチャージ電圧(VBP)、セルプレート電圧(VCP)、基板電圧(VBB)がある。さらには、DRAM主電圧(VDD)や、ワード線昇圧電圧(VPP)を内部で電圧発生させる場合もある。これらの内部電源発生電圧はプロセスばらつきによって変動するために、通常ヒューズトリミングによってチップ毎に電圧レベルを調整した後に出荷される。内部電源電圧の設定精度には高い精度が求められ、例えばビット線読み出し電圧の基準電圧となるVBPであれば、特に小読み出し電圧となる今後の混載DRAMにおいては、最低10mVオーダーの設定精度が必要となってきている。
図13に内部電圧(ここでは代表例としてVBP)を外部テスタから印加して、冗長救済判定を行う際のテスト回路構成の例を示している。従来では電源調整用ヒューズと冗長救済用ヒューズ切断は冗長救済判定後にまとめて行われており(テスト工数削減のため)、冗長救済判定時における内部電圧出力をヒューズによる調整後の値とすることができなかった。このため、ヒューズ切断による調整後(と想定される)内部電圧を外部から印加する冗長救済判定テストが一般的に行われていた。
図13において、2001はメモリテスタ、2002はDRAMマクロ、2003は内部電圧電源、2004はメモリ制御回路、2005はメモリアレイ、2006はSRAMマクロ、2007はロジック回路である。VBPはビット線プリチャージ電圧、VDDはDRAM主電圧、VSSは接地電圧である。
また、1はドライバ、2はアンプ、3はプログラマブル参照電圧発生回路、4はヒューズ、5はテストパターンをDRAMマクロ1002へ与えるシーケンサ、6はDRAMマクロ1002からの読み出しデータを入力する冗長判定回路、7は電圧が可変の電源回路である。Rは寄生抵抗、Lは寄生インダクタンスである。
また、図14に従来のテストフローを示している。従来のテストフローでは、混載メモリ(DRAM)とロジック回路に対してそれぞれ異なるテスタを用いてウェハテスト、パッケージテストを順に実施していた。ウェハテストにおいて、DRAMテストはメモリテスタを用いて行い、ロジックテストはロジックテスタを用いて行う。また、パッケージテストにおいて、メモリテストはメモリテスタを用いて行い、ロジックテストはロジックテスタを用いて行う
ウェハテストにおいて、内部電源電圧は、ファンクションテスト(実動作よりも低い周波数での冗長救済のためのテスト)前に行われるDC内部電源テストでモニタされた出力電圧に基づいて予め定められたテーブルに沿ってヒューズ切断情報を抽出し、ターゲット電圧と一致するように調整される(電源調整接続ヒューズ決定)。なお、DC内部電源テストは、内部電源電圧モニタの前にコンタクト・電流テストが行われる。
ウェハテストにおいて、内部電源電圧は、ファンクションテスト(実動作よりも低い周波数での冗長救済のためのテスト)前に行われるDC内部電源テストでモニタされた出力電圧に基づいて予め定められたテーブルに沿ってヒューズ切断情報を抽出し、ターゲット電圧と一致するように調整される(電源調整接続ヒューズ決定)。なお、DC内部電源テストは、内部電源電圧モニタの前にコンタクト・電流テストが行われる。
さらに、ファンクション(冗長救済判定)テストでは内部電圧をヒューズトリミングで調整された後に出力されると予測される電圧を外部(メモリテスタ)から印加して、PASS/FAILテストを行うことにより、ワーストビットの冗長救済判定を行う。これによって、冗長救済ロウ・カラム(=切断ヒューズ)が決定する。しかも、このファンクションテストは、通常、実動作周波数よりも低い(メモリテスタ性能が律速する)周波数で行われる。もちろん、高額な高速度テスト対応メモリテスタを用いれば、実動作速度と同一の周波数でテストを行うことができるが、今後更に混載メモリの高速化や搭載マクロ数の増大が進み、またスケーリングによって、チップコストに対するテストコストの増大が顕著となってくることを考えると非現実的である。
読み出し電圧が減少している状況で動作マージンを確保するためには、内部電圧の変動に影響を受けやすいマージナルビットの冗長救済判定時の内部電源電圧レベルを実動作時の内部電圧発生レベルと同一にすることで、精度良く冗長救済されることが望ましい。
特許第3014420号
特開2001−35199号公報
特開平8−315598号公報
しかしながら従来の構成の場合、図15に示すように、外部から内部電源電圧を印加して冗長救済判定テストを実施することによって、ワーストビットを判定した時の内部電圧と、実動作時に内部電源で電圧を発生した時の電圧とが異なる問題が生じる。我々の経験に基づくところによると、最悪のケースでは前記VBP電源において、この電圧誤差は容易に100mVを超え、結果として、特に小読み出し電圧で、かつ実動作周波数の高速化が進む今後の微細化DRAMにおいて、マージナルビットの動作マージンが十分に確保されないという問題が生じる。なお、図15には、外部(テスタ)の出力部でのテスト時のVBP,VSSと、内部(チップ)におけるテスト時のVBP,VSSと、実動作時のVBP,VSSとが示されている。図15では、例えば内部(チップ)においては、テスト時のVBPと実動作時のVBPとの間に電圧誤差があること、テスト時のVBP,VSSと実動作時のVBP,VSSとの間で動作周波数が異なることが示されている。
この冗長救済判定時の内部電圧と実動作時の内部電圧誤差は、
(A)AC的な電源負荷特性が異なることと、
(B)駆動電源の過渡応答特性が異なる(電源自体が異なる)こと
によって生じる。
(A)AC的な電源負荷特性が異なることと、
(B)駆動電源の過渡応答特性が異なる(電源自体が異なる)こと
によって生じる。
(A)のAC的な負荷特性が異なる要因としては、
1)内部電源電圧を外部印加する際にはテストボードやピン、ピンからDRAMマクロまでの配線等による寄生抵抗や寄生インダクタンス等の実動作時には付加されない負荷が加わること、
2)テスト時と実動作時とで動作周波数が異なるが、メモリ内部の負荷電流特性自体が周波数特性を有しているためにテスト時と実動作時とで負荷が異なること、
3)複数のメモリマクロ搭載時には同時に動作しているマクロ数によって負荷電流特性が変化すること、
4)テスト時と実動作時でVDDやVSS等の電源ラインノイズが異なること
によって、参照電圧レベルが目標値からずれたり、アンプの応答特性などが影響を受けたりする。
1)内部電源電圧を外部印加する際にはテストボードやピン、ピンからDRAMマクロまでの配線等による寄生抵抗や寄生インダクタンス等の実動作時には付加されない負荷が加わること、
2)テスト時と実動作時とで動作周波数が異なるが、メモリ内部の負荷電流特性自体が周波数特性を有しているためにテスト時と実動作時とで負荷が異なること、
3)複数のメモリマクロ搭載時には同時に動作しているマクロ数によって負荷電流特性が変化すること、
4)テスト時と実動作時でVDDやVSS等の電源ラインノイズが異なること
によって、参照電圧レベルが目標値からずれたり、アンプの応答特性などが影響を受けたりする。
これには次が影響する。
4a)複数DRAMマクロで構成される半導体集積回路において、テスト時と実動作時とで同時動作するマクロ数が異なる。
4b)通常SOCでは、DRAMと同一半導体基板上にSRAMマクロが形成されるが、DRAMテスト時と実動作時とで、同時動作するSRAMマクロ数が異なる。
4c)SOCでDRAMと同一半導体基板上に形成されるロジック回路の活性化率が、DRAMテスト時と実動作時とで異なる。例えばメモリテスタを使ったDRAMテスト時にはロジック回路は活性化されていないのが通常である。
これらの問題を解決して、テスト時と実動作時の内部電源電圧を一致させるには、まずヒューズによって調整された後の内部電圧出力レベルとした内部電源を用いて、かつ実動作と同一速度でのテストによって、マージナルビットの冗長救済を実施する必要がある。
特許第3014420号公報には内部電源電圧出力をヒューズ切断後の値に擬似的に調整可能な電源調整手法について記載されているが、そもそも、目的が通常実動作速度よりも遅いバーンインテスト時に内部電源を用いて加速電圧を発生することであり、実動作と同速のテストを可能とする手段を有していない。
また特開2001−35199号公報も同様に、実動作と同速のテストを可能とする手段を有しておらず、本発明の目的とは異なっている。
さらに、特開平8−315598号公報には電源マージナルテスト機能を有するBIST(Built In Self Test)回路について記載されている。しかし、BISTを用いて内部電源レベルは可変であるが、テスト時と実動作時の内部電圧レベルを同一化する目的ではなく、加速試験のために通常よりも高い電圧を印加することを想定しており、テスト時と実動作時の内部電圧レベルを同一化する手段も備えていない。
つまり、BISTを内部電源レベルの精密設定およびそれによる冗長救済精度向上に利用する構成およびテスト手法に関しては公知の技術は無く、さらに上記1)、2)、3)、4)の影響までを加味した精密な内部電源レベルの設定およびそれによる冗長救済精度向上に利用する構成およびテスト手法に関しては当然、解決手段が存在していない。
さらに、図14に記載される従来のテストフローでは、内部電源電圧はファンクションテスト前に行われるDC内部電源テストでモニタした電圧に基づいて、予め定められたテーブルに沿って、予め定められたターゲット電圧に調整される。しかし、このターゲット電圧自体が、ある限定された評価結果から統計的解析で定められるものであって、実際の個々のチップのそれぞれのメモリマクロに対して、ターゲット電圧自体が動作マージンを最大化する電圧であることを保証するものではないと言う問題もある。
ここまでは、DRAMのVBP電源を例に挙げて説明してきたが、言うまでもなく上記VCP,VBB,VDD,VPP回路に関しても同様の課題を有している。さらに、SRAMについても、現状は内部電源を備えていないことが通常であるが、今後の微細化に伴ってリーク電流の増大やスタティックノイズマージンの減少が課題となっており、この対策のために、例えばアレイ部の基板バイアス用電源や、ワード線、ビット線昇圧用電源が用いられる可能性がある。これらSRAMの内部電源電圧を精密に設定し、冗長救済を高精度化する必要があるという課題はDRAMと共通である。
本発明は、上記の問題点であるファンクションテスト時の内部電圧と実動作時の内部電圧間の誤差を削減し、実際のSOC動作状態を再現した冗長救済判定テストを実施することによって、動作マージンを律速するマージナルビットを高精度に救済することを目的としている。また、内部電源電圧自体を個々のマクロごとに動作マージンが最大となる電圧に設定を可能とし、さらにテスト工程数の削減(テストコストの削減)も可能とすることを目的とする。
この目的を達成するために、本願で開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
上記課題を解決するために、本発明の半導体記憶装置は、前記請求項1に示される構成を有している。すなわち、複数のメモリセルからなる第1のメモリセルアレイと、参照電圧に基づいた内部電圧を発生する第1の内部電圧発生回路とを備える1つもしくは複数のダイナミックRAMと、参照電圧を不揮発的に記憶する第1の不揮発的参照電圧記憶手段と、前記参照電圧を揮発的に記憶する第1の揮発的参照電圧記憶手段もしくは外部端子に接続される第1の電圧制御手段と、前記第1の不揮発的参照電圧記憶手段の出力と前記第1の揮発的参照電圧記憶手段もしくは前記第1の電圧制御手段の出力を選択して前記第1の内部電圧発生回路に入力するセレクタと、書き込み/読み出しアドレスと書き込みデータとを含むテスト信号を発生するシーケンサ部、および前記シーケンサ部からのテスト信号と前記ダイナミックRAMから読み出したデータ内容とを比較することによりテスト結果を判定する1つもしくは複数の結果判定部を有する第1の内蔵メモリテスト手段とを備えた半導体集積回路である。
この構成に対して、請求項5の方法が適用される。この方法は、前記第1の揮発的参照電圧記憶手段により揮発的に記憶された参照電圧に基づいて発生された内部電圧でかつ、実チップと同一動作速度でダイナミックRAMのファンクションテストを実施するという方法である。
請求項1の構成に対して請求項5のテスト手法を適用することで、第1の内部電圧発生回路の電圧レベルを電圧調整後の値として、かつ前記第1の内蔵メモリテスト手段を用いて実チップの動作速度と同速でファンクションテストが実行できる。そのため、実動作時と全く同一の内部電圧レベルで冗長救済判定が行われ、内部電圧レベルの微小な揺らぎに対してマージナルなビットの正確な救済が可能となる。
また、本発明の半導体記憶装置は、前記請求項2に示される構成を有している。すなわち、請求項1に記載の半導体集積回路において、前記第1の内蔵メモリテスト手段は、前記複数のダイナミックRAMにおける前記第1の揮発的参照電圧記憶手段の書き込みデータ値を個別に変更し、外部端子から与えられた参照電圧と前記複数のダイナミックRAMの内部電圧とがそれぞれ同一電圧となるようにチューニングする電圧チューニング手段を有する。
この構成によって、内蔵マクロ数が増大した際も、テスタのDC電圧モニタチャネル数に律速されずに、複数の前記第1の揮発的参照電圧記憶手段に対して同一もしくは異なるバイナリデータを書き込むことで、複数のマクロの内部電源電圧をすべて同一の電圧に容易に設定をすることができる。
また、本発明の半導体記憶装置は、前記請求項3、4に記載される構成を有している。すなわち、請求項1または2に記載の半導体集積回路において、前記第1の内蔵メモリテスト手段は、前記第1の不揮発的参照電圧記憶手段に書き込むデータの記憶手段と、冗長救済判定手段を有する。さらに前記第1の不揮発的参照電圧記憶手段は電気ヒューズである。
この構成により、メモリテスタを用いず、ロジックテスタのみで内部電圧の精密レベル設定と、冗長救済判定、電源調整用・冗長救済用ヒューズ切断が可能となり、短時間すなわち低コストでかつ構成度のテスト・冗長救済判定が可能となる。
また、本発明の半導体記憶装置のテスト手法は、前記請求項6に記載される構成を有している。すなわち、請求項5記載に記載の半導体集積回路のテスト手法において、前記複数のダイナミックRAMが、すべて活性化された状態でダイナミックRAMの前記ファンクションテストが行われる。このテスト手法によって、周辺ダイナミックRAMから電源ライン・グランドラインを介して回り込むノイズが最も大きく影響する条件下で冗長救済判定が行われ、内部電圧レベルの微小な揺らぎに対してマージナルなビットの正確な救済が可能となる。また、同時テストによるテスト時間の短縮も可能となる。
また、本発明の半導体記憶装置のテスト手法は、前記請求項7に記載される構成を有している。すなわち、請求項5に記載の半導体集積回路のテスト手法において、前記ファンクションテスト時に前記第1の揮発的参照電圧記憶手段に書き込まれるデータと、前記ファンクションテスト後に前記第1の不揮発的参照電圧記憶手段に書き込まれるデータとが同一である。
このテスト手法によって、ファンクションテスト時と実動作時で全く同一の内部電源電圧レベルに設定することができるため、マージナルビットの動作マージンを確保できる。
また、本発明の半導体記憶装置のテスト手法は、前記請求項8に記載される構成を有している。すなわち、請求項5記載の半導体集積回路のテスト手法において、前記第1の揮発的参照電圧記憶手段に複数の異なるデータを書き込むことで、複数の内部電圧レベルで前記ファンクションテストを実施し、前記ファンクションテスト後に前記複数の異なる参照電圧設定データうちのいずれかの参照電圧設定データが前記不揮発的記憶手段に書き込まれる。
このテスト手法によって、複数の内部電圧レベルでの冗長救済判定の結果から、動作下限電圧やフェイルビット数が最小となるように内部電圧に合わせ込みができるために、マージナルビットの動作マージンが最大化できる。また、実際に動作マージンが最大となる内部電圧値を選ぶために、事前にDCレベルをモニタしてその結果から予め想定しているターゲット電圧に調整するテスト工程が不要となり、テスト工数の削減あるいは内部電圧モニタ端子および回路が不要にできる。
また、本発明の半導体記憶装置は、前記請求項9に記載される構成を有している。すなわち、複数のメモリセルからなる第1のメモリセルアレイと、参照電圧に基づいた電圧を発生する第1の内部電圧発生回路を備える1つもしくは複数のダイナミックRAMと、前記参照電圧を不揮発的に記憶する電気ヒューズと、書き込み/読み出しアドレスと書き込みデータとを含むテスト信号を発生するシーケンサ部、および前記シーケンサ部からのテスト信号と前記ダイナミックRAMから読み出したデータ内容とを比較することによりテスト結果を判定する1つもしくは複数の結果判定部を有する第1の内蔵メモリテスト手段とを備えた半導体集積回路である。
この構成によって、揮発的参照電圧記憶装置を用いずに、高精度な冗長救済判定が可能となる。
また、本発明の半導体記憶装置のテスト手法は、前記請求項10に記載される構成を有している。すなわち、請求項9に記載の半導体集積回路において、前記参照電圧を不揮発的に記憶する電気ヒューズを切断した後に、冗長救済判定テストを実施するテスト手法である。
この手法によって、一旦揮発的参照電圧記憶手段を用いて擬似的にヒューズトリミング後の内部電圧を発生させるテスト工数を削減し、かつ高精度な冗長救済判定が可能となる。
また、本発明の半導体記憶装置は前記請求項11に示される構成を有している。すなわち、請求項1〜4,9のいずれかに記載の半導体集積回路において、前記内部電圧がビット線プリチャージ電圧である。
この構成によって、セルの読み出し特性つまり動作下限電圧に非常に敏感なビット線プリチャージレベルをスクリーニング時と実動作時で同一のレベルに高精度に設定できるため、確実なワーストビット救済と動作マージンの確保が可能となる。
また、本発明の半導体記憶装置は前記請求項12に示される構成を有している。すなわち、請求項1〜4,9のいずれかに記載の半導体集積回路において、前記内部電圧がセルプレート電圧である。
この構成によって、特に近年の高誘電体キャパシタ絶縁膜材料で顕著となっている、キャパシタ絶縁膜の印加電圧に大きく依存するトンネルリーク電流を、高精度なセルプレート電圧設定によるスクリーニングで最小化でき、電荷保持時間を最大化できる。
また、本発明の半導体記憶装置は前記請求項13に示される構成を有している。すなわち、請求項1〜4,9のいずれかに記載の半導体集積回路において、前記内部電圧が前記第1のメモリセルアレイの基板バイアス電圧である。
この構成によって、メモリセルトランジスタのチャネルリークとジャンクションリークを、高精度な基板バイアス電圧設定によってスクリーニングすることによって最小化でき、電荷保持時間を最大化できる。
また、本発明の半導体記憶装置は前記請求項14に示される構成を有している。すなわち、請求項1〜4,9のいずれかに記載の半導体集積回路において、前記内部電圧が前記ダイナミックRAMの主電源電圧である。
特に消費電流が大きく、かつ周波数依存性をもつDRAM主電源電圧を従来のように外部から印加して冗長判定を行った場合、ボード上配線等によるインダクタンスやグラウンドノイズの影響を大きく受け、実動作時との電圧レベルが大きくずれる可能性があったが、本発明の構成を用いることで、スクリーニング時と実動作時で主電源電圧レベルを同一化できるため、高精度なスクリーニングと動作マージンの確保が可能となる。
また、本発明の半導体記憶装置は前記請求項15に示される構成を有している。すなわち、請求項1〜4,9のいずれかに記載の半導体集積回路において、前記内部電圧がワード線昇圧電圧である。
実動作時のワード線昇圧電圧は、チャージポンプによって発生されているためにAC的に変動しているが、従来のテスト手法のように外部電圧印加を行う場合は、このAC変動までを反映させたスクリーニングが不可能であった。本発明の構成を用いることで、スクリーニング時と実動作時で同一のワード線昇圧レベルを同一化できるため、高精度なスクリーニングと動作マージンの確保が可能となる。
また、本発明の半導体記憶装置のテスト手法は前記請求項16に示される構成を有している。すなわち、請求項5〜8,10のいずれかに記載の半導体集積回路のテスト手法において、前記内部電圧がビット線プリチャージ電圧である。
この構成によって、セルの読み出し特性つまり動作下限電圧に非常に敏感なビット線プリチャージレベルをスクリーニング時と実動作時で同一のレベルに高精度に設定できるため、確実なワーストビット救済と動作マージンの確保が可能となる。
また、本発明の半導体記憶装置のテスト手法は前記請求項17に示される構成を有している。すなわち、請求項5〜8,10のいずれかに記載の半導体集積回路のテスト手法において、前記内部電圧がセルプレート電圧である。
この構成によって、特に近年の高誘電体キャパシタ絶縁膜材料で顕著となっている、キャパシタ絶縁膜の印加電圧に大きく依存するトンネルリーク電流を、高精度なセルプレート電圧設定によるスクリーニングで最小化でき、電荷保持時間を最大化できる。
また、本発明の半導体記憶装置のテスト手法は前記請求項18に示される構成を有している。すなわち、請求項5〜8,10のいずれかに記載の半導体集積回路のテスト手法において、前記内部電圧が前記第1のメモリセルアレイの基板バイアス電圧である。
この構成によって、メモリセルトランジスタのチャネルリークとジャンクションリークを、高精度な基板バイアス電圧設定によってスクリーニングすることによって最小化でき、電荷保持時間を最大化できる。
また、本発明の半導体記憶装置のテスト手法は前記請求項19に示される構成を有している。すなわち、請求項5〜8,10のいずれかに記載の半導体集積回路のテスト手法において、前記内部電圧が前記ダイナミックRAMの主電源電圧である。
特に消費電流が大きく、かつ周波数依存性をもつDRAM主電源電圧を従来のように外部から印加して冗長判定を行った場合、ボード上配線等によるインダクタンスやグラウンドノイズの影響を大きく受け、実動作時との電圧レベルが大きくずれる可能性があったが、本発明の構成を用いることで、スクリーニング時と実動作時で主電源電圧レベルを同一化できるため、高精度なスクリーニングと動作マージンの確保が可能となる。
また、本発明の半導体記憶装置のテスト手法は前記請求項20に示される構成を有している。すなわち、請求項5〜8,10のいずれかに記載の半導体集積回路のテスト手法において、前記内部電圧がワード線昇圧電圧である。
実動作時のワード線昇圧電圧は、チャージポンプによって発生されているためにAC的に変動しているが、従来のテスト手法のように外部電圧印加を行う場合は、このAC変動までを反映させたスクリーニングが不可能であった。本発明の構成を用いることで、スクリーニング時と実動作時で同一のワード線昇圧レベルを同一化できるため、高精度なスクリーニングと動作マージンの確保が可能となる。
また、本発明の半導体記憶装置は前記請求項21に示される構成を有している。すなわち、請求項1〜4,9のいずれかに記載の半導体集積回路において、さらに1つもしくは複数のスタティックRAMと、前記スタティックRAMをテストする第2の内蔵メモリテスト手段と、ロジック回路を有する。
この構成により、ロジックテスタからのテストモード設定により、ダイナミックRAM、スタティックRAM、およびロジック回路を同時に活性化させた状態で、それらから電源ライン・グランドを介して回り込むノイズが影響する、よりSOCの実動作条件に近い条件での冗長救済判定が行われ、内部電圧レベルの微小な揺らぎに対してマージナルなビットの正確な救済が可能となる。また、同時テストによるテスト時間の短縮も可能となる。
また、本発明の半導体記憶装置は前記請求項22に示される構成を有している。すなわち、請求項21に記載の半導体集積回路において、前記第1の内蔵メモリテスト手段からの出力信号によって、前記第2の内蔵メモリテスト手段が制御されて前記スタティックRAMが活性化される。
この構成によってロジックテスタを用いずとも、スタティックRAMの活性化が可能となり、容易に高精度冗長救済判定が実施可能となる。
また、本発明の半導体記憶装置のテスト手法は前記請求項23に示される構成を有している。すなわち、請求項21または22に記載の半導体集積回路のテスト手法であり、前記複数のスタティックRAMがすべて活性化された状態、もしくはロジック回路が活性化された状態、もしくは前記複数のスタティックRAMとロジック回路が同時に活性化された状態でダイナミックRAMのファンクションテストが行われる。
このテスト手法によって、ダイナミックRAM、スタティックRAM、およびロジック回路を同時に活性化させて、それらから電源ライン・グランドラインを介して回り込むノイズがワーストとなる条件での冗長救済判定が行われ、内部電圧レベルの微小な揺らぎに対してマージナルなビットの正確な救済が可能となる。
また、本発明の半導体記憶装置は前記請求項24に示される構成を有している。すなわち、請求項21記載の半導体集積回路において、前記スタティックRAMは、複数のメモリセルからなる第2のメモリセルアレイと、参照電圧に基づいた内部電圧を発生する第2の内部電圧発生回路を備え、さらに、前記スタティックRAMの参照電圧を不揮発的に記憶する第2の揮発的参照電圧記憶手段と、前記スタティックRAMの参照電圧を揮発的に記憶する第2の揮発的参照電圧記憶手段もしくは外部端子に接続される第2の電圧制御手段と、前記第2の不揮発的参照電圧記憶手段の出力と前記第2の揮発的参照電圧記憶手段もしくは前記第2の電圧制御手段の出力を選択して前記第2の内部電圧発生回路に入力する第2のセレクタとを備える。
この構成により、今後の微細プロセスで必要となってくるスタティックRAMの内部電源の電圧レベルを精密に合わせ込んだ冗長救済判定が可能となり、スタティックRAMのマージナルビットの正確な救済も可能となる。
また、本発明の半導体記憶装置は前記請求項25に示される構成を有している。すなわち、請求項24記載の半導体集積回路において、前記第2の内部電圧が第2のメモリセルアレイの基板バイアス電圧、もしくはワード線またはビット線昇圧電源電圧である。
この構成により、微細化されたスタティックRAMの低電力化のために用いられるメモリアレイ部の基板バイアス電源や、ビット線昇圧電圧をスピード・動作下限・リーク電流が最適となるバイアスに精密に合わせ込むことができる。
従来のテスト手法では、外部から内部電源電圧を印加して冗長救済判定テストを実施するために、スクリーニングと実動作時とで内部電源のAC的な負荷特性が異なることと、負荷を駆動する電源が異なるためにその応答特性が異なっていた。このため、スクリーニング時内部電圧と実動作時内部電圧の相違によって正確なマージナルビット冗長救済が不可能であったが、本発明によって、内部電源電圧を用い、かつ実動作と同速の条件でのスクリーニングが可能となる。そのため、精度の高いワーストビット救済でマージナルビットの動作マージンの確保ができる。また、マクロごとに同一もしくは異なる内部電圧レベルでのマルチ内部電圧レベルファンクションテストを実施し、もっとも動作マージンの大きくなる内部電圧レベルを最終内部電圧として設定することで、更なる動作マージンの確保が可能となる。さらに、ファンクションテスト時にダイナミックRAM、スタティックRAM、ロジック回路を同時動作させることで、実際のSOC動作時の電源ノイズの影響までも考慮に入れた冗長救済判定が可能となり、マージナルビットの動作マージンを拡大することができる。なお、このテスト手法はダイナミックRAMだけでなく、内部電源を備えるスタティックRAM等の混載メモリの動作マージン拡大に適用可能である。
(第1の実施の形態)
以下、本発明の第1の実施の形態について、図面を参照しながら説明する。
以下、本発明の第1の実施の形態について、図面を参照しながら説明する。
図1は本発明の第1の実施の形態における半導体記憶装置の回路構成を示している。図1において、2101はメモリテスタ、2102a,2102bはDRAMマクロ、2103a,2103bは内部電圧電源、2104a,2104bはメモリ制御回路、2105a,2105bはメモリアレイである。VBP,VBP’はビット線プリチャージ電圧である。11a,11bはドライバ、12a,12bはアンプ、13a,13bは参照電圧発生回路、14a,14bは不揮発的参照電圧記憶手段であるヒューズ、15a,15bはレジスタ、16a,16bはセレクタ、17はDRAM BIST、18はシーケンサ部、19a,19bは読み出し結果判定部である。
DRAM BIST17は一般的に知られているものであって、テストモード制御信号によってテストパターンを発生する図面には記載されていないパターンジェネレータと、パターンジェネレータからの信号を受けてメモリ制御信号や書き込みデータを発生する図面には記載されていないタイミングジェネレータとから構成されるシーケンサ部18と、期待値データとメモリから読み出されたデータとを比較し、パス/フェイル判定を行う読み出し結果判定部19a,19bとを備えている。
BISTを用いることで、実動作と同速のテストが実現されるが、テスタには通常メモリテスタ2101を使用する。なぜならば、メモリのフェイルアドレス情報を解析してロウ・カラム冗長救済切断ヒューズを決定する手段をメモリテスタ2101が備えており、テストが容易であるからである。
テスト時にはテストモード制御信号によって、上記レジスタ15a,15bの出力が、上記参照電圧発生回路13a,13bに入力され、それ以外の場合は上記ヒューズ14a,14bの出力が上記参照電圧発生回路13a,13bに入力される。アンプ12a,12bおよびドライバ11a,11bによって出力電圧VBP,VBP’が上記参照電圧と同一となるように制御される。
図2に上記参照電圧発生回路13a,13bの構成を示している。図2において、VDDはDRAM主電圧、VSSは接地電圧、VREFは参照電圧、R21〜R26は抵抗、SW21〜24はスイッチ、S21〜24は電圧調整信号である。ここで、抵抗としては抵抗素子だけでなくトランジスタを用いても良い。
この構成によって、電圧調整信号がレジスタ15a,15bもしくはヒューズ14a,14bのどちらから与えられるかに関係なく、上記電圧調整信号が同一ディジタル信号でさえあれば、同一の参照電圧VREFを出力することができる。つまり、ヒューズ切断前であってもレジスタ15a,15bからヒューズ切断時と同一の電圧調整信号を入力することで、擬似的にヒューズ切断後の参照電圧が発生され、結局擬似的にヒューズ切断後の内部電源電圧を出力することができる。
以上のように構成された半導体記憶装置を用いたテスト手法について、図3に示されている本発明の第1の実施の形態における半導体記憶装置のテストフロー図を用いて説明を行う。半導体記憶装置のテストとしては、ウェハテストとパッケージテストとが順に行われる。ウェハテストとしては、DRAMテストが行われた後ヒューズ切断が行われ、その後ロジックテストが行われる。DRAMテストとしては、DC内部電源テストとファンクションテスト(実動作と同一周波数でのテスト)とが順に行われる。DC内部電源テストはメモリテスタ2101を用いて行われ、ファンクションテストはメモリテスタ2101とDRAM BIST17を用いて行われる。
ウェハテストにおけるロジックテストはロジックテスタを用いて行われる。また、パッケージテストにおけるメモリテストとロジックテストはロジックテスタを用いて行われる。
まず、ウェハ状態でのファンクションテストを行う前に、DC状態での内部電圧電源の発生電圧をモニタする。プロセスばらつき等によってモニタ電圧がターゲット電圧からずれている場合は、予め定められたテーブルに従って、電源レベル調整用ヒューズ14a,14bの切断情報を抽出する。なお、内部電源電圧モニタの前にコンタクト・電流テストが行われる。
次に、上記ヒューズ14a,14bの切断情報に基づき、ヒューズ切断時に上記参照電圧発生回路13a,13bに入力されるデータと同一のデータが上記レジスタ15a,15bから出力されるように、レジスタ15a,15bのデータを設定する。ここで、それぞれのマクロに対して異なるレジスタデータを設定することで、異なる内部電圧を発生させることができる。この結果、電源調整用のヒューズ14a,14bの切断後の内部電源出力レベルで内部電圧電源を用いて、引き続いて行われるファンクションテスト(パス/フェイルテスト)を実行することができる。
また、このファンクションテストは上記DRAM BIST17を用いることで実動作と同速の条件で実施することができる。ファンクションテストでのパス・フェイル情報をもとに冗長救済判定が行われ、冗長救済ロウ・カラムが決定し、冗長救済ヒューズ情報(切断ヒューズデータ)が抽出される。ファンクションテスト終了後に、トリミング装置を使って、内部電源調整用ヒューズと冗長救済用ヒューズとをまとめて切断し、パッケージ検査を最終的に実施することになる。
つまり、本発明の実施の形態をとることによって、ファンクションテスト(冗長救済)時と実動作時とでは、内部電源が駆動する負荷のAC特性は全く同一であり、かつ駆動電源が同一であるので、電源自体の応答特性も全く同一にできる。このため、ファンクションテスト時と実動作時とにDRAMコアに供給される内部電源電圧レベルは全く同一となる。したがって、電圧変動に対して敏感なマージナルビットを正確に検出し、冗長救済することで動作マージンを向上させることができる。さらに、複数のマクロを同時にテストあるいは活性化させることによって、電源ライン・グランドラインからのノイズの回り込みが最も厳しい条件下で冗長救済判定を行うことができる。
ここでは、DRAMマクロが2つの場合について示しているが、別にそれ以上でも以下でも構わない。また、ヒューズやレジスタはそれぞれのDRAMマクロ内に配しているが、マクロの外に配しても良い。また、電圧制御データはレジスタ15a,15bを介してセレクタ16a,16bに供給されているが、直接供給されても良い。また、電圧制御データは外部端子から入力されても、DRAM BIST17から入力されても良い。
(第2の実施の形態)
以下、本発明の第2の実施の形態について、図面を参照しながら説明する。
以下、本発明の第2の実施の形態について、図面を参照しながら説明する。
図4は本発明の第2の実施の形態における半導体記憶装置の回路構成を示している。図4において、2201はメモリテスタ、2202a,2202bはDRAMマクロ、2203a,2203bは内部電圧電源、2204a,2204bはメモリ制御回路、2205a,2205bはメモリアレイである。41a,41bはドライバ、42a,42bはアンプ、43a,43bは参照電圧発生回路、44a,44bは不揮発的参照電圧記憶手段であるヒューズ、45a,45bはレジスタ、46a,45bはセレクタ、47はDRAM BIST、48はシーケンサ部、49a,49bは読み出し結果判定部、410a,410bは電圧チューニング部である。
電圧チューニング部410a,410bは、例えば特開2001−35199号公報に記載されている電圧チューニング回路で構成され、外部(メモリテスタ2201)から与えられた参照電圧と内部発生電圧(モニタ電圧)とが同一となるように上記レジスタ45a,45bをDRAMマクロ2202a,2202bごとに設定できる。その他の構成は、図1に示される構成と同様であるので詳細な説明は省略する。
次に図5に示すテストフロー図を用いて説明を行う。半導体記憶装置のテストとしては、ウェハテストとパッケージテストとが順に行われる。ウェハテストとしては、DRAMテストが行われた後ヒューズ切断が行われ、その後ロジックテストが行われる。DRAMテストとしては、DC内部電源テストとファンクションテスト(実動作と同一周波数でのテスト)とが順に行われる。DC内部電源テストのうちコンタクト・電流テストはメモリテスタ2201を用いて行われ、内部電圧チューニング回路による電源調整用レジストデータ決定はメモリテスタ2201とDRAM BIST47を用いて行われる。ファンクションテストはメモリテスタ2201とDRAM BIST47を用いて行われる。半導体記憶装置のテストとしては、ウェハテストとパッケージテストとが順に行われる。
ウェハテストにおけるロジックテストはロジックテスタを用いて行われる。また、パッケージテストにおけるメモリテストとロジックテストはロジックテスタを用いて行われる。
ファンクションテスト前のDC内部電源テスト時に、電圧チューニング部410a,410bを動作させることで、すべてのマクロを外部から印加された参照電圧と同一の電圧に設定できる。上記電圧チューニング部410a,410bによって決定されたレジスタデータは、電源調整用ヒューズ切断データと同一となる。その他フローは図3と同様であるので詳細な説明は省略する。
このようなDRAM BIST47に内部電圧をチューニングする電圧チューニング部410a,410bが内蔵される構成によって、内蔵DRAMマクロ数が増大した際も、メモリテスタ2201のDC電圧モニタチャネル数に律速されずに、上記レジスタ45a,45bに対して同一もしくは異なるデータを書き込むことで、複数のDRAMマクロの内部電源電圧をすべて同一の電圧に容易に設定をすることができ、かつ高精度な冗長救済判定が可能となる。
もちろん、ここでは電圧チューニング部を各DRAMマクロごとに設けているが、複数のDRAMマクロに対して共通に設けても良い。また参照電圧はすべてのDRAMマクロに対して共通としているが、各DRAMマクロに対して個別に供給することもできる。
(第3の実施の形態)
以下、本発明の第3の実施の形態について、図面を参照しながら説明する。
以下、本発明の第3の実施の形態について、図面を参照しながら説明する。
図6は本発明の第3の実施の形態における半導体記憶装置の回路構成を示している。図6において、2301はメモリテスタ、2302a,2302bはDRAMマクロ、2303a,2303bは内部電圧電源、2304a,2304bはメモリ制御回路、2305a,2305bはメモリアレイである。61a,61bはドライバ、62a,62bはアンプ、63a,63bは参照電圧発生回路、64a,64bは不揮発的参照電圧記憶手段であるヒューズ、65a,65bはレジスタ、66a,65bはセレクタ、67はDRAM BIST、68はシーケンサ部、69a,69bは読み出し結果判定部である。
この構成は図1から電圧モニタ端子を取り払っており、DRAM BIST67から電圧制御データが各マクロに入力される構成である。その他については図1と同様の構成であるので詳細な説明は省略する。
次に図7に示すテストフロー図を用いて説明を行う。半導体記憶装置のテストとしては、ウェハテストとパッケージテストとが順に行われる。半導体記憶装置のテストとしては、ウェハテストとパッケージテストとが順に行われる。ウェハテストとしては、DRAMテストが行われた後ヒューズ切断が行われ、その後ロジックテストが行われる。DRAMテストとしては、DC内部電源テストとファンクションテスト(実動作と同一周波数でのテスト)とが順に行われた後、複数の内部電圧テストの結果から最適内部電圧および冗長救済ロウ・カラムを決定し、切断ヒューズデータを決める。DC内部電源テストであるコンタクト・電流テストはメモリテスタ2301を用いて行われ、ファンクションテストはメモリテスタとDRAM BIST67を用いて行われる。
ウェハテストにおけるロジックテストはロジックテスタを用いて行われる。また、パッケージテストにおけるメモリテストとロジックテストはロジックテスタを用いて行われる。
図7には、電圧モニタの結果から予め定めたターゲット電圧に設定するのではなく、実際に異なる内部電圧レベルで複数のファンクション(冗長救済判定)テストを実施し、その結果から最適な内部電圧レベルを選択するフローを示している。最適な内部電圧レベルを決定するある一手法としては、ファンクションテストの結果、最もフェイル数の少ない内部電圧値を最適電圧値とするという手法である。
本発明の実施の形態をとることによって、前記第1の実施の形態と同様に、ファンクションテスト時と実動作時での内部電源電圧誤差を完全になくした冗長救済判定テストを行いながら、かつ、そもそも従来からのテスト手法で課題である、最初に定めていた内部電源のターゲット電圧自体が、個々のチップにおいては最適とは限らないという課題を解決することができる。複数のDRAMマクロに対して、最終的に最も大きな動作マージンを達成できたそれぞれの内部電圧調整用レジスタ値をそれぞれの切断ヒューズデータ値とすることで、各DRAMマクロ個別に、実動作を反映させた最適な内部電圧設定およびその内部電圧値での高精度な冗長救済判定が可能となる。また、電圧モニタを特に必要としないため、搭載マクロ数が増大した際でもテスタチャネル律速を引き起こすことがない。また、すべてのDRAMマクロの電圧調整用レジスタに対して同一の電圧設定データを与えて複数のテストを行うとすれば、容易にDRAM BIST67から電圧制御データを制御できる。
もちろん、電圧モニタ端子を備えた構成、あるいはテスタから電圧制御データを制御する構成に対して上記テスト手法を適用しても良い。
(第4の実施の形態)
以下、本発明の第4の実施の形態について、図面を参照しながら説明する。
以下、本発明の第4の実施の形態について、図面を参照しながら説明する。
図8は本発明の第4の実施の形態における半導体記憶装置の回路構成を示している。図8において、2401はメモリテスタ、2402a,2402bはDRAMマクロ、2403a,2403bは内部電圧電源、2404a,2404bはメモリ制御回路、2405a,2405bはメモリアレイ、2406はSRAMマクロ、2407はロジック回路である。81a,81bはドライバ、82a,82bはアンプ、83a,83bは参照電圧発生回路、84a,84bは不揮発的参照電圧記憶手段であるヒューズ、85a,85bはレジスタ、86a,86bはセレクタ、87はDRAM BIST、88はシーケンサ部、89a,89bは読み出し結果判定部、810はSRAM BIST(もしくはSRAM BISR(Built In Self Repair))である。
この構成は、図1に示した構成に対してSOCで同一半導体基板上に形成されるSRAMマクロ2406とそれをテストするためのSRAM BIST810およびロジック回路2407が加わり、上記SRAM BIST810がDRAM BIST87によって制御される構成を示している。
次に図9に示すテストフロー図を用いて説明を行う。半導体記憶装置のテストとしては、ウェハテストとパッケージテストとが順に行われる。ウェハテストとしては、DRAMテストが行われた後ヒューズ切断が行われ、その後ロジックテストが行われる。DRAMテストとしては、DC内部電源テストとファンクションテスト(実動作と同一周波数でのテスト)とが順に行われる。DC内部電源テストはメモリテスタ2401を用いて行われ、ファンクションテストはメモリテスタ2401とDRAM BIST87を用いて行われる。ファンクションテスト時において、SRAMマクロ2406および/またはロジック回路2407がアクティブとなる。
ウェハテストにおけるロジックテストはロジックテスタを用いて行われる。また、パッケージテストにおけるメモリテストとロジックテストはロジックテスタを用いて行われる。
図9に示しているように、DRAMマクロ2402a,2402bのファンクションテスト時にDRAM BIST87からの制御信号によって、SRAM BIST810を介してSRAMマクロ2406を活性化あるいはテストできる。また同時にメモリテスタ2401からロジック回路2407を活性化(あるスキャンテストパターンを実行)することもできる。
本発明の実施の形態をとることによって、通常SOCチップ動作時の電源ライン・グランドを介したノイズを再現したマージナルビットの高精度冗長救済判定が可能となる。特に、すべての複数SRAMマクロおよびロジック回路を同時活性すると、実際のSOC動作時の電源ライン・グランドラインを介するノイズワースト条件を再現したマージナルビットの冗長救済判定が可能となる。また、SRAM活性化時にSRAM自身のテストを実施することで、テスト時間の短縮も実現できる。
もちろん、SRAM BIST810はSRAM BISRでも良い。また、ここではSRAM BISTがDRAM BISTに制御される構成を示しているが、SRAM BISTを直接テスタから制御する構成でも同様の効果を得ることができる。
(第5の実施の形態)
以下、本発明の第5の実施の形態について、図面を参照しながら説明する。
以下、本発明の第5の実施の形態について、図面を参照しながら説明する。
図10は本発明の第5の実施の形態における半導体記憶装置の回路構成を示している。図10において、2501はロジックテスタ、2502a,2502bはDRAMマクロ、2503a,2503bは内部電圧電源、2504a,2504bはメモリ制御回路、2505a,2505bはメモリアレイ、2506はSRAMマクロ、2507はロジック回路である。101a,101bはドライバ、102a,102bはアンプ、103a,103bは参照電圧発生回路、104a,104bは不揮発的参照電圧記憶手段であるヒューズ、105a,105bはレジスタ、106a,106bはセレクタ、107はDRAM BISR、108はシーケンサ部、109a,109bは読み出し結果判定部、1010a、1010bは電圧調整ヒューズ用レジスタ、1011はSRAM BIST(もしくはSRAM BISR)である。
図10の構成は、図8の構成に対してDRAM BIST87がDRAM BISR107に置き換わっている。つまり、図示されていない冗長救済判定手段を備えた内蔵テスト回路となっている。また、上記DRAM BISR107は電源調整用切断ヒューズデータを記憶するレジスタ1010a,1010bも備えており、さらにDRAMがBISRを備えたことでDRAMテストをロジックテスタ2501で行う構成としている。また、電圧調整用ヒューズ104a,104bには一般的な電気ヒューズを用いる構成としている。
次に図11に示すテストフロー図を用いて説明を行う。半導体記憶装置のテストとしては、ウェハテストとパッケージテストとが順に行われる。ウェハテストとしては、DRAMテストが行われた後ヒューズ切断が行われる。DRAMテストとしては、DC内部電源テストとファンクションテスト(実動作と同一周波数でのテスト)とが順に行われる。ウェハテストはロジックテスタ2501とDRAM BISR107とSRAM BISRを用いて行われる。ファンクションテスト時において、SRAMマクロ2506についてテストが行われ、および/またはSRAMマクロ2506がアクティブとなる。またこのときに、ロジックテストが行われ、および/またはロジック回路2507がアクティブとなる。
また、パッケージテストにおけるメモリテストとロジックテストはロジックテスタを用いて行われる。
図11に示しているように、DRAMのファンクションテスト時にDRAM BISR107からの制御信号によって、SRAM BIST1011を介してSRAMマクロ2507を活性化あるいはテストできる。また同時にロジックテスタ2501からロジック回路2507を活性化あるいはテストすることもできる。
本発明の実施の形態をとることによって、ロジックテスタ2501を使ってDRAMマクロ2502a,2502b,SRAMマクロ2506,ロジック回路2507をすべて並列でテストでき、しかも実際のSOC動作時の電源ライン・グランドを介するノイズワースト条件を再現した、DRAMマクロのマージナルビットの冗長救済判定が可能となる。さらに、電圧調整用ヒューズ104a,104bに電気ヒューズを用い、かつDRAM BISR107に内蔵される電圧調整ヒューズ用レジスタ110a、110bのデータを用いることで、専用のトリミング装置を用いず(つまりロジックテスタ2501を用いて)ヒューズ切断ができる。これらにより、冗長救済精度を向上させながらテスト工数削減とテスト時間が可能となる。
(第6の実施の形態)
以下、本発明の第6の実施の形態について説明する。
以下、本発明の第6の実施の形態について説明する。
本発明の第6の実施の形態は、特に上記不揮発的参照電圧記憶手段が電気ヒューズである時のみに可能なDRAM内部電源の高精度設定手法である。
図12のテストフロー図に基づいて説明を行う。上記本発明の第5の実施の形態でも説明したように、電気ヒューズを用いることで、ヒューズ切断自体をロジックテスタ上で行える。この場合、DC内部電圧モニタの結果から電源調整用ヒューズを切断して、内部電圧出力を調整後の値とした状態でファンクション(冗長救済判定)テストを実施することで高精度な冗長救済判定が可能となる。
このとき、従来ならば、電源調整用ヒューズ切断と冗長救済用ヒューズ切断を別々に行うためには、ヒューズトリミング装置を2度用いる必要がありテスト工数のオーバーヘッドが大きかったが、本発明の実施の形態ではテストとヒューズ切断がすべてロジックテスタ上で実施できるため、その課題は発生しない。また、本実施の形態においては、特に上記揮発的参照電圧記憶手段を必ずしも必要としないために、チップ面積の削減も可能となる。
上記第1から第6の発明の実施の形態においては、VBP内部電圧電源を例に挙げて説明してきたが、言うまでもなく前記VCP,VBB,VDD,VPP回路に関しても同様の構成およびテスト手法を用いることができる。
(第7の実施の形態)
以下、本発明の第7の実施の形態について説明する。
以下、本発明の第7の実施の形態について説明する。
本発明の第7の実施の形態は、上で記載したDRAM内部電源の高精度設定手法を、SRAMの内部電源に対しも同様に適用する形態である。現状、SRAMは内部電源を備えていないことが通常であるが、今後の微細化に伴ってリーク電流の増大やスタティックノイズマージンの減少が課題となっており、この対策のために例えばアレイ部の基板バイアス用電源や、ワード線、ビット線昇圧用電源が用いられる可能性がある。
本発明の実施の形態をとることによって、これらのSRAMの内部電源電圧を精密に設定し、マージナルビットの冗長救済を高精度に実施することができる。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えるべきであり、本発明の技術的思想の範囲内で様々な変形が可能であることはいうまでもない。
本発明にかかる半導体記憶装置およびそのテスト手法は、内部電源を用い、かつ実動作と同速の冗長救済判定を実施することによって、高精度の冗長救済判定を実現し、DRAMに限らずSRAMやその他の内部電源を有するメモリでの内部電源電圧設定精度の向上と冗長救済精度向上によるメモリ動作マージン向上を実現する手法として有用である。
VBP,VBP‘・・・ビット線プリチャージ電圧
VDD・・・DRAM主電圧
VSS・・・接地電圧
VREF・・・参照電圧
R21〜26・・・抵抗
SW21〜24・・・スイッチ
S21〜24・・・電圧調整信号
R・・・寄生抵抗
L・・・寄生インダクタンス
1,11a/b,41a/b,61a/b,81a/b,101a/b・・・ドライバ
2,12a/b,42a/b,62a/b,82a/b,102a/b・・・アンプ
3,13a/b,43a/b,63a/b,83a/b,103a/b・・・参照電圧発生回路
4,14a/b,44a/b,64a/b,84a/b,104a/b・・・ヒューズ
5,15a/b,45a/b,65a/b,85a/b,105a/b・・・レジスタ
6,16a/b,46a/b,66a/b,86a/b,106a/b・・・セレクタ
7,17a/b,47a/b,67a/b,87a/b,107a/b・・・DRAM BIST
18,48,68,88,108・・・シーケンサ部
19a/b,49a/b,69a/b,89a/b,109a/b・・・読み出し結果判定部
410a/b・・・電圧チューニング部
810,1011・・・SRAM BIST(SRAM BISR)
1010a/b・・・電圧調整ヒューズ用レジスタ
VDD・・・DRAM主電圧
VSS・・・接地電圧
VREF・・・参照電圧
R21〜26・・・抵抗
SW21〜24・・・スイッチ
S21〜24・・・電圧調整信号
R・・・寄生抵抗
L・・・寄生インダクタンス
1,11a/b,41a/b,61a/b,81a/b,101a/b・・・ドライバ
2,12a/b,42a/b,62a/b,82a/b,102a/b・・・アンプ
3,13a/b,43a/b,63a/b,83a/b,103a/b・・・参照電圧発生回路
4,14a/b,44a/b,64a/b,84a/b,104a/b・・・ヒューズ
5,15a/b,45a/b,65a/b,85a/b,105a/b・・・レジスタ
6,16a/b,46a/b,66a/b,86a/b,106a/b・・・セレクタ
7,17a/b,47a/b,67a/b,87a/b,107a/b・・・DRAM BIST
18,48,68,88,108・・・シーケンサ部
19a/b,49a/b,69a/b,89a/b,109a/b・・・読み出し結果判定部
410a/b・・・電圧チューニング部
810,1011・・・SRAM BIST(SRAM BISR)
1010a/b・・・電圧調整ヒューズ用レジスタ
Claims (25)
- 複数のメモリセルからなる第1のメモリセルアレイと、参照電圧に基づいた内部電圧を発生する第1の内部電圧発生回路とを備える1つもしくは複数のダイナミックRAMと、
前記参照電圧を不揮発的に記憶する第1の不揮発的参照電圧記憶手段と、
前記参照電圧を揮発的に記憶する第1の揮発的参照電圧記憶手段もしくは外部端子に接続される第1の電圧制御手段と、
前記第1の不揮発的参照電圧記憶手段の出力と前記第1の揮発的参照電圧記憶手段もしくは前記第1の電圧制御手段の出力を選択して前記第1の内部電圧発生回路に入力するセレクタと、
書き込み/読み出しアドレスと書き込みデータとを含むテスト信号を発生するシーケンサ部、および前記シーケンサ部からのテスト信号と前記ダイナミックRAMから読み出したデータ内容とを比較することによりテスト結果を判定する1つもしくは複数の結果判定部を有する第1の内蔵メモリテスト手段と
を備えた半導体集積回路。 - 前記第1の内蔵メモリテスト手段は、前記複数のダイナミックRAMにおける前記第1の揮発的参照電圧記憶手段の書き込みデータ値を個別に変更し、外部端子から与えられた参照電圧と前記複数のダイナミックRAMの内部電圧とがそれぞれ同一電圧となるようにチューニングする電圧チューニング手段を有する請求項1に記載の半導体集積回路。
- 前記第1の内蔵メモリテスト手段は、前記第1の不揮発的参照電圧記憶手段に書き込むデータの記憶手段と、冗長救済判定手段を有する請求項1または2に記載の半導体集積回路。
- 前記第1の不揮発的参照電圧記憶手段は電気ヒューズである請求項1に記載の半導体集積回路。
- 請求項1から4のいずれかに記載の半導体集積回路のテスト手法であって、前記第1の揮発的参照電圧記憶手段により揮発的に記憶された参照電圧に基づいて発生された内部電圧でかつ、実チップと同一動作速度でダイナミックRAMのファンクションテストを実施する半導体集積回路のテスト手法。
- 前記複数のダイナミックRAMが、すべて活性化された状態でダイナミックRAMの前記ファンクションテストが行われる請求項5記載の半導体集積回路のテスト手法。
- 前記ファンクションテスト時に前記第1の揮発的参照電圧記憶手段に書き込まれるデータと、前記ファンクションテスト後に前記第1の不揮発的参照電圧記憶手段に書き込まれるデータとが同一である請求項5記載の半導体集積回路のテスト手法。
- 前記第1の揮発的参照電圧記憶手段に複数の異なるデータを書き込むことで、複数の内部電圧レベルで前記ファンクションテストを実施し、前記ファンクションテスト後に前記複数の異なる参照電圧設定データうちのいずれかの参照電圧設定データが前記不揮発的記憶手段に書き込まれる請求項5記載の半導体集積回路のテスト手法。
- 複数のメモリセルからなる第1のメモリセルアレイと、参照電圧に基づいた電圧を発生する第1の内部電圧発生回路を備える1つもしくは複数のダイナミックRAMと、
前記参照電圧を不揮発的に記憶する電気ヒューズと、
書き込み/読み出しアドレスと書き込みデータとを含むテスト信号を発生するシーケンサ部、および前記シーケンサ部からのテスト信号と前記ダイナミックRAMから読み出したデータ内容とを比較することによりテスト結果を判定する1つもしくは複数の結果判定部を有する第1の内蔵メモリテスト手段と
を備えた半導体集積回路。 - 請求項9に記載の半導体集積回路のテスト手法であって、前記参照電圧を不揮発的に記憶する電気ヒューズを切断した後に、冗長救済判定テストを実施する半導体集積回路のテスト手法。
- 前記内部電圧がビット線プリチャージ電圧である請求項1〜4,9のいずれかに記載の半導体集積回路。
- 前記内部電圧がセルプレート電圧である請求項1〜4,9のいずれかに記載の半導体集積回路。
- 前記内部電圧が前記第1のメモリセルアレイの基板バイアス電圧である請求項1〜4,9のいずれかに記載の半導体集積回路。
- 前記内部電圧が前記ダイナミックRAMの主電源電圧である請求項1〜4,9のいずれかに記載の半導体集積回路。
- 前記内部電圧がワード線昇圧電圧である請求項1〜4,9のいずれかに記載の半導体集積回路。
- 前記内部電圧がビット線プリチャージ電圧である請求項5〜8,10のいずれかに記載の半導体集積回路のテスト手法。
- 前記内部電圧がセルプレート電圧である請求項5〜8,10のいずれかに記載の半導体集積回路のテスト手法。
- 前記内部電圧が前記第1のメモリセルアレイの基板バイアス電圧である請求項5〜8,10のいずれかに記載の半導体集積回路のテスト手法。
- 前記内部電圧が前記ダイナミックRAMの主電源電圧である請求項5〜8,10のいずれかに記載の半導体集積回路のテスト手法。
- 前記内部電圧がワード線昇圧電圧である請求項5〜8,10のいずれかに記載の半導体集積回路のテスト手法。
- さらに1つもしくは複数のスタティックRAMと、前記スタティックRAMをテストする第2の内蔵メモリテスト手段と、ロジック回路を有する請求項1〜4,9のいずれかに記載の半導体集積回路。
- 前記第1の内蔵メモリテスト手段からの出力信号によって、前記第2の内蔵メモリテスト手段が制御されて前記スタティックRAMが活性化される請求項21に記載の半導体集積回路。
- 請求項21または22に記載の半導体集積回路のテスト手法であって、前記複数のスタティックRAMがすべて活性化された状態、もしくはロジック回路が活性化された状態、もしくは前記複数のスタティックRAMとロジック回路が同時に活性化された状態でダイナミックRAMのファンクションテストが行われる半導体集積回路のテスト手法。
- 前記スタティックRAMは、複数のメモリセルからなる第2のメモリセルアレイと、参照電圧に基づいた内部電圧を発生する第2の内部電圧発生回路を備え、さらに、前記スタティックRAMの参照電圧を不揮発的に記憶する第2の揮発的参照電圧記憶手段と、前記スタティックRAMの参照電圧を揮発的に記憶する第2の揮発的参照電圧記憶手段もしくは外部端子に接続される第2の電圧制御手段と、前記第2の不揮発的参照電圧記憶手段の出力と前記第2の揮発的参照電圧記憶手段もしくは前記第2の電圧制御手段の出力を選択して前記第2の内部電圧発生回路に入力する第2のセレクタとを備える請求項21記載の半導体集積回路。
- 前記第2の内部電圧が第2のメモリセルアレイの基板バイアス電圧、もしくはワード線またはビット線昇圧電源電圧である請求項24記載の半導体集積回路。
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