KR100195194B1 - 반도체 메모리 장치를 위한 번인스트레스회로 - Google Patents

Abstract

본 발명은 반도체 메모리 장치를 위한 번인스트레스회로에 관한 것으로서, 다수개의 워드라인들과 다수개의 비트라인들에 의해 선택되는 다수개의 메모리셀들, 상기 다수개의 비트라인들에 의해 선택되는 메모리셀들, 상기 다수개의 비트라인들의 전압을 감지 및 증폭하는 다수개의 감지증폭기들, 상기 다수개의 메모리셀들을 번인스트레스모드로 진입시키는 스트레스인에이블 신호와 상기 스트레스인에이블 신호가 인에이블될 때 상기 다수개의 워드라인들에 소정의 전압을 각각 공급하는 복수개의 스트레스입력신호들을 입력하고 상기 복수개의 스트레스입력 신호들 중 어느 하나라도 인에이블되면 인에이블되는 제어신호를 발생하며 상기 복수개의 스트레스입력 신호들과 상기 스트레스인에이블 신호에 응답하여 다수개의 출력 신호들을 발생하여 상기 감지증폭기들이 상기 비트라인들의 전압을 감지하는 시간을 지연시키는 감지지연회로, 및 상기 제어 신호와 상기 스트레스인에이블 신호에 응답하여 상기 다수개의 메모리셀들에 필요한 플래이트전압을 발생하는 플래이트전압발생회로를 구비하는 반도체 메모리 장치를 위한 번인스트레스회로에 있어서, 상기 스트레스인에이블 신호와 상기 제어 신호를 입력하고 상기 스트레스인에이블 신호가 인에이블된 상태에서 상기 제어 신호가 인에이블되면 인에이블되고 상기 제어 신호가 디세이블되면 디세이블되는 출력 신호를 발생하는 입력신호제어부, 상기 입력신호제어부의 출력 신호를 소정 시간 지연시키는 플래이트전압제어부, 및 상기 플래이트전압제어부의 출력과 상기 제어 신호에 응답하여 단계적으로 증가하다가 단계적으로 감소하는 플래이트 전압을 반복적으로 발생하는 플래이트전압발생부를 구비함으로써 번인스트레스테스트를 통하여 셀캐패시터들의 불량을 완전히 분별해낼 수가 있다.

Description

반도체 메모리 장치를 위한 번인스트레스(Burn-in stress)회로

제1도는 번인테스트에서 발생되는 반도체 메모리 장치의 불량모드를 도시한 그래프.

제2도는 종래의 반도체 메모리 장치를 위한 번인스트레스회로도.

제3도는 본 발명의 반도체 메모리 장치를 위한 번인스트레스회로도.

제4도는 상기 제3도의 감지지연회로도.

제5도는 상기 제3도의 플레이트전압(plate voltage) 발생회로도.

제6도는 상기 제3도의 신호파형도.

본 발명은 반도체 메모리 장치의 번인스트레스회로(burn-in stress circuit)에 관한 것으로서, 특히 반도체 메모리 장치의 신뢰성을 보장하기 위한 번인스트레스회로에 관한 것이다.

반도체 메모리 장치의 집적도가 증가함에 따라 복잡한 회로를 작은 면적의 칩에 넣어야 하는 제조공정이 요구된다. 특히 데이터를 저장하는 메모리셀의 구조는 더욱 축소되어 미세화 패턴, 심한 단차등으로 인한 공정의 복잡함 때문에 제조 완료된 제품에 대한 신뢰성 및 품질의 보장이 매우 중요시되고 있는 추세이다. 그래서 반도체 메모리 장치의 내부회로에 대한 신뢰성을 보장하기 위하여 반도체 장치의 내부회로에 번인스트레스를 가한다. 그리하여 신뢰성이 낮은 반도체 장치는 번인스트레스에 의해 불량이 되고, 전기적인 테스트에 의하여 상기 불량이 된 반도체 장치를 분별해낸다. 대부분의 저신뢰성의 반도체 장치는 사용되기 시작한지 1000시간안에 불량으로 나타날 확률이 높으며, 1000시간이 지나면 불량으로 발생할 가능성은 거의 희박하다. 즉 1000시간 안에 불량으로 발생할 저신뢰성의 반도체 장치를 사용하기 전에 분별해내기 위해서 번인스트레스(높은 온도, 높은 전압, 여러 가지 신호)를 인가함으로써, 접속이 약한 부분 또는 결함부분을 가진 반도체 장치는 1000시간 이내에 불량으로 나타난다. 그러므로 상기와 같은 잠재적인 불량품을 사전에 제거하여서 반도체 장치의 질적 향상 및 신뢰도를 높여 25년간(평균) 고장 없이 사용할 수 있도록 보장하는 것이 번인스트레스의 목적이다.

이와 같은 번인스트레스는 모든 반도체 제조회사에서 사용되는 기술이다. 그런데 반도체 메모리 장치의 집적도가 향상되고 메모리셀 수의 증가로 인해 번인스트레스시간이 증가하는 추세이다. 더우기 최근에 개발되는 반도체 장치는 패키지가 다양하고 패키지의 리드와 리드사이의 피치가 작아져서 패키지 번인 보드에 탑재할 수 있는 반도체 장치의 수의 감소됨으로 테스트 비용까지 상승하고 있다. 이러한 문제점을 해결하기 위한 방법으로 보다 가혹한 번인스트레스조건인 고온(125도) 및 고전압(7V이상)을 반도체 장치에 인가하는 방법이 사용되고 있다. 또한 번인스트레스테스트의 비용 절감을 위해서 종래에 반도체 장치가 완성된 패키지상태에서 번인스트레스를 실시하던 방법에서 웨이퍼를 자른 상태의 칩이나 또는 웨이퍼 자체에 번인스트레스를 인가하고 패키지 상태에서는 번인스트레스테스트를 실시하지 않게 하여 번인스트레스테스트의 처리수를 대폭 증가시키고 있다. 그리고 보다 효율적인 번인스트레스를 실시하기 위해 초기불량을 빠른 시간에 찾아내기 위한 노력이 계속 진행중이다.

제1도는 번인스트레스테스트에서 발생되는 반도체 메모리 장치의 불량모드를 도시한 그래프이다. 그래프에서 보듯이 번인스트레스테스트에서 발생한 반도체 메모리 장치의 불량중 단일비트불량이 전체불량의 80%를 차지하고 있다. 그리고 상기 단일비트불량을 분별해내는 데는 많은 번인스트레스시간이 소요된다.

하지만 기타불량은 주변회로에 의한 신뢰도 불량으로 단일비트불량에 비해서 불량비율도 적을 뿐만 아니라 빠른 시간내에 분별되므로 실질적으로 반도체 메모리 장치의 신뢰도는 번인스트레스에서 단일비트불량을 얼마나 빨리 분별할 수 있느냐에 달려있다. 상기 단일비트불량의 원인으로는 메모리셀의 누설현상이 주원인이며, 불량의 발생 위치는 게이트산화막이나 캐패시터산화막 또는 스토리지노드의 접합부분이다.

제2도는 종래의 반도체 메모리 장치를 위한 번인스트레스회로이다. 그 구조는 반도체 메모리 장치(21)의 메모리셀들에 저장된 데이터를 감지하기 위하여 상기 메모리셀들의 비트라인 및 상보비트라인에 연결된 감지증폭기(23)들과, 상기 메모리셀들의 캐패시터(37)의 플래이트에 일정한 전압(1/2Vcc)을 제공하는 프래이트전압발생회로(25)와, 상기 감지증폭기(23)에 지연된 신호를 제공하는 감지지연회로(27)와 번인스트레스모드를 인에이블시켜주는 SE(스트레스인에이블)신호(29)와 비트라인에 연결된 메모리셀들의 워드라인들에 전압을 공급하기 위한 BP1신호(31)와 상보비트라인에 연결된 메모리셀들의 워드라인들에 전압을 공급하기 위한 BP2신호(33)로 구성되어 있다.

상기 번인스트레스회로의 동작은 SE신호(29)가 인에이블되면 BP1(31)과 BP2(33)가 인에이블된다. 그러면 워드라인에 전압이 인가되고 플래이트발생회로(25)에서 메모리셀의 스토리지노드에 전압이 인가되어 복수개의 워드라인을 인에이블시키고 동시에 억세스트랜지스터(access transistor)(35)가 온(on)되어 메모리셀캐패시터(37)의 전하가 비트라인으로 분배되어 상기 감지증폭기(23)가 메모리셀의 데이터를 감지하게 된다. 감지가 끝나면 비트라인과 상보비트라인이 디벨럽(develop)되고, 데이터를 저장하기 위해 스토리지노드에 전하를 재축적시키고 억세스트랜지스터(35)를 오프(off)시킨다.

상술한 종래의 번인스트레스회로는 복수개의 워드라인을 인에이블시켜서 억세스트랜지스터에 효과적으로 스트레스가 인가됨으로 억세스트랜지스터의 게이트산화막 불량을 효과적으로 분별할 수 있고 번인스트레스 받는 시간을 단축할 수 있지만, 상대적으로 메모리셀캐패시터는 스트레스받는 시간이 감소하여 메모리셀캐패시턴스(캐패시터산화막 또는 스토리지노드접합)의 잠재적 불량을 분별해내기에는 부족하다. 또, 메모리셀캐패시터에는 항상 동일한 전위가 같은 방향으로 존재하므로 결점이 존재하여도 완전히 분별해내지 못한다.

반도체 메모리 장치에서 메모리셀의 전하분배시 필요한 셀캐패시턴스의 확보는 필수적이지만, 반도체 메모리 장치가 고집적화됨에 따라 메모리셀의 크기는 점점 작아져서 그에 따른 메모리셀의 캐패시턴스도 점점 적어진다. 따라서 메모리셀의 스토리지노드의 캐패시턴스를 늘리기 위해서는 축소된 셀에서 유전율을 높이고 유전체의 두께를 얇게 하며 단면적은 크게 한다. 그로 인해 캐패시터의 산화막층의 터널링에 의한 산화막 누설 및 접합 누설로 인한 신뢰성 문제는 더욱 심각해진다.

따라서 본 발명의 목적은 메모리셀캐패시터의 결점을 불량화시킬 수 있는 번인스트레스회로를 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명은, 다수개의 워드라인들과 다수개의 비트라인들에 의해 선택되는 다수개의 메모리셀들, 상기 다수개의 비트라인들의 전압을 감지 및 증폭하는 다수개의 감지증폭기들, 상기 다수개의 메모리셀들을 번인스트레스모드로 진입시키는 스트레스인에이블 신호와 상기 스트레스인에이블 신호가 인에이블될 때 상기 다수개의 워드라인들에 소정의 전압을 각각 공급하는 복수개의 스트레스입력신호들을 입력하고 상기 복수개의 스트레스입력 신호들 중 어느 하나라도 인에이블되면 인에이블되는 제어신호를 발생하며 상기 복수개의 스트레스입력 신호들과 상기 스트레스인에이블 신호에 응답하여 다수개의 출력 신호들을 발생하여 상기 감지증폭기들이 상기 비트라인들의 전압을 감지하는 시간을 지연시키는 감지지연회로, 및 상기 제어 신호와 상기 스트레스인에이블 신호에 응답하여 상기 다수개의 메모리셀들에 필요한 플래이트전압을 발생하는 플래이트전압발생회로를 구비하는 반도체 메모리 장치를 위한 번인스트레스회로에 있어서, 상기 스트레스인에이블 신호와 상기 제어 신호를 입력하고 상기 스트레스인에이블 신호가 인에이블된 상태에서 상기 제어 신호가 인에이블되면 인에이블되고 상기 제어 신호가 디세이블되면 디세이블되는 출력 신호를 발생하는 입력신호제어부, 상기 입력신호제어부의 출력 신호를 소정 시간 지연시키는 플래이트전압제어부, 및 상기 플래이트전압제어부의 출력과 상기 제어 신호에 응답하여 단계적으로 증가하다가 단계적으로 감소하는 플래이트 전압을 반복적으로 발생하는 플래이트전압발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치를 위한 번인스트레스회로를 제공한다.

바람직하기는, 상기 플래이트 전압은 3가지 상태의 전압레벨을 갖는다.

상기 본 발명에 의하여 메모리셀 캐패시터의 불량을 초기에 불량화시켜서 번인스트레스시간을 단축할 수 있다.

이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.

제3도는 본 발명의 반도체 메모리 장치를 위한 번인스트레스회로도이다. 제3도를 참조하면, 번인스트레스회로는 다수개의 메모리셀(59)에 저장된 데이터를 감지하기 위하여 상기 메모리셀(59)들의 비트라인들(BL0, BL1) 및 상보비트라인들(BLB0, BLB1)에 연결된 감지증폭기들(43)과, 상기 다수개의 메모리셀(59)을 번인스트레스모드로 진입시켜주는 스트레스인에이블신호(SE)와 상기 메모리셀들(59)에 연결된 워드라인들(WL0∼WL4)에 소정 전압을 각각 공급하는 제1 및 제2스트레스입력신호들(BP1, BP2)에 입력하고 제어 신호(WL)와 출력 신호들(ΦS, ΦSD, ΦEQ)을 발생하는 감지지연회로(47), 및 제어 신호(WL)와 스트레스인에이블 신호(SE)에 응답하여 메모리셀(59)에 연결된 셀캐패시터들(57)에 3가지 상태의 전압레벨을 갖는 플래이트전압(Vp)을 제공하는 플래이트전압 발생회로(45)를 구비한다. 출력 신호들(ΦS, ΦSD, ΦEQ)은 감지증폭기들(43)이 비트라인들(BL0, BL1)과 상보비트라인들(BLB0, BLB1)의 전압들을 감지하는 것을 지연시킨다.

제4도는 상기 제3도의 감지지연회로도이다. 감지지연회로(47)는 지연회로들(D1, D2), 오아게이트(OR Gate)(G1), 낸드 게이트(NAND Gate)들(G2∼G4), 전송게이트들(T1, T2), 인버터들(11∼18) 및 NMOS 트랜지스터들(Q1, Q2)을 구비한다. 스트레스입력 신호들(BP1, BP2)은 각각 지연회로들(D1, D2)에 의해 지연된 다음 오아 게이트(G1)에 의해 논리합되어 제어 신호(WL)로써 발생한다. 제어 신호(WL)와 스트레스인에이블 신호(SE)가 하이이면 NMOS 트랜지스터(Q2)가 턴온(turn-on)되어 출력 신호(ΦS)는 하이 레벨(high level)로 되고 출력 신호(ΦSD)sms 로우 레벨로 된다. 스트레스인에이블 신호가 로우 레벨이면 전송게이트(T2)가 턴온되어 출력 신호들(ΦS, ΦSD)은 외부 신호(ΦX)에 의해 결정된다. 제어 신호(WL)와 스트레스인에이블 신호(SE) 및 로우 어드레스(Row Address) 신호들(RAi, RAj)에 의해 등화 신호(ΦEQ)가 결정된다. 스트레스입력 신호들(BP1, BP2)이 모두 로우 레벨이면 등화 신호(ΦEQ)는 로우 레벨로 된다.

즉, 스트레스입력 신호들(BP1, BP2)과 스트레스인에이블 신호(SE)가 하이로 인에이블된 상태에서는 메모리셀(59)에 저장된 데이터는 비트라인들(BL0, BL1)과 상보비트라인들(BLB0, BLB1)을 통해서 감지증폭기들(43)로 전달되고, 즉, 스트레스입력 신호들(BP1, BP2)과 스트레스인에이블 신호(SE)가 로우 레벨로 디세이블된 상태에서는 비트라인들(BL0, BL1)과 상보비트라인들(BLB0, BLB1)은 등화 신호(ΦEQ)에 의해 등화된다.

제5도는 상기 제3도의 플래이트전압발생 회로도이다. 제5도를 참조하면, 플래이트전압발생 회로(45)는 입력신호제어부(61)와 플래이트전압제어부(63) 및 플래이트전압발생부(65)로 구성되어 있다. 상기 입력신호제어부(61)는 스트레스인에이블 신호(SE)를 제어 신호(WL)가 입력으로 들어와서 상기 플래이트전압제어부(63)를 제어하기 위한 하나의 출력을 발생한다. 플래이트전압제어부(63)는 상기 입력신호제어부(61)의 출력을 받아서 서로 상반된 전압레벨을 갖는 두 개의 출력들을 발생한다. 상기 플래이트전압발생기(65)는 상기 플래이트전압제어부(63)의 출력들과 제어 신호(WL)를 입력하여 3가지 상태의 전압레벨로 연속적으로 변하는 플래이트전압(Vp)을 발생시킨다. 플래이트전압(Vp)은 메모리셀(59)이 연속적으로 동작하는 동안 스토리지노드의 전위 즉, 셀캐패시터들(57)의 전위를 임의로 변경시키면서 셀캐패시터들(57)의 산화막 및 접합의 초기 불량을 가속화시킨다.

제6도는 상기 제3도의 신호파형도이다. 번인스트레스모드를 인에이블시키기 위해서 스트레스인에이블 신호(SE)가 로우 레벨에서 하이 레벨로 인에이블되면, 스트레스입력 신호들(BP1, BP2)이 인에이블된다. 스트레스입력 신호들(BP1, BP2)에 의해 제어 신호(WL)와 감지지연회로(47)의 출력 신호들(ΦS, ΦSD, ΦEQ)이 인에이블되면, 플래이트전압 발생회로(45)는 스트레스인에이블 신호(SE) 및 제어 신호(WL)를 입력하여 3가지 상태의 전압 레벨, 예를 들어 3V, 1.5V, 0V의 플래이트전압(Vp)을 연속적으로 발생시키고 그로 인해 셀캐패새터들(57)의 전위가 변경된다.

다음, 제6도를 참조하여 제3도의 동작을 설명하기로 한다.

먼저 스트레스인에이블 신호(SE)가 로우 레벨인 상태에서는 번인스트레스모드는 오프(off)되어 반도체 메모리 장치는 정상동작을 수행한다. 예를 들어 제4도의 감지지연회로(47)에서 스트레스인에이블 신호(SE)가 로우 레벨로 유지되면 외부 신호(ΦX)의 입력이 전송게이트(T2)에 의해서 바이패스(bypass)되어 비트라인들(BL0, BL1)과 상보비트라인들(BLB0, BLB1)을 등화시키는 등화신호(ΦEQ)를 출력하는 정상동작을 수행한다.

스트레스인에이블 신호(SE)가 하이 레벨로 되면 반도체 메모리 장치는 번인스트레스모드로 진입되고 워드라인들(WL1, WL4)을 활성화시키기 위한 스트레스입력 신호들(BP1)와 워드라인들(WL0, WL2, WL3)을 활성화시키기 위한 스트레스입력 신호(BP2)에 의해 워드라인들(WL0, WL1, WL2, WL3, WL4)에 소정의 전압이 공급되면 감지지연회로(47)는 워드라인들(WL0, WL1, WL2, WL3, WL4)이 충분히 하이 레벨로 된 후에 비트라인들(BL0, BL1)의 전압들이 감지되도록 스트레스입력 신호들(BP1, BP2)을 지연시키고, 스트레스입력 신호들(BP1, BP2)은 논리합연산되어 제어 신호(WL)를 발생시킨다. 스트레스인에이블 신호(SE)가 하이 레벨인 정보를 받아서 감지지연회로(470의 전송게이트들(T1, T2)에 의해 정상모드의 외부 신호(ΦX)와 등화 신호(ΦEQ)의 통로가 단절되고, 제어 신호(WL)의 정보를 받아서 출력 신호들(ΦS, ΦSD)이 발생하여 감지증폭기들(43)을 구동시키고 제어 신호(WL)가 디세이블되면 등화 신호(ΦEQ)에 의해서 비트라인들(BL0, BL1)과 상보비트라인들(BLB0, BLB1)을 등화시킨다.

플래이트전압발생회로(45)는 스트레스인에이블 신호(SE)가 하이 레벨로 있는 동안 제어 신호(WL)의 상승가장자리(rising edge)에 동기되어 풀업트랜지스터(제5도의 67) 및 풀다운트랜지스터(제5도의 69)를 모두 턴온시켜 전압이 분할된다. 즉, Vp=(R2/R1+R2)*Vcc이다. 여기서 저항(R1)은 풀업트랜지스터(67)의 임피던스이고, 저항(R2)은 풀다운트랜지스터(69)의 임피던스이다. 상기 플래이트전압(Vp)은 저항들(R1, R2)이 같으면 Vcc/2가 된다. 다음에 플래이트전압(Vp)은 제어 신호(WL)의 하강가장자리(falling edge)에 동기되어 풀업트랜지스터(67)가 온되고 풀다운트랜지스터(69)가 오프되어 전원전압(Vcc)로 되고, 하강가장자리에는 풀업트랜지스터(67)가 오프되고 풀업트랜지스터(69)가 온되어 0볼트로 된다. 이와 같이 스트레스인에이블 신호(SE)가 하이 레벨로 있는 동안은 제어 신호(WL)의 정보를 받아서 연속적으로 플래이트전압(Vp)의 레벨이 변화된다. 따라서, 플래이트전압(Vp)을 변화시켜서 임의로 메모리셀(59)의 데이터패턴을 변경하므로 셀캐패시터들(57)의 스토리지노드와 플래이트의 전계가 계속적으로 변경되어 셀캐패시터들(57)의 산화막에 스트레스를 효과적으로 가할 수 있다.

상술한 바와 같이 본 발명에 의한 번인스트레스회로에 의해, 메모리셀(59)에 많은 결함을 가진 반도체 메모리 장치를 분별해낼 수 있도록 하였고 특히 반도체 메모리 장치가 고집적화됨에 따른 셀캐패시터들(57)의 심각한 공정상의 결함으로 발생할 수 있는 결점을 초기에 불량화시킴으로써 반도체 메모리 장치의 신뢰성을 보장할 수 있을 뿐만 아니라 번인스트레스시간을 줄일 수 있다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.

Claims (2)

1. 다수개의 워드라인들과 다수개의 비트라인들에 의해 선택되는 다수개의 메모리셀들, 상기 다수개의 비트라인들의 전압을 감지 및 증폭하는 다수개의 감지증폭기들, 상기 다수개의 메모리셀들을 번인스트레스모드로 진입시키는 스트레스인에이블 신호와 상기 스트레스인에이블 신호가 인에이블될 때 상기 다수개의 워드라인들에 소정의 전압을 각각 공급하는 복수개의 스트레스입력신호들을 입력하고 상기 복수개의 스트레스입력 신호들 중 어느 하나라도 인에이블되면 인에이블되는 제어신호를 발생하며 상기 복수개의 스트레스입력 신호들과 상기 스트레스인에이블 신호에 응답하여 다수개의 출력 신호들을 발생하여 상기 감지증폭기들이 상기 비트라인들의 전압을 감지하는 시간을 지연시키는 감지지연회로, 및 상기 제어 신호와 상기 스트레스인에이블 신호에 응답하여 상기 다수개의 메모리셀들에 필요한 플래이트전압을 발생하는 플래이트전압발생회로를 구비하는 반도체 메모리 장치를 위한 번인스트레스회로에 있어서, 상기 스트레스인에이블 신호와 상기 제어 신호를 입력하고 상기 스트레스인에이블 신호가 인에이블된 상태에서 상기 제어 신호가 인에이블되면 인에이블되고 상기 제어 신호가 디세이블되면 디세이블되는 출력 신호를 발생하는 입력신호제어부, 상기 입력신호제어부의 출력 신호를 소정 시간 지연시키는 플래이트전압제어부, 및 상기 플래이트전압제어부의 출력과 상기 제어 신호에 응답하여 단계적으로 증가하다가 단계적으로 감소하는 플래이트 전압을 반복적으로 발생하는 플래이트전압발생부를 구비하는 것을 특징으로 하는 반도체 메모리 장치를 위한 번인스트레스회로.
2. 제1항에 있어서, 상기 플래이트전압은 3가지 상태의 전압레벨을 갖는 것을 특징으로 하는 반도체 메모리 장치를 위한 번인스트레스회로.