JP2017157262A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】 本発明のフラッシュメモリは、データを入力または出力する外部入出力端子と、メモリアレイ110と、ページバッファ/センス回路170とを備える。ページバッファ/センス回路170は、外部入出力端子から入力された入力データを保持し、保持された入力データはメモリアレイ110にプログラム可能である。さらにフラッシュメモリは、ページバッファ/センス回路170に保持された入力データと、ページバッファ/センス回路170から読み出された入力データとを比較する比較回路132とを備える。
【選択図】 図8
Description
120:入出力バッファ 130:検証回路
140:アドレスレジスタ 150:コントローラ
160:ワード線選択回路 170:ページバッファ/センス回路
180:列選択回路 190:内部電圧発生正回路
Claims (15)
- 外部端子と、
メモリアレイと、
前記外部端子から入力された入力データを保持し、保持した入力データを前記メモリアレイにプログラム可能であるデータ保持手段と、
前記外部端子から前記データ保持手段に保持された入力データと、前記データ保持手段から読み出された前記入力データとを比較する比較手段と、
を有する半導体記憶装置。 - 前記比較手段は、前記入力データをプログラムするときに実施される、請求項1に記載の半導体記憶装置。
- 前記比較手段は、前記データ保持手段の同一列アドレスの入力データを比較する、請求項1または2に記載の半導体記憶装置。
- 前記データ保持手段は、入力ラインおよび出力ラインを介して前記外部端子に接続され、前記比較手段は、前記入力ライン上を伝送される入力データと前記出力ライン上を伝送される入力データとを比較する、請求項1ないし3いずれか1つに記載の半導体記憶装置。
- 前記比較手段は、テストモード時に実施される、請求項1に記載の半導体記憶装置。
- 半導体記憶装置はさらに、前記比較手段の比較結果に基づき前記データ保持手段の故障の有無を判定する判定手段を含む、請求項1ないし5いずれか1つに記載の半導体記憶装置。
- 半導体記憶装置はさらに、半導体記憶装置の動作を制御する制御手段を含み、前記制御手段は、前記外部端子から入力されたコマンドを保持可能な保持回路を含み、前記比較手段は、前記保持回路に保持された入力データと前記データ保持手段から読み出された入力データとを比較する、請求項1ないし6いずれか1つに記載の半導体記憶装置。
- 前記制御手段は、前記比較手段によりデータが不一致であるとき、前記保持回路に保持されたデータを前記データ保持手段に再入力する、請求項6または7に記載の半導体記憶装置。
- 外部端子と、当該外部端子から入力された入力データを保持するデータ保持手段と、前記データ保持手段に接続されたメモリアレイとを有する半導体記憶装置の入力データの検証方法であって、
前記外部端子から前記データ保持手段に前記入力データをロードするステップと、
前記データ保持手段にロードされた入力データを読み出すステップと、
前記データ保持手段に保持された入力データと前記データ保持手段から読み出された入力データとを比較するステップと、
を有する入力データの検証方法。 - 前記比較するステップは、入力データをプログラムするときに行われる、請求項9に記載の検証方法。
- 前記ロードするステップおよび前記読み出するステップは、1つのデータ入力サイクル中に実施される、請求項9または10に記載の検証方法。
- 前記比較するステップは、テストモード時に行われる、請求項9に記載の検証方法。
- 検証方法はさらに、前記比較するステップの比較結果に基づき前記データ保持手段の故障の有無を判定するステップを含む、請求項12に記載の検証方法。
- 前記ロードするステップは、入力ライン上を伝送される入力データを保持するステップを含み、前記比較するステップは、前記保持された入力データと前記データ保持手段から読み出される入力データとを比較する、請求項9ないし13いずれか1つに記載の検証方法。
- 前記比較するステップにより入力データが不一致であるとき、前記保持するステップにより保持されたデータを前記データ保持手段に再入力するステップを含む、請求項14に記載の検証方法。
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