JPS6223399B2 - - Google Patents
Info
- Publication number
- JPS6223399B2 JPS6223399B2 JP16924581A JP16924581A JPS6223399B2 JP S6223399 B2 JPS6223399 B2 JP S6223399B2 JP 16924581 A JP16924581 A JP 16924581A JP 16924581 A JP16924581 A JP 16924581A JP S6223399 B2 JPS6223399 B2 JP S6223399B2
- Authority
- JP
- Japan
- Prior art keywords
- write
- circuit
- memory cell
- prom
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 4
- 101100004933 Arabidopsis thaliana CYP79F1 gene Proteins 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明はPROMの書込回路に関し特に、書込時
間の自己制御機能を有する集積回路装置に関する
ものである。
間の自己制御機能を有する集積回路装置に関する
ものである。
従来、この種のPROMには紫外線消去型（UV
−PROM）や電気的消去型（EE−PROM）など
がある。現在、どのPROMセルにも同一書込時間
かけて書込んでいる。
−PROM）や電気的消去型（EE−PROM）など
がある。現在、どのPROMセルにも同一書込時間
かけて書込んでいる。
そのため、十分書込れたセルにも、さらに書込
んでいる場合がある。これにより書込電源の負坦
を増し、不必要な電流や高電圧をセルに加えダメ
ージを与える可能性がある。
んでいる場合がある。これにより書込電源の負坦
を増し、不必要な電流や高電圧をセルに加えダメ
ージを与える可能性がある。
第１図は、従来使われている書込回路とその周
辺回路である。以下Ｎチヤンネルを主体として説
明する。BUS１よりデータラツチ回路２に
DATAが取り込まれ、インバーター３を通して
NOR回路４に導入される。このNOR回路４は入
力信号５、入力信号１１そしてインバーター３が
全て低レベル（LOW）の時高レベル（High）と
なりスイツチ１４を導通さす。この時電源６が高
電圧ならPROMセル９のゲート、ドレインに高電
圧がかかり書込まれる。この時入力信号１１は
LOWなのでスイツチ１０はONせずセンスアンプ
１２には影響を与えない。
辺回路である。以下Ｎチヤンネルを主体として説
明する。BUS１よりデータラツチ回路２に
DATAが取り込まれ、インバーター３を通して
NOR回路４に導入される。このNOR回路４は入
力信号５、入力信号１１そしてインバーター３が
全て低レベル（LOW）の時高レベル（High）と
なりスイツチ１４を導通さす。この時電源６が高
電圧ならPROMセル９のゲート、ドレインに高電
圧がかかり書込まれる。この時入力信号１１は
LOWなのでスイツチ１０はONせずセンスアンプ
１２には影響を与えない。
このように、従来の回路では、第３図に示すよ
うに入力信号５、入力信号１１そしてインバータ
ー３による条件だけで書込み時間が決定される欠
点を持つていた。そのため、先に述べた弱点を有
していた。
うに入力信号５、入力信号１１そしてインバータ
ー３による条件だけで書込み時間が決定される欠
点を持つていた。そのため、先に述べた弱点を有
していた。
本発明の目的は上記欠点を解決したPROMを提
供することにある。
供することにある。
すなわち本発明は、センスアンプ部の出力と入
力データとを比較する回路を持ち、一つの書込サ
イクルの内で書込み（WRITE）モードと読み出
し（READ）モードを交互に発生させることによ
り、書込電源の負坦を減らし、不必要な時間
PROMセルに電流を流さず、又高電圧をかけな
い、さらに、PROMセルに十分書込まれたかを判
定する回路を提供するものである。
力データとを比較する回路を持ち、一つの書込サ
イクルの内で書込み（WRITE）モードと読み出
し（READ）モードを交互に発生させることによ
り、書込電源の負坦を減らし、不必要な時間
PROMセルに電流を流さず、又高電圧をかけな
い、さらに、PROMセルに十分書込まれたかを判
定する回路を提供するものである。
これにより、PROMを含む集積回路装置におい
て、書込の動作中に、書込むべきデータと指定さ
れた番地内に書込れたデータを常に比較検出する
手段を有し上記比較検出する手段の出力により書
込み動作を終了することを特徴とする集積回路装
置が得られる。
て、書込の動作中に、書込むべきデータと指定さ
れた番地内に書込れたデータを常に比較検出する
手段を有し上記比較検出する手段の出力により書
込み動作を終了することを特徴とする集積回路装
置が得られる。
次に本発明の実施例について図面を参照して説
明する。これも同様にＮチヤンネルを主体として
説明する。第２図は本発明の構成図であり、第４
図は用いるタイミング波形である。
明する。これも同様にＮチヤンネルを主体として
説明する。第２図は本発明の構成図であり、第４
図は用いるタイミング波形である。
今、バス１５を通してデータラツチ回路１６に
データが取り込まれる。PROMセル２５は初期状
態ではLOWであり入力信号２７がHighの期間に
センスアンプ２８を通して出力バツフア２９に
PROMセル２５のデータが送り込まれる。
データが取り込まれる。PROMセル２５は初期状
態ではLOWであり入力信号２７がHighの期間に
センスアンプ２８を通して出力バツフア２９に
PROMセル２５のデータが送り込まれる。
ここで、判定回路１８で出力バツフア２９とデ
ータラツチ回路１６の値が比較され同じなら出力
をHighとする。異れば出力をLOWとする。その
ため、NOR回路１９は入力信号２０判定回路１
８、インバータ１７そして入力信号２７が全て
LOWの時Highとなりスイツチ２１をONさせ、
電源２２が高電圧になつていればPROMセル２５
に書込みが始まる。
ータラツチ回路１６の値が比較され同じなら出力
をHighとする。異れば出力をLOWとする。その
ため、NOR回路１９は入力信号２０判定回路１
８、インバータ１７そして入力信号２７が全て
LOWの時Highとなりスイツチ２１をONさせ、
電源２２が高電圧になつていればPROMセル２５
に書込みが始まる。
書込みが始つても入力信号２７はHigh、LOW
を繰り返す事になるが、入力信号２７がHighの
時回路１９はLOWとなりスイツチ２１はOFFと
なり書込み状態は中止される。
を繰り返す事になるが、入力信号２７がHighの
時回路１９はLOWとなりスイツチ２１はOFFと
なり書込み状態は中止される。
この期間にPROMセル２５の書込れた状態をセ
ンスアンプ２８を通して出力バツフア２９に取込
む。そして又、判定回路１８で比較する。このよ
うに、外部から電源２２に高電圧が印加されてい
る時間が一定であつても、入力信号２７により
WRiteモードとReADモードが第４図に示すよう
に周期的に来る。
ンスアンプ２８を通して出力バツフア２９に取込
む。そして又、判定回路１８で比較する。このよ
うに、外部から電源２２に高電圧が印加されてい
る時間が一定であつても、入力信号２７により
WRiteモードとReADモードが第４図に示すよう
に周期的に来る。
そのため、たえずPROMセル２５の書込状態は
判定回路１８を通して、書込データの内容と比較
されているわけである。
判定回路１８を通して、書込データの内容と比較
されているわけである。
上記のように、半定回路１８を通して書込回路
に周期的に帰還をかけることにより、そのPROM
セルに見合つた書込時間が得られ、それ以降は書
込モードにはならないため不必要な電流を流さ
ず、又高電圧をかけずにすむ。そのため書込電源
の負坦の軽減やPROMセルに与えるダメージの減
少が得られる効果がある。
に周期的に帰還をかけることにより、そのPROM
セルに見合つた書込時間が得られ、それ以降は書
込モードにはならないため不必要な電流を流さ
ず、又高電圧をかけずにすむ。そのため書込電源
の負坦の軽減やPROMセルに与えるダメージの減
少が得られる効果がある。
第１図は、従来のPROMの1Bit分の書込回路の
概略図を示す。第２図は、本発明の一実施例を部
分的にブロツク図で示した1Bit分の書込回路の概
略図。第３図は第１図の回路を動作させるのに必
要なタイミング波形を示す。第４図は第２図の回
路を動作させるのに必要なタイミング波形を示
す。いずれの波形も書込DATAは１としてい
る。 １……バス、２……データラツチ回路、３……
インバーター、４……3NOR回路、５……入力信
号、６……電源、７……電源、８……ダイオー
ド、９……PROMセル、１０……スイツチ、１１
……入力信号、１２……センスアンプ、１３……
出力バツフアー、１４……スイツチ、１５……バ
ス、１６……データラツチ回路、１７……インバ
ーター、１８……判定回路、１９……4NOR回
路、２０……入力信号、２１……スイツチ、２２
……電源、２３……電源、２４……ダイオード、
２５……PROMセル、２６……スイツチ、２７…
…入力信号、２８……センスアンプ、２９……出
力バツフアー、３０……抵抗、３１……抵抗。
概略図を示す。第２図は、本発明の一実施例を部
分的にブロツク図で示した1Bit分の書込回路の概
略図。第３図は第１図の回路を動作させるのに必
要なタイミング波形を示す。第４図は第２図の回
路を動作させるのに必要なタイミング波形を示
す。いずれの波形も書込DATAは１としてい
る。 １……バス、２……データラツチ回路、３……
インバーター、４……3NOR回路、５……入力信
号、６……電源、７……電源、８……ダイオー
ド、９……PROMセル、１０……スイツチ、１１
……入力信号、１２……センスアンプ、１３……
出力バツフアー、１４……スイツチ、１５……バ
ス、１６……データラツチ回路、１７……インバ
ーター、１８……判定回路、１９……4NOR回
路、２０……入力信号、２１……スイツチ、２２
……電源、２３……電源、２４……ダイオード、
２５……PROMセル、２６……スイツチ、２７…
…入力信号、２８……センスアンプ、２９……出
力バツフアー、３０……抵抗、３１……抵抗。
Claims (1)
- １ 書込みデータを保持するラツチ手段と、選択
されたメモリセルのドレインに接続して該メモリ
セルの記憶状態を読み出すセンスアンプと、書込
み電源と前記メモリセルのドレインに接続したス
イツチ回路とを有するPROMを含む集積回路装置
において、書込み動作中に周期的に書込みのため
に選択されたメモリセルの読み出しを行ない、該
ラツチ手段に保持された書込みデータと上記読み
出しのときの該センスアンプの出力データとを比
較する比較手段と、該比較手段の出力、該ラツチ
手段からの信号、クロツク信号および書込み制御
信号を受けるNORゲートとを有し、上記NORゲ
ートの出力によつて前記スイツチ回路を制御する
ようにしたことを特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169245A JPS5870491A (ja) | 1981-10-21 | 1981-10-21 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169245A JPS5870491A (ja) | 1981-10-21 | 1981-10-21 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5870491A JPS5870491A (ja) | 1983-04-26 |
| JPS6223399B2 true JPS6223399B2 (ja) | 1987-05-22 |
Family
ID=15882926
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56169245A Granted JPS5870491A (ja) | 1981-10-21 | 1981-10-21 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870491A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6115882B1 (ja) * | 2016-03-04 | 2017-04-19 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6151697A (ja) * | 1984-08-21 | 1986-03-14 | Meidensha Electric Mfg Co Ltd | 不揮発性メモリへのデ−タストア方法 |
| US4698790A (en) * | 1985-07-09 | 1987-10-06 | Motorola, Inc. | Programmable read only memory adaptive row driver circuit |
| JPH01273294A (ja) * | 1988-04-25 | 1989-11-01 | Nec Ic Microcomput Syst Ltd | 電気的書込み・消去可能型メモリ装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558696A (en) * | 1978-06-30 | 1980-01-22 | Siemens Ag | Nonnvolatile memory |
-
1981
- 1981-10-21 JP JP56169245A patent/JPS5870491A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS558696A (en) * | 1978-06-30 | 1980-01-22 | Siemens Ag | Nonnvolatile memory |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6115882B1 (ja) * | 2016-03-04 | 2017-04-19 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
| JP2017157262A (ja) * | 2016-03-04 | 2017-09-07 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5870491A (ja) | 1983-04-26 |
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