JPS62502922A - 増加したデ−タ保持時間を有するダイナミック・メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 増加したデータ保持時間を有するダイナミック・メモリ又里ｑ宵景 １、発明の分野 本発明のメモリ・セルからの蓄積された電荷の漏洩を減少させるダイナミック・ メモリ集積回路に関する。

２、従来技術の説明 ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は蓄積コンデンサに所 望の電圧を加え、それによってコンデンサを充放電することにより情報を記憶す る。２進情報の場合、記憶された電圧は“ｌ”および“０”レベルと呼ばれる２ つのレベルの内の一方のレベルにある。ここで述べる設計例ではルベルは典型例 では地気に関して約３．５〜５ボルトであり、θレベルは約０ボルトである。ま たダイナミック・メモリ中に２つ以上の電圧レベルを記憶することも可能である 。これに関しては例えばエム・アオキ等の“１６レベル／セル・ダイナミック・ メモリ”　、１９８５年アイ・イー・イー・イー・インターナショナル・ソリッ ド・ステート・サーキット・コンファレンス・ダイジェスト・オブ・テクニカル ・ペーパーズ、頁２４６−２４７　（１９８５年）を参照されたい。ここで述べ る設計例では電荷はアクセス・トランジスタによって蓄積コンデンサに出し入れ される。アクセス・トランジスタは典型例では電界効果トランジスタであり、ゲ ートに加えられる電圧はソースとドレイン電極の間のチャネルを通る電荷の流れ を制御する。

ダイナミック・メモリはその性格上セル中に記憶された情報の周期的リフレッシ ュを要求する。これはコンデンサ中に記憶された電荷が漏洩することによる。こ の漏洩はコンデンサのプレートから基板に対して、またとりわけアクセス・トラ ンジスタを通して生じる。“サブ闇値漏洩゛と呼ばれる後者の現象は電荷効果ト ランジスタのチャネルがゲート電圧によって完全に非導通状態とすることが出来 ないことにより生じる。従って、センス・アンプによって供給されるリフレッシ ュ／電圧はセルに周期的に加えられる。現在、周期的リフレッシュは殆んどの場 合約４〜９ミリ秒毎に生じる。またリフレッシュは典型例では各々のメモリ・サ イクルの終りにおいて提供される。

更に、例えば“ページ・モード”および１急速列モード”の如きある種のメモリ ・アクセス・モードは、単に繰返し列アクセス動作を実行することにより選択さ れた行に沿って多数の所望のロケーションにおいてセルにアクセスすることを許 容する。これについては例えばエッチ・シー・キルシュ等の“ＩＭｂ　ＣＭＯ３ ＤＲＡＭ″、１９８５年アイ・イー・イー・イー・インターナシラナル・ソリッ ド・ステート・サーキット・コンファレンス・ダイジェスト・オプ・テクニカル ・ペーパーズ、頁２５６−２５７を参照されたい、これらのアクセス・モードに あっては、行デコーディング過程は所望のセルが選択された打上に位置している 限り、ただ１口実行すればよい、従って、メモリ・サイクルの活性部分は極めて 長時間となり得る。これらのアクセス・モードはセルがリフレッシュなしにアク セスされる時間長に対しプレミアムを課することになる。何故ならばリフレッシ ュは速いデータ読み出し動作を中断し、行デコーディング動作を再び実行するこ とを要求するからである。しかし、アクセス・トランジスタを通しての漏洩によ りページ・モードまたは急速モード期間中または長い活性サイクル期間中の要求 されたリフレッシュまでの時間期間は制限されている。更にこれらのモードにあ ては、情報保持時間は列導線がセル・アクセスの間にプリチャージされる他のア クセス・モードに比べて短い、これはプリチャージされた列導線の電圧レベルは そこに接続されたアクセス・トランジスタを通してのサブ闇値漏洩を減少させる ような電圧レベルだからである。従って、ページ・モード、急速列モード、長時 間の活性サイクル等を使用するとメモリ保持時間増加が望まれる。

更に、トランジスタの大きさの減少によるダイナミック・メモリの動作電圧が低 下する（即ち、５ボルト以下となる）傾向がある。これにより回路的理由からは アクセス・トランジスタの闇値電圧（Ｖ　ｔ　ｈ）を減少させることが望ましく なる。しかし、漏洩電流は闇値電圧の極端な非線形関数であり、従って闇値の減 少は漏洩電流の増加を許容する。従って、増加したサブ闇値漏洩電流を補償する ダイナミック・ランダム・アクセス・メモリを得ることが望まれる。

発３Ｉと１１ 本発明はアクセス・トランジスタを通しての漏洩電流を減少させるダイナミック ・メモリを考案した０本技法にあっては、低電圧状態にランチされた列導線上の 電圧はメモリ・サイクルの活性期間中Ｏボルトを越す電圧に保持される。好まし き実施例にあっては、低電圧状態にラッチされた列導線はリフレッシュ動作期間 中０ボルトに減少される。

皿匡夏国見鼠に肌 第１図は典型的な従来技術のメモリ・アレイ示す図；第２図は本発明で使用する のに適した従来技術に従うセンス・アンプを示す図； 第３図は本発明と関連する信号電圧を示す図；第４〜６図は本発明に適したセン ス・アンプ制御回路を示す図である。

詳１巳ｄ夏肌 以下の詳細な記述はメモリ・セルのアクセス・トランジスタを通しての電荷の漏 洩を減少させることによってデータの保持特性を改善したダイナミック・メモリ を関連している。第１図を参照すると、典型的なメモリ・セルにおいてはただ１ つの行導線（例えばＲ１）が所与の時間において選択されている。他の行導線’ 　（Ｒ２−Ｒｍ）は所与のメモリ・アクセス・サイクル期間中非選択状態に留ま る。（前述の如く、ページ・モード動作における如く他の行を選択する前に複数 回の列選択が生じ得る。）この行選択期間中、行１に沿うアクセス・トランジス タはＰＩ上の高電圧レベルによって導通状態とされる０図示のｎチャネル・アク セス・トランジスタの場合、この高電圧レベルは基準地気電圧■ｓｓに関して正 の電圧（例えば＋５ボルト）である。所与のアレイ中の他の（選択されない）す べての行導線上には低電圧（例えば０ポルト）が存在する。

典型的なりＲＡＭ設計においては、一度行導線が選択されると、センス・アンプ は所与のアレイ中においてすべて活性化される。

これにより各列中のセンス・アンプは選択された打上に位置する列中のメモリ・ セルの電圧レベルを検出する。検出されたレベルはまた行選択期間中保持するべ くセンス・アンプ中にラッチされる。各列は典型例ではその列の相応するセンス ・アンプに接続された２本の列導線より成る。図示の如く、列導線は平行であっ て良く、列導線はしばしば折返えされたビット線と呼ばれる。あるいは列導線は 関連するセンス・アンプから反対方向に延びていても良い、いずれの場合でも、 対の一方の導線（“真゛導線）は選択されたセルからの情報を伝送するのに対し 、他の導線じ補充”導線）は検出期間中センス・アンプに対する基準電圧を提供 する。

次に補元導線はセンス・アンプによって真導線の電圧レベルとは逆の電圧レベル にラッチされる。

前述の仕組によりメモリ・サイクルの“活性”および“リフレッシュ”期間中列 導線の１／２は高電圧状態にラッチされ、残りの１／２は低電圧状態にランチさ れる。このランチ機能は典型例ではセンス・アンプにより提供されるしかし、必 ずしもそうである必要はなく、検出およびラッチ機能は別個の手段によって提供 されても良い、一度ランチが生じると、低レベルの列導線に接続され、選択され ない打上に位置するアクセス・トランジスタは特にサブ闇値漏洩の影響うけやす い。これはこのトランジスタによってアクセスされる記憶コンデンサ中に蓄えら れた１　（高電圧）レベルはサブ閾値漏洩によりアクセス・トランジスタを通し て放電する傾向にあるからである。

本発明は低レベルに向う列導線をメモリ・サイクルの活性期間のほとんどの時間 Ｏボルトを越す電圧レベルに保持することによってアクセス・トランジスタを通 してのサブ闇値漏洩を実質的に減少させる。ここで例として述べる実施例では、 これはセンス・アンプに加えられるラッチ電圧を制御することにより実現されて いるが、他の方法もまた可能である。第２図を参照すると、本発明で使用するの に適したセンス・アンプが示されている。センス・アンプの設計それ自体は問題 ではなく、他の設計法を用いても良い。列導線ＣｎおよびでＴは第２図の下部に 位置するメモリ・セルに延びている。導ｖＡＳｎおよびπはセンス・アンプの上 に位置する列デコーダに接続されている。

第２図の下部にはプリチャージ・トランジスタ２Ｏ７およびＭ２Ｏ３が示されて いる。メモリ・サイクルの回復期間中、高電圧レベルＰＣＢはＭ２Ｏ７およびＭ ２０Ｂを導通させる。これにより列導ｖＡＣｎおよびτＴは短絡され、またレギ ュラーされた電圧ＶＣＲＥＧに接続される。ＶＣＲＥＧＯ値は典型例では供給電 圧（ＶＣＣ／２）の約１／２であるが、他の値であっても良い。

プリチャージ動作の後、ＰＣＢは低レベルに戻る。他のプリチャジ法もまた可能 である。列導線ＣｎおよびでＴは部分的デカフプによりＣｎおよびＣｎからセン ス・アンプに対する容量性負荷を減少させ、かつ列に沿う選択されたセルからの 記憶された電圧の検出を許容する。他の部分的デカップリング法も可能であるし 、あるいは取除いてもよい。トランジスタＭ２Ｏ０−Ｍ２Ｏ３は通常の相補的（ 例えばＣＭＯ３）交互結合された双安定センス・アンプ回路を形成しているが、 前述の如く他の設計法を用いても良い。

センス・アンプの制御は正のラッチ信号５ＡＬＰおよび負のランチ信号５ＡＬＮ によって行なわれる。ここで示す実施例にあっ　。

ては、５ＡＬＮ信号は低レベル状態にラッチされている０列導線上の最小電圧を 制御するのに使用される。（この導線はここでは“低レベルに向う”列導線とも 呼ばれる。５ＡＬＮ信号が正に向う列導線電圧３０および負に向う列導線電圧３ １と共に第３図に示されている０図示の如く、電圧３１はメモリ・サイクルの活 性期間中Ｏボルトに達することが妨げられる。これれより選択されない打上のア クセス・トランジスタを通してのサブ闇値漏洩が減少する。これは次の理由によ る。即ちゲートソース電圧Ｖｇｓを更に負にさせるソース電圧の比較的小さな増 加により漏洩電流は大幅に減少するからである。例えばソース電圧の０．１ボル トの増加により典型例では約１桁の漏洩電流が減少する。（ｐチャネル・アクセ ス・トランジスタの場合、ソース電圧はこの効果を達成するためにゲート電圧よ り更に負とされる。）従って負に向う列導線がこの例では０．６ボルト以下に低 下することが妨げられると、この大きさの負のＶｇｓが選択されないアクセス・ トランジスタ上に得られる。何故ならば選択されないアクセス・トランジスタの ゲートはＯボルトだからである。このようにしてそこを通しての漏洩電流の数桁 の大きさの減少が得られる。現在の技術ではＯを記憶しているセル中のＯレベル を完全にリフレッシュすることを許容するために列導線がメモリ・サイクルのリ フレッシュ期間中０ポルトに達することも可能である。

５ＡＬＮの制御に通した回路が第４図に示されている。トランジスタＭ４００は 、メモリ・サイクルの終りの回復期間中にＰＣＢが高レベルになるとき、５ＡＬ ＮノードをｖＣＲＥＧに充電する。

次のメモリ・サイクルはＲＥ信号が低レベルになるとき（これは行デコード動作 を開始する。）に開始される。第３図を再び参照すると、所与の列の列導線Ｃｎ 、てｉは最初選択されたセル中に蓄積された電荷が関連する列導線に転送される ときプリチャージされた電圧（ＶＣＣ／２）から徐々に離脱を開始する０行選択 を許容するため百百が低レベルになってから一定の遅延時間の後、ＣＲＤ信号は 高レベルとなり行を選択する。現在の設計例では２０〜２５ナノ秒の後、Ｃ３Ａ ＬＰ信号は低レベルとなる０行導線選択電圧が行デコーダからも最も遠いセルに 達することを許容するため遅延が挿入されている。ＣＳ　Ａ　Ｌ　Ｐ　信号はセ ンス・アンプの５ＡＬＰノード（第２図）上に正（例えば＋５ボルト）の電圧を 発生するため反転する。Ｃ３ＡＬＰ信号はまた反転されてＣ３ＡＬＮＩ信号が発 生され、典型例では、約１０〜１５ナノ秒の一定遅延の後Ｃ３ＡＬＮ２信号が発 生される。高レベルのＣ５ＬＡＬＮ１信号はＭ４Ｏ１（そのゲートは信号Ｃ３Ｈ により低レベルに保持されている）のソースに加えられる。従って高レベル信号 はＭ４Ｏ３のゲートに加えられ、該トランジスタを導通させる。Ｍ４Ｏ３は比較 的低利得のデバイスであり、５ＡＬＮノードを０電圧（ＶＳＳ）レベルに向って 弱く引っばる役目を果している。前述の遅延の後、高レベルのＣ３ＡＬＮ２信号 はＭ　４０６のソースに加えられ、次いでＭ４Ｏ９のゲートに送られる。トラン ジスタＭ４０９はＭ４Ｏ３に比べて比較的利益の大きいデバイスであり、５ＡＬ ＮノードをＯボルトに向って強く引っばる役目を果している。このように５ＡＬ ＮをＶＳＳの方向に引っばるために複数のデバイスを使用することは当業者にあ っては周知であるが、他の技法を用いることもまた可能である。

本発明に従い、メモリ・サイクルの活性期間中、５ＡＬＮノードは０ボルト（Ｖ ＳＳ）に達することが妨げられる。これを実行するために、ＳＡ　ＬＮｉ圧はｐ チャネル・トランジスタＭ５００およびｎチャネル・トランジスタＭ５０２（第 ５図参照）より成る相補インバータに加えられる。またＭ５Ｏ２にかかる電圧を 減少させるオプショナルな保護トランジスタＭ５０１も設けられている。ゲート 電圧ＶＡＧＥは典型例では約１．２ボルトの闇値を有するデバイスに対して約５ ．５ボルトであり、これによりＭ５Ｏ２上の電圧を約４．３ボルトに制限する。

ＣＲＤ信号が高レベルのとき（第３図）、５ＡＬＮがインバータのスイッチング 闇値以下に低下するとインバータＭ５００−Ｍ５０’２の出力は高レベルに切換 ねる。インバータのスイッチング闇値はＭ５Ｏ２をＭ５Ｏ０に比べて比較的大き な利得を有するデバイスとすることをによりほぼＭ５Ｏ２のトランジスタ閾値ｖ ｔｈにセットされる。コンデンサＣ５００は次のインバータのスイッチングに遅 延を付加する。

駆動能力を増し、遅延を付加するために他の相補インバータを通して反転がおこ なわれていた後、ノードＣ３Ｈは高電圧レベルとなる。再び第４図を参照すると 、高レベルのＣ３）ｆ信号はトランジスタＭ４０１およびＭ４Ｏ６をオフとし、 プル・ダウン・トランジスタＭ４０３およびＭ４Ｏ９から正のターン・オフ電圧 を取り去る。更にトランジスタＭ４０２およびＭ４Ｏ７はオンとなり、これによ ってプル・ダウン・トランジスタＭ４０３およびＭ４Ｏ９のゲート・ドレイン電 極は短絡され、それによってこれらトランジスタがオフとなることが保証される 。弱いプル・アンプ・トランジスタＭ４０８はまたＣ３Ｈによってオンとなる。

全体としての効果はｖｔｈを伝える５ＡＬＮを捕捉することである（第３図）こ れにより瞬時的なオーバシュートによりｖｔｈより低くなることもあるが５ＡＬ ＮをＯポルトに達することが防止される。

第６図は５ＡＬＮ、従って低レベルに向う列導線を読み出し動作の残りの期間中 Ｏポルトを越した電圧に保持するのに通した回路を示している。Ｃ３Ｈが高レベ ルになると、Ｍ６Ｏ５はオフとなり、Ｍ６Ｏ７はオンとなって、保護トランジス タＭ６０６を通して導通させることによりノード６００を低電圧状態とする。こ れによりＭ６Ｏ１はオンとなり、それによってＭ６Ｏ４はオンとなる。Ｍ６Ｏ３ はまたＣ３Ｈによってオンとなることに注意されたい。レギュレートされた電圧 ＶＳＡＬＮはＭ６Ｏ２のゲート上に保持されている。この電圧は５ＡＬＮの所望 の最小値にＭ６Ｏ２にかかる闇値電圧陣下量をｖｔｈを加えたものに等しい値を 有している０例えば、５ＡＬＮが０．６ボルトに保持されており、Ｍ６Ｏ２のｖ ｔｈが１゜２ボルトであると、ＶＳＡＬＮは１．８　ホ７Ｌ／トにセントされる 。ＶＳＡＬＮを得る便利な方法は、図示の如くバンド・キャンプ電圧レギュレー タと直列に接続されたＭ６Ｏ２と型および特性が類位したダイオード接続された 電界効果トランジスタ（Ｍ２Ｏ３）を使用することである。他のレギュレータの 型は当業者にあっては周知である。Ｍ２Ｏ３のソースの電圧はゲート電圧（１， ８ボルト）から閾値電圧（１，２ボルト）を引いた所望の０．６ボルトである。

このようにして０．６ボルトはｐ−ｎバイポーラ接合電圧降下から得られるが、 他の値も使用出来る０例えば、アクセス・トランジスタのサブ閾値漏洩の大幅な 減少は０．１ボルトまたはそれ以下の最小列導線電圧に対して得られる。他方、 センス・アンプによる適切なる検出およびランチを許容するために最小電圧は列 プリチャージ電圧以下であるべきである。このようにして０．１〜１．５ボルト の範囲の列導線電圧に対する最小値が典型的な値であるが、更に広い範囲の値も 可能である。

ＲＥの高レベル状態への変位はメモリ・サイクルの活性（読み出し／書き込み） 期間の終りを示し、回復動作を開始させる０回復作用は選択された行に沿うメモ リ・セル中の情報のリフレッシュを含んでいる。１０″を記憶している中のｏｔ 圧レベルのリフレッシュを容易にするため、現在の技法はリフレッシュ期間中５ ＡＬＮ、従って低レベルに向う列導線を０ボルトにセントする機能をオプショナ ルに提供している（第３図）、このため、Ｃ３Ｈは■が高レベルになるとき低レ ベルとなる。第４図を参照すると、Ｃ３Ｈの低レベルの変位はＭ２Ｏ３およびＭ ２Ｏ３を導通させることによりプル・ダウン・トランジスタＭ４０９およびＭ２ Ｏ３をオンとし、またＭ２Ｏ３をオフとする。この動作によりＳ　Ａ　Ｌ　Ｎ、 従って低レベルに向う列導線が０ボルト（Ｖ　Ｓ　Ｓ）に達することを許容する 。Ｃ３，ＡＬＰ信号が高レベルになると（第３図）、トランジスタＭ４１１は導 通する。これによりＭ２Ｏ３のゲートは地気（Ｖ　Ｓ　Ｓ）にクランプされ、Ｍ ２Ｏ３が導通し、５ＡＬＮ　（従って列導線）を放電することが妨げられる。Ｍ ４１１はまたオプショナルな保護トランジスタＭ４１０により保護されているこ とに注意されたい。

低レベルのＣ３Ｈ信号はまたＭ２Ｏ３およびＭ２Ｏ３をオフとし、Ｍ２Ｏ３をオ ンとすることにより電圧基準回路（第６図）をオフとし、それによって高電圧レ ベルがノード６００上に加えられ、Ｍ２Ｏ３はオフとなる。その結果、ノード６ ０１上の５ＡＬＮ電圧はそこに接続された他の回路によって設定されたレベルを とることが許容される。前述の如く、Ｃ３Ｈの低レベルへ変位は百百が高レベル となるときに生じる。第５図を参照すると、これはＭ５１３’およびＭ５１０の ゲートに加えられるＣＲＥ信号（ここでＣＲＥはＲＥから誘導された反転された 信号である）よって実行される。低レベルのＣＲＥ信号は次にＭ５１３をオフと し、Ｍ５１０をオンとし、ノード５００を高レベルとし、従ってインバータＭ５ １６〜Ｍ１８によりＣＳＨを低レベルとする。

リフレッシュ動作の完了後、クロフクによって動作する行デコード信号ＣＲＤは 低レベルとなる（第３図参照）、これによってプリチャージ動作が開始され、５ ＡＬＮおよび５ＡＬＰノードおよび列導線もまたプリチャージ・レベル（ＶＣＣ ／２）に戻される。前述の如（、Ｃ３ＡＬＰ信号はＣＲＤから約３０〜４０ナノ 秒遅延されている。また高レベルのＰＣＢ信号はＭ２Ｏ３を導通させ、それによ って５ＡＬＮノードをＶＣＲＥＧにプリチャージする（第４図）、類領の回路（ 図示せず）がまた５ＡＬＰノードをＶＣＲＥＧにプリチャージする。第２図に示 す如く、高レベルのＰＣＢ信号はまた列導線ＣｎおよびτＴをＶＣＲＥＧに充電 する。このようにして回路は次の行デコード動作開始の準備を完了する。

このようにして前述の技法はＯレベル全幅のリフレッシュを許容しつつアクセス ・トランジスタを通してのサブ闇値漏洩を減少させる。しかし、θレベル全幅の リフレッシュが十分な信号マージンを保持するのに必要でない場合には、低レベ ルに向う列導線はメモリ・サイクルの活性期間中に形成された０ボルトを越すレ ベル（例えば０．６ボルト）に留まってもよい、また、本技法に従う他の回路で はセンス・アンプのランチ動作期間中低レベルに向う列導線のオーバシュートに よって、初め０ボルトに列導線が到達しても良い０次いで列導線はＯボルトを越 す選択されたレベルに戻る。サブ闇値漏洩電流の減少はメモリ・サイクル期間中 のランチされた統計時間と比較して低レベルに向う列導線が過剰電圧レベルされ ている時間にほぼ比例していることは明らかである。

メモリ・サイクルの活性期間中のラッチされた時間の少くとも大部分の時間、過 剰電圧レベルを保持することによって漏洩電流の大幅な減少が得られる。ここで 「ランチされた時間」は■が低レベルになるとき生じるプリチャージ・レベルか ら定常状態のランチされたレベルへの変位に要する時間を除外している。

書き込み動作は従来の技法よって提供される。即ち書き込みエネイブル信号（例 えばＷ百の低レベルの変位）は入出力線が前述の如く選択されたメモリ・サイク ル中に情報を入力することを許容する０選択された列の低レベルに向う列導線は 書き込み動作期間中望ましくは０ボルトを越した電圧（例えば０．６ボルト）に 保持されている。“０ルベルが選択されたセル中に書き込まれるならば、リフレ ッシュ期間中にオプショナルな０ボルト・レベルが形成されているものと仮定す ると、メモリ・サイクルのリフレッシュ期間中、全幅のＯボルトがセル中に記憶 される。あるいはセルの設計マージンが許すならば、０ボルトを越すレベル（例 えば０．６ボルト）を′Ｏｓとして取扱い、全幅のＯボルト・レベルの記憶また はリフレッシュを行う必要性を回避することも可能である。

ここではｎチャネル・アクセス・トランジスタを例として来たので１０ポルト９ がメモリ・アレイに加えられる最も負な供給電圧であることに注意されたい、（ 但し更に負のバンク・ゲート・アドバイス電圧が集積回路の基板に加えられてい る場合もある。）本技法はまたｐチャネル・アクセス・トランジスタでも使用し 得る。その場合には１０″ボルトはメモリ・アレイに加えられる最も正の供給電 圧となる。いずれの場合でも、アクセス動作期間中に選択されない行導線に加え られる電圧）およびアクセスならびにリフレッシュ動作期間中以外時間にすべて の行導線に加えられる電圧）はＯポルト電圧レベルを規定するのに使用される。

この０ポルト電圧レベルの規定は集積回路チップに通常加えられる電圧と比べて 電圧の再ラベリングを必要とする場合がある。またｐチャネル・アクセス・トラ ンジスタの場合、“Ｏボルトを越す”という用語はＯポルトより更に負の電圧を 意味する。また明らかな如く、“低電圧レベル”および“高電圧レベル”なる用 語はｎチャネルの場合と比べｐチャネルの場合には逆の極性を意味する。

第１図に示す如〈従来のメモリは典型例では列デコーダを使用しているが、本技 法はまた列デコーダの無いメモリでも使用することが出来る０例えば、選択され た行のすべての列は、単一の■１０線路に接続するために所与の列を選択するこ となしに複数個のＩ　１０ｆ！路によって同時にアクセスされ得る。更に、セル 選択能力は“ランダム”である必要はな（、一定順序で行（および列）を選択し てよい、（これは特にある型のビデオ画面表示用に有用である。）また前述の如 く列導線は典型例では対を成して配置されており、列中のメモリ・セルの半分は 一方の導線に接続され、残りの半分は他方の導線に接続されているが、これは本 発明を使用するのに必ずしも必要ではない０例えば、センス・アンプは所与の列 中のすべてのセルに単一の列導線によって接続されていて良い、センス・アンプ が差動型のものであると基準電圧（例えばＶＣＣ／２）が選択された列導線電圧 と比較するために供給される。他の型のセンス・アンプもまた可能である。メモ リの情報保持時間を増加させるための漏洩電流の減少法について述べて来たが、 他のトレード・オフ、例えばメモリ・セルの設計あるいは製造の容易さ、セル・ サイズの減少、あるいはウェーハの歩留りの増加等も可能である。

ＦＩＧ、１ ＦＩＧ、２ ＦＩＧ、３ ＦＩＧ、４ ＦＩ（３，５ ＦＩＧ、Ｇ 国ｌ！ｉ！調査報告 Ａ、ＮＮＥＸ　Ｔｏ　ＴＨＥ　！ＮＴＥ：１ＦＩＡＴ工０５＋ＡＬ　ＳＥ／’、 ＲＣＭ　ＲＥＰＯＦＬＴ　ＯＮ

Claims (1)

1. 【特許請求の範囲】 １．行および列に配置されたメモリ・セルと、行導線に電圧を加えることによっ て前記セルの行を選択する行デコーダ手段とを含む集積回路ダイナミック・メモ リであって、前記セルは行導線（Ｒ１）に接続された制御電極を有するアクセス ・トランジスタ（Ｍ１１）と、情報記憶コンデンサ（１０）に接続された第１の 被制御電極と、列導線（Ｃ１）に接続された第２の被制御電極を有し；更に列導 線に接続されたメモリ・セル中に記憶された低電圧レベルが検出されたことを応 動して列導線を低電圧状態にラッチする手段（センス・アンプ１）を含む集積回 路ダイナミック・メモリにおいて、 前記集積回路は更にメモリ・サイクルの少くとも１部分の期間中低電圧状態にラ ッチされている列導線上の電圧を０ボルトを越すレベルに保持する手段（第２図 ）を含むことを特徴とする集積回路ダイナミック・メモリ。 ２．請求の範囲第１項に記載の集積回路において、低電圧状態にラッチされた前 記列導線はメモリ・サイクルの活性期間の少なくとも殆んどの時間０ボルトを越 すレベルに保持されることを特徴とする集積回路。 ３．請求の範囲第１項に記載の集積回路において、更にリフレッシュ動作期間中 低電圧状態にラッチされた前記列導線上の電圧を０ボルトに減少させる手段（第 ４図、ＣＳＨ、Ｍ４０３、Ｍ４０９）を含むことを特徴とする集積回路。 ４．請求の範囲第１項に記載の集積回路において、０ボルトを越す前記レベルは ０．１から１．５ボルトの範囲の振幅を有することを特徴とする集積回路。