JPH0322060A - メモリエラー検出制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 大容量メモリに書込んだデータが正しく書込まれたか否
かを検出するメモリエラー検出制御方式に関し、 ノイズ等によるメモリエラーを確実に検出し得るように
することを目的とし、 ブロセンサ部にバスを介して接続され、データの書込み
及び読出しを行う大容量のデータメモリ部と、該データ
メモリ部の特性と同等のサンプルメモリ部と、前記デー
タメモリ部に比較してセットアップタイムの短いデータ
ラッチ部と、前記サンプルメモリ部と前記データラッチ
部とから読出したデータを比較する比較部とを備え、前
記データメモリ部へデータを書込むと共に、該データを
前記サンプルメモリ部とデータラッチ部とに加えて書込
み、該サンプルメモリ部とデータランチ部とから読出し
たデータを前記比較部により比較し、比較不一敗の時に
、前記プロセッサ部にメモリエラーを通知するように構
成した。

〔産業上の利用分野〕

本発明は、大容量メモリに書込んだデータが正しく書込
まれたか否かを検出するメモリエラー検出制御方式に関
するものである。

プロセッサとメモリとをバスで接続したシステムに於い
て、プロセッサによる直接的な制御やダイレクト・メモ
リ・アクセス制御等により、メモリにデータを書込む場
合、そのデータが正しく書込まれたか否かを簡単に識別
できることが要望されている。

〔従来の技術〕

各種の制御システムや監視システムは、第３図に示すよ
うに、メモリ部（ＭＥＭ）３１と、プロセッサ部（ＣＰ
Ｕ）３２と、入出力部（Ｉ／Ｏ）３３．３４とをバス３
５により接続した構戒を有し、入出力部３３．３４に図
示を省略した被制御部やデータ収集部等が接続されて、
プロセッサ部３２の制御によりデータの送出或いはデー
タの受信が行われる。又メモリ部３１は、スタティック
・ランダムアクセスメモリやダイナ旦ツク・ランダムア
クセスメモリ等により構成され、プロセソサ部３２の制
御或いはダイナミック・メモリ・アクセス制御により、
人出力部３３．３４からのデータがバス３５を介してメ
モリ部３１に転送されて書込まれ、又続出されたデータ
はバス３５を介して入出力部３３．３４に転送される。

バス３５を介して接続されたメモリ部３ｌとプロセッサ
部３２とは、従来、例えば、第４図に示す構戒を有し、
メモリ部３１は、大容量のデータメモリ部４ｌとパリテ
ィ発生器４２とパリティエラー検出器４３とを備え、又
ブロセソサ部３２はプロセッサ４５とパリティ発生器４
６とを備えている。

プロセッサ４５の制御によりデータをデータメモリ部４
１に書込む場合、パリティ発生器４６により発生された
パリティビフトと共に書込データがバス３５を介してメ
モリ部３１に転送される。

メモリ部３１に於いては、パリティ発生器４２により書
込データからのパリティビットが生戒されて、転送され
たパリティビットとの比較が行われ、比較不一敗信号が
パリティエラー検出器４３に加えられ、クロソク信号Ｃ
ＬＫのタイミングでパリティエラー検出が行われ、バリ
ティエラー検出信号はプロセソサ４５に転送される。ブ
ロセンサ４５はパリティエラー検出信号を割込信号とし
て処理し、例えば、データ書込みのりトライを行うこと
になる。

第５図はパリティエラー検出説明図であり、（ａ）はク
ロソク信号ＣＬＫ，（ｂ）はパリティ発生器４２からの
出力信号、（Ｃ）はパリティエラー検出器４３からのパ
リティエラー検出信号の一例を示し、時刻ｔ１に（ｂ）
に示すようにバリティ検出器４２からの出力信号がパリ
ティエラー検出器４３に加えられると、時刻ｔ２のクロ
ンク信号ＣＬＫの立上りのタイミングで、パリティエラ
ー検出器４３からパリティエラー検出信号が出力されて
、プロセッサ４５に転送される。

又第６図はライトサイクル説明図であり、デー？メモリ
部４１にデータを書込む場合を示し、（ａｌはチンプセ
レクト信号、（ｂｌはライトイネーブル信号、（Ｃ）は
データ、ｔ　ｃｓｗは書込時のチソプセレクト信号の確
定時間、ｔ■は書込時のセットアップタイムである。（
ａｌに示すようにチップセレクト信号がローレベルとな
った後に、（ｂ）に示すようにライトイネーブル信号が
ローレベルとなり、その後に、（Ｃｌに示すようにデー
タが立上り、セットアソブタイムｔｏｗ後に、ライトイ
ネープル信号がハイレベルに立上ると、そのタイミング
でデー，夕がデータメモリ部４１に書込まれる。即ち、
バス３５を介して転送されたデータは、このタイミング
で書込まれることになる。

〔発明が解決しようとする課題〕 前述の従来例に於いて、バス３５を介して転送されたデ
ータにノイズが重畳されて、誤ったデータがデータメモ
リ部４ｌに書込まれる状態が発生した場合、パリティ発
生器４２からはそのノイズのパルス幅に対応した狭いパ
ルス幅の出力信号がバリティエラー検出器４３に加えら
れ、パルス幅が狭いことにより、クロック信号ＣＬＫに
よりサンプリングされないことがある。例えば、第５図
の＋ａ）の時刻ｔ３のクロック信号ＣＬＫの立上りのタ
イミング後に、ノイズによって、（ｂｌの時刻ｔ４のパ
リティ発生器４２の出力信号がパリティエラー検出器４
３に加えられた場合、そのパルス幅が狭いから、バリテ
ィエラーとして検出されないことになる。

このような欠点を改善する為に、クロック信号ＣＬＫを
高速化して、パリティ発生器４２からのパルス幅の狭い
出力信号もパリティエラー検出信号として出力できるよ
うにすることが考えられるが、必要以上に高速のクロッ
ク信号を用いると、高価な回路構戒を必要とすると共に
、そのクロソク信号がノイズ源となる危険性を含む欠点
が生じる。

又第６図の（ｄｌ．　（ｅ）に示すにように、セソトア
ップタイムｔＩｌｌＷの途中にノイズが重畳された場合
、ｔｅｌに示すデータは、書込タイミング（（ｄ）に示
すライトイネーブル信号の立上りタイξング）に於いて
確定していないことになり、従って、バリティエラーが
検出されないと共に、不確定なデータがデータメモリ部
４ｌに書込まれる欠点が生じる。

本発明は、ノイズ等によるメモリエラーを確実に検出し
得るようにすることを目的とするものである。

〔課題を解決するための手段〕

本発明のメモリエラー検出制御方式は、書込データがノ
イズ等により誤ってメモリに書込まれたか否かを検出す
るものであり、第１図を参照して説明する。

プロセッサ部５にバス６を介して接続され、データの書
込み及び読出しを行う大容量のデータメモリ部１と、こ
のデータメモリ部１の特性と同等のサンプルメモリ部２
と、セットアップタイムがデータメモリ部１やサンプル
メモリ部２に比較して短いデータラッチ部３と、比較部
４とを備え、データメモリ部ｌヘデータを書込むと共に
、このデータをサンプルメモリ部２とデータラッチ部３
とに同時的に書込み、このサンプルメモリ部２とデータ
ラッチ部３とから読出したデータを比較部４により比較
し、比較不一致の時に、プロセッサ部５にメモリエラー
を通知するものである。

〔作用〕

サンプルメモリ部２は、大容量のデータメモリ部１と同
等に動作してデータの書込みを行うものであるから、第
６図の（ｄ）に示すようにノイズが重畳された場合には
、誤ったデータが書込まれることになる。これに対して
、データラッチ部３は、セットアップタイムが短いので
、ノイズによる影響を殆ど受けないで、データをラッチ
することになる。従って、データの書込動作後、比較部
４によりサンプルメモリ部２から読出したデータと、デ
ータラッチ部３のラッチデータとを比較することにより
、データが正しくデータメモリ部ｌに書込まれたか否か
を判定することができる。そして、比較部４に於ける比
較結果、不一致の場合は、データメモリ部１に書込まれ
たデータは、ノイズ等により影響を受けた場合であるか
ら、プロセッサ部５にメモリエラーを通知することにな
る。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例のブロック図であり、１０はメ
モリ部、２０はプロセッサ部、ｌ１はデータメモリ部、
１２はサンプルメモリ部、ｌ３はデータラッチ部、１４
は比較部、１５は制御部、１６はアドレスランチ部、１
７はアドレス及び制御信号バス、１８はデータパス、Ｇ
　１　−Ｇ　４はゲート回路、２１はプロセッサ、２２
はアドレス及び制御信号バス、２３はデータパス、２４
はバス２５は信号線である。

データメモリ部１ｌは、スタティック・ランダムアクセ
スメモリ或いはダイナミック・ランダムアクセスメモリ
からなり、サンプルメモリ部１２は、このデータメモリ
部１ｌと同等の特性、例えば、同一のセットアンプタイ
ムｔ．を．有するものであり、記憶容量はデータメモリ
部ｌ１と同一とすることも勿論可能であるが、原理的に
は、データメモリ部１１に１回の書込動作で書込むビッ
ト数の記憶容量があれば良いことになる。

又データランチ部１３とアドレスラッチ部１６とは、セ
ソトアソプタイムｔＤｌｌ１がデータメモリ部１１とサ
ンプルメモリ部１２に比較して短いものであり、このセ
ットアップタイムｔｆｌｗは、通常の構或のデータメモ
リ部１１及びサンプルメモリ部ｌ２は、１００〜２００
ｎＳ程度であるが、データラッチ部１３とアドレスラッ
チ部１６とは、これより短い１０〜２０ｎＳ程度のもの
である。又デークラッチ部１３は、データメモリ部１１
に１回の書込動作で書込むビント数の容量を有するもの
である。

又制御部ｌ５は、ゲート回路Ｇ　１　−Ｇ　４を制御す
ると共に、データラッチ部１３とアドレスラッチ部１６
とにラッチタイミング信号を加えるものであり、サンプ
ルメモリ部１２にデータを書込む時は、ゲート回路Ｇｌ
，Ｇ２が開かれ、又サンプルメモリ部１２からデータを
読出す時は、ゲート回路Ｇ３，Ｇ４が開かれる。又比較
部１４に於ける比較不一致によるメモリエラー検出信号
は、信号線２５を介してプロセッサ２１に、割込信号と
して加えられる。

プロセッサ２ｌの制御により、データメモリ部１ｌにデ
ータを書込む時、バス２４を介して転送される書込デー
タは、データパス１８を介してデータメモリ部１１に加
えられると共に、データラッチ部１３に加えられ、且つ
ゲート回路Ｇ１を介してサンプルメモリ部ｌ２に加えら
れる。又バス２４を介して転送されるアドレス信号は、
アドレス及び制御信号バス１７を介してデータメモリ部
ｌ１に加えられると共に、制御部ｌ５とアドレスラッチ
部１６とに加えられ、且つゲート回路Ｇ２を介してサン
プルメモリ部１２に加えられる。

従って、データメモリ部１１のアドレス信号に従った位
置にデータが書込まれ、又サンプルメモリ部ｌ２には、
アドレス信号の一部（サンプルメモリ部ｌ２の記憶容量
に従った下位ビット〉に従った位置にデータが書込まれ
、又データランチ部ｌ３にデータがラッチされる。

データメモリ部ｌ１及びサンプルメモリ部ｌ２にデータ
が書込まれた後、ゲート回路Ｇｌ，Ｇ２が閉じられて、
ゲート回路Ｇ３，Ｇ４が開かれ、サンプルメモリ部１２
に、アドレスランチ部１６にラッチされたアドレス信号
がゲート回路Ｇ３を介して続出アドレス信号として加え
られ、それによって読出されたデータは、ゲート回路Ｇ
４を介して比較部ｌ４に加えられる。又データランチ部
１３にラッチされたデータが比較部１４に加えられるか
ら、高速でラッチしたデータと、データメモリ部１１に
書込まれたデータと等価なデータとが比較されることに
なり、比較一致の時は、正常なライトサイクルが終了し
たことになり、又比較不一致の時に、ノイズ等による異
常ライトサイクルの場合であるから、比較部１４からの
メモリエラー検出信号が、信号線２５を介してプロセッ
サ２ｌに転送される。

サンプルメモリ部１２は、データパス１８のバス幅が１
６ビットである場合、１６ビットの記憶容量でも良いこ
とになるが、ｌチップのメモリ素子が２５６Ｋビットや
ＩＭビットの記憶容量を有し、複数チップによりデータ
メモリ部１ｌが構戒されている場合、それと同等の１チ
ップのメモリ素子によりサンプルメモリ部１２を構戒す
ることが好適であり、その場合に、データメモリ部１ｌ
のアクセスアドレス信号の一部を用いて、サンプルメモ
リ部１２をアクセスすることになり、サンプルメモリ部
１２に、データメモリ部１１と等価な動作を行わせるこ
とができる。

又データラッチ部ｌ３は、データパス１８のバス幅が前
述のように１６ビットとすると、−１６ビットを同時に
ランチできる１６個のフリソプフロップにより構戊する
ことができる。又比較部１４は、例えば、ビット対応に
比較する排他的オア回路等により構戒することができる
。

〔発明の効果〕

以上説明したように、本発明は、大容量のデータメモリ
部１の特性と同等のサンプルメモリ部２と、セットアッ
プタイムの短いデータラッチ部３と、比較部４とを備え
て、バス６を介したデータメモリ部１の書込データを、
サンプルメモリ部２とデータラッチ部３とに加え、デー
タメモリ部ｌとサンプルメモリ部２に対する書込終了後
に、サンプルメモリ部２からデータを読出して、データ
ラソチ部３０ラッチデータと比較部４により比較し、比
較一致の場合は、データメモリ部ｌに正しいデータが書
込まれた正常なライトサイクルと判定し、比較不一致の
場合は、ノイズ等により誤ったデータが書込まれた異常
なライトサイクルと判定して、プロセッサ部５にメモリ
エラー検出信号を加えるものであり、ノイズ源となり得
る高速クロソク信号を使用しなくても、ノイズによるメ
モリエラーを容易に且つ確実に検出することができる利
点がある。

又書込データを比較の為に読出すのは、サンプルメモリ
部２から読出すものであるから、データメモリ部１から
書込データを再度読出してチェックする場合に比較して
、大容量のデータメモリ部１のアクセス動作に悪影響を
及ぼすことがない利点がある。従って、データメモリ部
１に書込んだデータの信頼性を向上することができ、各
種のシステムに於けるメモリエラー検出に通用すること
ができるものである。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
のブロック図、第３図はシステム説明図、第４図は従来
例のブロソク図、第５図はパリティエラー検出説明図、
第６図はライトサイクル説明図である。 １はデータメモリ部、２はサンプルメモリ部、３はデー
タラッチ部、４は比較部、５はプロセッサ部、６はバス
である。

Claims (1)

1. 【特許請求の範囲】 プロセッサ部（５）にバス（６）を介して接続され、デ
   ータの書込み及び読出しを行う大容量のデータメモリ部
   （１）と、 該データメモリ部（１）の特性と同等のサンプルメモリ
   部（２）と、 前記データメモリ部（１）に比較してセットアップタイ
   ムの短いデータラッチ部（３）と、前記サンプルメモリ
   部（２）と前記データラッチ部（３）とから読出したデ
   ータを比較する比較部（４）とを備え、 前記データメモリ部（１）へデータを書込むと共に、該
   データを前記サンプルメモリ部（２）とデータラッチ部
   （３）とに加えて書込み、該サンプルメモリ部（２）と
   データラッチ部（３）とから読出したデータを前記比較
   部（４）により比較し、比較不一致の時に、前記プロセ
   ッサ部（５）にメモリエラーを通知する ことを特徴とするメモリエラー検出制御方式。