JPS607822B2 - メモリ誤動作検出方式 - Google Patents
メモリ誤動作検出方式Info
- Publication number
- JPS607822B2 JPS607822B2 JP54113899A JP11389979A JPS607822B2 JP S607822 B2 JPS607822 B2 JP S607822B2 JP 54113899 A JP54113899 A JP 54113899A JP 11389979 A JP11389979 A JP 11389979A JP S607822 B2 JPS607822 B2 JP S607822B2
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- Japan
- Prior art keywords
- signal
- parity
- address
- data
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明はメモリ誤動作検出方式に関するものであって、
特にメモリ装置内のアドレス・セレクト・マトリクス回
路における障害にもとづき誤動作した場合でもこれを検
出するようにしたメモリ誤動作検出方式に関する。
特にメモリ装置内のアドレス・セレクト・マトリクス回
路における障害にもとづき誤動作した場合でもこれを検
出するようにしたメモリ誤動作検出方式に関する。
現在データ処理装置で使用されているメモリでは、動作
が正常であるか否かをチェックするため、第１図に示す
如き手段が使用されている。
が正常であるか否かをチェックするため、第１図に示す
如き手段が使用されている。
例えば読出専用メモリ（ＲＯＭ）１が格納されたデータ
を読出すとき、そのデータの格納されているアドレスを
伝達し、これをアドレス・セレクト・マトリクス回路２
により解読してそのアドレスに格納されているデータを
論出している。この場合、伝達されたアドレス（ＲＯＭ
Ａ）信号に誤りが存在するか否かを検出するためのパリ
テイ・ビットを一緒に送信している。そしてパリテイ・
チェック回路３によりこのアドレス信号に誤りが存在す
るか杏かを検出する。このアドレス信号により謙出され
たＲＯＭＩの出力データ（ＲＤＴ）にはこれまたパリテ
イ（Ｐ）が付与され、パリテイ・チェック回路４により
その出力データに誤りや存在するか否かを検出している
。したがってこのよう「な誤り検出方法によればアドレ
ス信号そのものに誤りの存在する場合と出力データその
ものに誤りの存在する場合にはその誤りが検出されるも
のの、ＲＯＭＩのアドレス・セレクト・マトリクス回路
２の障害は検出することができなかった。
を読出すとき、そのデータの格納されているアドレスを
伝達し、これをアドレス・セレクト・マトリクス回路２
により解読してそのアドレスに格納されているデータを
論出している。この場合、伝達されたアドレス（ＲＯＭ
Ａ）信号に誤りが存在するか否かを検出するためのパリ
テイ・ビットを一緒に送信している。そしてパリテイ・
チェック回路３によりこのアドレス信号に誤りが存在す
るか杏かを検出する。このアドレス信号により謙出され
たＲＯＭＩの出力データ（ＲＤＴ）にはこれまたパリテ
イ（Ｐ）が付与され、パリテイ・チェック回路４により
その出力データに誤りや存在するか否かを検出している
。したがってこのよう「な誤り検出方法によればアドレ
ス信号そのものに誤りの存在する場合と出力データその
ものに誤りの存在する場合にはその誤りが検出されるも
のの、ＲＯＭＩのアドレス・セレクト・マトリクス回路
２の障害は検出することができなかった。
そのために、アクセスしたとき得られた出力データが伝
達したアドレスによるものか、それとも別のアドレスに
格納されたものであるのかということを確認することが
できず、そのため伝達したアドレスと別のアドレスに格
納されているデータが出力されてもこれを判別できない
という問題があった。したがって本発明はこのような問
題を解決するために、出力データが入力アドレス信号の
ものであることを検出できるメモリ誤動作検出方式を提
供することを目的とするものであって、このために本発
明のメモリ誤動作検出方式では、メモリをアクセスする
アドレス信号にパリテイ信号を付与しまた該メモリから
読出した出力信号にパリテイ信号を付与することにより
その出力データに誤りの有無を検出するメモリ誤動作検
出方式において、メモリ内に格納するパリテイ信号をア
ドレス信号のパリテイ信号及びその格納しているデータ
信号のパリテイ信号により決定し、その格納されたデー
タを読出されるパリテイ信号と謙出アドレス信号に付与
されたパリテイ信号とに応じパリテイ検査を行なうよう
にすることより上記出力データが上記アドレス信号によ
るものか否かを検出するようにしたことを特徴とする。
達したアドレスによるものか、それとも別のアドレスに
格納されたものであるのかということを確認することが
できず、そのため伝達したアドレスと別のアドレスに格
納されているデータが出力されてもこれを判別できない
という問題があった。したがって本発明はこのような問
題を解決するために、出力データが入力アドレス信号の
ものであることを検出できるメモリ誤動作検出方式を提
供することを目的とするものであって、このために本発
明のメモリ誤動作検出方式では、メモリをアクセスする
アドレス信号にパリテイ信号を付与しまた該メモリから
読出した出力信号にパリテイ信号を付与することにより
その出力データに誤りの有無を検出するメモリ誤動作検
出方式において、メモリ内に格納するパリテイ信号をア
ドレス信号のパリテイ信号及びその格納しているデータ
信号のパリテイ信号により決定し、その格納されたデー
タを読出されるパリテイ信号と謙出アドレス信号に付与
されたパリテイ信号とに応じパリテイ検査を行なうよう
にすることより上記出力データが上記アドレス信号によ
るものか否かを検出するようにしたことを特徴とする。
以下本発明の一実施例を第２図及び第３図にもとづき説
明する。
明する。
第２図イは、本発明にもとづきＲＯＭＩにパリテイ・ビ
ットを記入する方式を示し、第２図口はその記入データ
の説明図、第３図イは本発明のメモリ誤動作検出方式の
一実施例を示し、第３図口はその動作説明図である。
ットを記入する方式を示し、第２図口はその記入データ
の説明図、第３図イは本発明のメモリ誤動作検出方式の
一実施例を示し、第３図口はその動作説明図である。
図中、他図と同符号部は同一部分を示し、５及び６はェ
クスクルシーブ・オア回路、７はパリテイ・チェック回
路である。
クスクルシーブ・オア回路、７はパリテイ・チェック回
路である。
第２図において、ェクスクルシーブ・オァ回路５にはＲ
ＯＭＩに書込むべきデータＷＤＴのパリテイ・ビットＰ
，及びこの書込むべきデータＷＤＴを格納しべきＲＯＭ
内のアドレスＲＯＭＡのパリテイ・ビットＰ２がそれぞ
れ入力として伝達される。
ＯＭＩに書込むべきデータＷＤＴのパリテイ・ビットＰ
，及びこの書込むべきデータＷＤＴを格納しべきＲＯＭ
内のアドレスＲＯＭＡのパリテイ・ビットＰ２がそれぞ
れ入力として伝達される。
そしてこれらのパリテイ・ビットＰ，，Ｐ２にもとづき
得られた出力がＲＯＭ１に書込まれるデータＷＤＴの新
パリテイＰ６としせＲＯＭＩ内に書込まれることになる
。それ故ＲＯＭＩ内には第２図口の右欄ＲＯＭＤＴＰｏ
に示す状態で、データ及びパリテイ・ビットが記入され
たものである。例えば、ＲＯＭＩ内の０番地にｒｏｏｏ
ｏ」というデータを記入するとき、書込むべきデータＷ
ＤＴ及びパリテイ・ビットＰ，（奇数パリテイ）として
「００００１」が伝達され、これを０番地に書込むため
にＲＯＭ内アドレス及びパリテイ・ビットＰ２（奇数パ
リテイ）として「００００１」が伝達される。
得られた出力がＲＯＭ１に書込まれるデータＷＤＴの新
パリテイＰ６としせＲＯＭＩ内に書込まれることになる
。それ故ＲＯＭＩ内には第２図口の右欄ＲＯＭＤＴＰｏ
に示す状態で、データ及びパリテイ・ビットが記入され
たものである。例えば、ＲＯＭＩ内の０番地にｒｏｏｏ
ｏ」というデータを記入するとき、書込むべきデータＷ
ＤＴ及びパリテイ・ビットＰ，（奇数パリテイ）として
「００００１」が伝達され、これを０番地に書込むため
にＲＯＭ内アドレス及びパリテイ・ビットＰ２（奇数パ
リテイ）として「００００１」が伝達される。
そしてそれらのパリテイ・ビットＰ，及びＰ２がェクス
クルシーブ・オア回路５にそれぞれ印加されるので出力
として「０」が発生し、これが新パリテイ・ビットＰｏ
となる。そしてこの新パリテイ・ビット「０」と書込む
べきデータ「００００」とが、上記ＲＯＭＩ内の０番地
に格納されることになる。以下同様にして得られた新パ
リテイ・ビットＰｏとともにＲＯＭＩの各番地にデータ
が書込まれることになる。なお、第２図口ではＲＯＭＩ
内の０番地から８（「１００００」）番地までは番地と
同じ数字を書込み、Ｂ番地（１６進）には数Ａ（１６進
）を書込み、Ｃ番地には数９を書込み、Ｅ番地には数Ｃ
を書込む例について示している。結局、この場合には書
込データＷＤＴとアドレスＲＯＭＡの偶数パリテイにも
とづき新パリテイ・ビットを付加することになる。
クルシーブ・オア回路５にそれぞれ印加されるので出力
として「０」が発生し、これが新パリテイ・ビットＰｏ
となる。そしてこの新パリテイ・ビット「０」と書込む
べきデータ「００００」とが、上記ＲＯＭＩ内の０番地
に格納されることになる。以下同様にして得られた新パ
リテイ・ビットＰｏとともにＲＯＭＩの各番地にデータ
が書込まれることになる。なお、第２図口ではＲＯＭＩ
内の０番地から８（「１００００」）番地までは番地と
同じ数字を書込み、Ｂ番地（１６進）には数Ａ（１６進
）を書込み、Ｃ番地には数９を書込み、Ｅ番地には数Ｃ
を書込む例について示している。結局、この場合には書
込データＷＤＴとアドレスＲＯＭＡの偶数パリテイにも
とづき新パリテイ・ビットを付加することになる。
このようにして新パリテイ・ビットＰｏとともに書込ま
れたＲＯＭＩ内のデータを謙出す場合を第３図イ，口に
もとづき説明する。
れたＲＯＭＩ内のデータを謙出す場合を第３図イ，口に
もとづき説明する。
第３図イにおいてェクスクルシーブ・オア回路６には、
ＲＯＭＩのアドレス信号ＲＯＭＡに付与されたパリテイ
・ビットＰ２と、該アドレス信号に指示されたアドレス
部分に書込まれたデータＲＯＭＤＴ及びパリテイ・ビッ
トＰｏのうちのパリテイ・ビットＰｏとが伝達される。
ＲＯＭＩのアドレス信号ＲＯＭＡに付与されたパリテイ
・ビットＰ２と、該アドレス信号に指示されたアドレス
部分に書込まれたデータＲＯＭＤＴ及びパリテイ・ビッ
トＰｏのうちのパリテイ・ビットＰｏとが伝達される。
これらのパリテイ・ビットＰ２及びＰｏにもとづき得ら
れたェクスクルシーブ・オア回路６の出力信号Ｐ３と、
上記アドレス信号ＲＯＭＡにもとづき出力されたＲＯＭ
Ｉからのデータ信号ＲＤＴとによりパリテイ・チェック
回路７にてパリテイ・チェックを行なう。また上記アド
レス信号ＲＯＭＡはこのパリテイ・ビットＰ２とともに
、通常の如く、パリテイ・チェック回路３によりパリテ
イ・チェックを受ける。いま、第３図イにおいてＲＯＭ
Ｉの０番地に格納されているデータを謙出す場合につい
て説明する。この場合、アドレス信号及びそのパリテイ
・ビットＰ２として第３図口に示す如く、「００００１
」が印加される。
れたェクスクルシーブ・オア回路６の出力信号Ｐ３と、
上記アドレス信号ＲＯＭＡにもとづき出力されたＲＯＭ
Ｉからのデータ信号ＲＤＴとによりパリテイ・チェック
回路７にてパリテイ・チェックを行なう。また上記アド
レス信号ＲＯＭＡはこのパリテイ・ビットＰ２とともに
、通常の如く、パリテイ・チェック回路３によりパリテ
イ・チェックを受ける。いま、第３図イにおいてＲＯＭ
Ｉの０番地に格納されているデータを謙出す場合につい
て説明する。この場合、アドレス信号及びそのパリテイ
・ビットＰ２として第３図口に示す如く、「００００１
」が印加される。
このときＲＯＭＩの０番地にはデータＲＯＭＤＴ及びパ
リテイ・ビットＰ。として「０００００」が記入されて
いる。それ故、ＲＯＭＩからはデータＲＤＴとして「０
０００」が出力される。そしてパリテイ・ビットＰ２と
しての「１」及びＰ。としての「０」がェクスクルシー
ブ・オア回路６に印加される結果、その出力信号Ｐ３と
して「１」が出力される。この結果、上記データＲＤＴ
と出力信号Ｐ３「００００１」がパリテイ・チェック回
路７によりパリテイ・チェック（奇数パリテイ）を受け
ることになるが、上記の如く正常な場合は正常であると
判定され、そのＲＯＭＩから出力されたデータは、印加
されたアドレス信号により指定されたアドレスに格納さ
れたものであることがわかる。しかしながら、ＲＯＭ１
のアドレス。
リテイ・ビットＰ。として「０００００」が記入されて
いる。それ故、ＲＯＭＩからはデータＲＤＴとして「０
０００」が出力される。そしてパリテイ・ビットＰ２と
しての「１」及びＰ。としての「０」がェクスクルシー
ブ・オア回路６に印加される結果、その出力信号Ｐ３と
して「１」が出力される。この結果、上記データＲＤＴ
と出力信号Ｐ３「００００１」がパリテイ・チェック回
路７によりパリテイ・チェック（奇数パリテイ）を受け
ることになるが、上記の如く正常な場合は正常であると
判定され、そのＲＯＭＩから出力されたデータは、印加
されたアドレス信号により指定されたアドレスに格納さ
れたものであることがわかる。しかしながら、ＲＯＭ１
のアドレス。
セレクト・マトリクス回路２における障害にもとづき、
その読出時に上記アドレス信号ＲＯＭＡに１ビット縮退
陣害が発生し、アドレス信号ＲＯＭＡＰ２として「００
００１」が伝達されたとき「００１０１」でアクセスが
実行された場合には、「００１０」つまり２番地に格納
されたＲＯＭ内データ及びパリテイノビツトＰｏ「００
１０ ０」が読出されることになる。このため出力デー
タＲＤＴは「００１０」となる。このときヱクスクルシ
ーブ・オア回路６には、アドレス信号ＲＯＭＡＰ２から
のパリテイ・ビット「１」と、上詐取ＯＭＩ内の２番地
に格納されていたパリテイ・ビットＰｏ「０」とが印加
されるので、その出力信号Ｐ３は「１」となり、結局パ
リテイ・チェック回路７には出力データＲＤＴ及びＰ３
として「００１０１」というデータが印加されることに
なる。したがって、奇数パリテイ・チェックの結果、こ
の場合は誤信号と判定されることになる。また５番地の
データをアクセスするため、アドレス信号として「０１
０１１」を印加したとき、アドレス・セレクト・マトリ
クス回路２における障害のため、アドレス部分が「０１
００」となり、この結果４番地に格納たれているデータ
「０１０００」を読出すことになる。
その読出時に上記アドレス信号ＲＯＭＡに１ビット縮退
陣害が発生し、アドレス信号ＲＯＭＡＰ２として「００
００１」が伝達されたとき「００１０１」でアクセスが
実行された場合には、「００１０」つまり２番地に格納
されたＲＯＭ内データ及びパリテイノビツトＰｏ「００
１０ ０」が読出されることになる。このため出力デー
タＲＤＴは「００１０」となる。このときヱクスクルシ
ーブ・オア回路６には、アドレス信号ＲＯＭＡＰ２から
のパリテイ・ビット「１」と、上詐取ＯＭＩ内の２番地
に格納されていたパリテイ・ビットＰｏ「０」とが印加
されるので、その出力信号Ｐ３は「１」となり、結局パ
リテイ・チェック回路７には出力データＲＤＴ及びＰ３
として「００１０１」というデータが印加されることに
なる。したがって、奇数パリテイ・チェックの結果、こ
の場合は誤信号と判定されることになる。また５番地の
データをアクセスするため、アドレス信号として「０１
０１１」を印加したとき、アドレス・セレクト・マトリ
クス回路２における障害のため、アドレス部分が「０１
００」となり、この結果４番地に格納たれているデータ
「０１０００」を読出すことになる。
このとき、ェクスクルシーブ・オア回路６にはＰ２とし
て「１」が印加され、Ｐ。として「０」が印加され、出
力信号Ｐ３として「１」が出力される。それ故、パリテ
イ・チェック回路７には「０１００１」という形でチェ
ックされ、誤りのあったことが検出されることになる。
なお以上の説明はいずれもアドレス・セレクト・マトリ
クス回路に障害が生じた場合であるが、本発明は勿論出
力データそのものに誤りがあるときも有効である。例え
ば、Ｅ番地のデータをアクセスくするため、アドレス信
号として「１１１０１」を印加したとき出力データとし
て「１１００１」と出力すべきところ、「１０００１」
が出力されたものとする。
て「１」が印加され、Ｐ。として「０」が印加され、出
力信号Ｐ３として「１」が出力される。それ故、パリテ
イ・チェック回路７には「０１００１」という形でチェ
ックされ、誤りのあったことが検出されることになる。
なお以上の説明はいずれもアドレス・セレクト・マトリ
クス回路に障害が生じた場合であるが、本発明は勿論出
力データそのものに誤りがあるときも有効である。例え
ば、Ｅ番地のデータをアクセスくするため、アドレス信
号として「１１１０１」を印加したとき出力データとし
て「１１００１」と出力すべきところ、「１０００１」
が出力されたものとする。
このときェクスクルシーブ・オア回路６には、Ｐｏとし
て「１」が印加され、Ｐ２として「１」が印加されるの
で、ヱクスクルシーブ・オア回路６の出力信号Ｐ３は「
１」となり、この結果、「１０００１」としてパリテイ
・チェック回路７によりパリテイ・チェックを受けるこ
とになり、誤りの存在したことが検出される。以上説明
した如く、本発明によればメモリにデータを書込むとき
のパリテイ・ビットを、アドレス信号のパリテイ信号及
び格納するデータ信号のパリテイ信号により決定し、こ
れを講出したときにアドレス信号に関連づけてパリテイ
・チェックを行なうので、アドレス・セレクト・マトリ
クス回路にエラーが存在した場合でも、これを有効に検
出することができる。
て「１」が印加され、Ｐ２として「１」が印加されるの
で、ヱクスクルシーブ・オア回路６の出力信号Ｐ３は「
１」となり、この結果、「１０００１」としてパリテイ
・チェック回路７によりパリテイ・チェックを受けるこ
とになり、誤りの存在したことが検出される。以上説明
した如く、本発明によればメモリにデータを書込むとき
のパリテイ・ビットを、アドレス信号のパリテイ信号及
び格納するデータ信号のパリテイ信号により決定し、こ
れを講出したときにアドレス信号に関連づけてパリテイ
・チェックを行なうので、アドレス・セレクト・マトリ
クス回路にエラーが存在した場合でも、これを有効に検
出することができる。
したがって、読出されたデータが、伝達したアドレスに
格納たれていたものか否かを正確に判別するとともに、
この判別を行うパリテイ・チェック回路をデータ幅の少
ない、小型格の低価格の回路で構成することが可能とな
る。なお上記の説明では、ＲＯＭについた記述したが、
勿論本発明はこれのみに限定されものではない。
格納たれていたものか否かを正確に判別するとともに、
この判別を行うパリテイ・チェック回路をデータ幅の少
ない、小型格の低価格の回路で構成することが可能とな
る。なお上記の説明では、ＲＯＭについた記述したが、
勿論本発明はこれのみに限定されものではない。
ＲＡＭ（ランダム・アクセス・メモリ）の場合でも正確
に書込まれているのであれば適用できる。
に書込まれているのであれば適用できる。
第１図は従釆のメモリ誤動作検出回路を示し、第２図イ
は本発明にもとづきメモリにパリテイ・ビットを記入す
る方式を示し、第２図口はその記入データ説明図、第３
図イは本発明の一実施例を示し、第３図口はその動作説
明図である。 図中、１はＲＯＭ、２はアドレス・セレクト・マトリク
ス回路、３，４はパリテイ・チェック回路、５，６はェ
クスクルシーブ・オア回路、７はパリテイ・チェック回
路をそれぞれ示す。 才１脚 矛２凶 才３櫨
は本発明にもとづきメモリにパリテイ・ビットを記入す
る方式を示し、第２図口はその記入データ説明図、第３
図イは本発明の一実施例を示し、第３図口はその動作説
明図である。 図中、１はＲＯＭ、２はアドレス・セレクト・マトリク
ス回路、３，４はパリテイ・チェック回路、５，６はェ
クスクルシーブ・オア回路、７はパリテイ・チェック回
路をそれぞれ示す。 才１脚 矛２凶 才３櫨
Claims (1)
- １ メモリをアクセスするアドレス信号にパリテイ信号
を付与しまた該メモリから読出した出力信号にパリテイ
信号を付与することによりその出力データに誤りの有無
を検出するメモリ誤動作検出方式において、メモリ内に
格納するパリテイ信号をアドレス信号のパリテイ信号及
びその格納しているデータ信号のパリテイ信号により決
定し、この格納されたデータを読出されるパリテイ信号
と読出アドレス信号に付与されたパリテイ信号とに応じ
パリテイ検査を行なうようにすることにより上記出力デ
ータが上記アドレス信号によるものか否かを検出するよ
うにしたことを特徴とするメモリ誤動作検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54113899A JPS607822B2 (ja) | 1979-09-04 | 1979-09-04 | メモリ誤動作検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54113899A JPS607822B2 (ja) | 1979-09-04 | 1979-09-04 | メモリ誤動作検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5637899A JPS5637899A (en) | 1981-04-11 |
| JPS607822B2 true JPS607822B2 (ja) | 1985-02-27 |
Family
ID=14623935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54113899A Expired JPS607822B2 (ja) | 1979-09-04 | 1979-09-04 | メモリ誤動作検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607822B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0673895B2 (ja) * | 1985-04-22 | 1994-09-21 | 三菱重工業株式会社 | 二軸押出機 |
| JPH0225937A (ja) * | 1988-07-14 | 1990-01-29 | Fujitsu Denso Ltd | Ｃｐｕ暴走検出方式 |
| JPH02100724A (ja) * | 1988-10-07 | 1990-04-12 | Fujitsu Denso Ltd | マイクロコンピュータの暴走検出方式 |
-
1979
- 1979-09-04 JP JP54113899A patent/JPS607822B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5637899A (en) | 1981-04-11 |
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