JPH02100724A - マイクロコンピュータの暴走検出方式 - Google Patents
マイクロコンピュータの暴走検出方式Info
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- JPH02100724A JPH02100724A JP63253211A JP25321188A JPH02100724A JP H02100724 A JPH02100724 A JP H02100724A JP 63253211 A JP63253211 A JP 63253211A JP 25321188 A JP25321188 A JP 25321188A JP H02100724 A JPH02100724 A JP H02100724A
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- 239000013256 coordination polymer Substances 0.000 claims description 4
- 230000006870 function Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 240000002853 Nelumbo nucifera Species 0.000 description 1
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 1
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
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- 230000004044 response Effects 0.000 description 1
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
マイクロコンピュータの暴走検出方式に関し、ＣＰＵの
ハスラインに浸入したノイズによるマイクロコンピュー
タの暴走を確実に検出できることを目的とし、 命令又はデータをフェッチする機能を有するＣＰＵと、
命令又はデータを格納し前記ＣＰＵによリアドレスされ
た命令又はデータをＣＰＵに出力する外部メモリと、前
記ＣＰＵに内蔵された該ＣＰＵの出力アドレスとこれに
対応して外部メモリから出力される命令又はデータとの
全ビットを合計してパリティを算出するパリティ算出部
と、前記パリティ算出部の合計パリティと前記外部メモ
リが独自に算出した入力アドレスと出力データ又は命令
との合計パリティとを比較しその比較結果を出力するパ
リティ比較手段を備えてなるものである。
ハスラインに浸入したノイズによるマイクロコンピュー
タの暴走を確実に検出できることを目的とし、 命令又はデータをフェッチする機能を有するＣＰＵと、
命令又はデータを格納し前記ＣＰＵによリアドレスされ
た命令又はデータをＣＰＵに出力する外部メモリと、前
記ＣＰＵに内蔵された該ＣＰＵの出力アドレスとこれに
対応して外部メモリから出力される命令又はデータとの
全ビットを合計してパリティを算出するパリティ算出部
と、前記パリティ算出部の合計パリティと前記外部メモ
リが独自に算出した入力アドレスと出力データ又は命令
との合計パリティとを比較しその比較結果を出力するパ
リティ比較手段を備えてなるものである。
本発明は、命令又はデータのフェッチ誤りによる暴走を
検出するマイクロコンピュータの暴走検出方式に関する
ものである。
検出するマイクロコンピュータの暴走検出方式に関する
ものである。
マイクロコンピュータを内蔵した装置において、これを
長時間連続動作させる場合、ＣＰＵのハス上に侵入した
ノイズによりＣＰ Ｕが暴走するのを未然に防止できる
ことが要求される。
長時間連続動作させる場合、ＣＰＵのハス上に侵入した
ノイズによりＣＰ Ｕが暴走するのを未然に防止できる
ことが要求される。
第２図は、従来の暴走検出方式の構成図である。
図において、１はＣＰＵ、２はパリティ算出部、３はＲ
ＯＭで、これらは別々に構成されている。
ＯＭで、これらは別々に構成されている。
ＣＰＵｌとパリティ算出部２間は、アドレスバス４とデ
ータバス５により接続され、また、パリティ算出部２と
ＲＯＭ３間はアドレスバス６及びデータバス７により接
続されている。
ータバス５により接続され、また、パリティ算出部２と
ＲＯＭ３間はアドレスバス６及びデータバス７により接
続されている。
上記のように構成された従来のＣＰＵ＊走検出力検出方
式て、ＣＰＵＩによリアドレスされたインストラクショ
ン又はデータをＲＯＭ３からＣＰＵ１に与える前に一旦
バリティ算出部２に入力される、即ち、ＣＰＵＩが命令
又はデータをフエ。
式て、ＣＰＵＩによリアドレスされたインストラクショ
ン又はデータをＲＯＭ３からＣＰＵ１に与える前に一旦
バリティ算出部２に入力される、即ち、ＣＰＵＩが命令
又はデータをフエ。
チする時は、ＣＰＵＩからアドレスバス４を通してパリ
ティ算出部２に出力されたアドレスのＩＩ Ｉ ＩＩの
数と、アドレスバス６を通してアドレスされることによ
りＲＯＭ３からデータバス７を通してパリティ算出部２
に出力されたデータ又は命令の“′ビの数とをパリティ
算出部２で合計し、この合計パリティの算出結果と、外
部メモリ３が内部的に発生したパリティ、即ち、出力ア
ドレスとアドレスされたデータ又は命令の合計パリティ
とを比較し、不一致ならば比較手段８からエラー信号を
出力して、これをＣＰＵ １のリセット端子９に戻す口
上で自己復旧させ、又は外部的にフェッチエラーを表示
することでＣＰＵＩの暴走を検出するようにしていた。
ティ算出部２に出力されたアドレスのＩＩ Ｉ ＩＩの
数と、アドレスバス６を通してアドレスされることによ
りＲＯＭ３からデータバス７を通してパリティ算出部２
に出力されたデータ又は命令の“′ビの数とをパリティ
算出部２で合計し、この合計パリティの算出結果と、外
部メモリ３が内部的に発生したパリティ、即ち、出力ア
ドレスとアドレスされたデータ又は命令の合計パリティ
とを比較し、不一致ならば比較手段８からエラー信号を
出力して、これをＣＰＵ １のリセット端子９に戻す口
上で自己復旧させ、又は外部的にフェッチエラーを表示
することでＣＰＵＩの暴走を検出するようにしていた。
（発明が解決しようとする課題〕
上述のような従来の暴走検出方式では、ＣＰＵ１、パリ
ティ算出部２及びＲＯＭ３は別々に構成されているため
、これら三者間を接続するアドレスバス及びデータバス
の長さが相当に長くなり、これに伴ってハス上にノイズ
が侵入され易い。この場合、パリティ算出部２がＣＰＵ
ＩとＲＯＭ３間のバス上に設し」られているため、外部
メモリ３とパリティ算出部２間を接続するアドレスバス
６又はデータバス７上にノイズが侵入した時のＣＰＵ１
の暴走検出は可能であるが、パリティ算出部２とＣＰＵ
１間を接続するアドレスバス４又はデータバス５上にノ
イズが侵入した場合にはＣＰＵ１の暴走検出は不可能で
ある。
ティ算出部２及びＲＯＭ３は別々に構成されているため
、これら三者間を接続するアドレスバス及びデータバス
の長さが相当に長くなり、これに伴ってハス上にノイズ
が侵入され易い。この場合、パリティ算出部２がＣＰＵ
ＩとＲＯＭ３間のバス上に設し」られているため、外部
メモリ３とパリティ算出部２間を接続するアドレスバス
６又はデータバス７上にノイズが侵入した時のＣＰＵ１
の暴走検出は可能であるが、パリティ算出部２とＣＰＵ
１間を接続するアドレスバス４又はデータバス５上にノ
イズが侵入した場合にはＣＰＵ１の暴走検出は不可能で
ある。
例えば、ＣＰ Ｕ １からパリティ算出部２へのアドレ
スバス４上にノイズが侵入することにより、ＲＯＭ３へ
のアドレスの“１″の数がＣＰＵＩがパリティ算出部２
へ出力したアドレスの“１パの数より減少した場合、こ
れを認識したＲＯＭ３は、ノイズが侵入しない時と異な
るデータ又は命令を出力することになるが、この時、出
力データのビの数がノイズが侵入しない時と同一の数で
あるとすると、ＣＰＵＩがアドレスした希望するデータ
又は命令と異なるにも拘らず、パリティ算出部２の合計
パリティと、外部メモリに発生したパフティ（出力され
たアドレスとフェッチしたデータの合計パリティ）とが
一致し、その結果、暴走がないと判断されてしまい、Ｃ
ＰＵＩの暴走検出が不能になる問題があった。
スバス４上にノイズが侵入することにより、ＲＯＭ３へ
のアドレスの“１″の数がＣＰＵＩがパリティ算出部２
へ出力したアドレスの“１パの数より減少した場合、こ
れを認識したＲＯＭ３は、ノイズが侵入しない時と異な
るデータ又は命令を出力することになるが、この時、出
力データのビの数がノイズが侵入しない時と同一の数で
あるとすると、ＣＰＵＩがアドレスした希望するデータ
又は命令と異なるにも拘らず、パリティ算出部２の合計
パリティと、外部メモリに発生したパフティ（出力され
たアドレスとフェッチしたデータの合計パリティ）とが
一致し、その結果、暴走がないと判断されてしまい、Ｃ
ＰＵＩの暴走検出が不能になる問題があった。
本発明は上述の問題を解決するためになされたもので、
ＣＰＵとパリティ算出部間のハスライン上へのノイズ侵
入をなくし、暴走検出を確実にできるＣＰＵの暴走検出
方式を提供することを目的とする。
ＣＰＵとパリティ算出部間のハスライン上へのノイズ侵
入をなくし、暴走検出を確実にできるＣＰＵの暴走検出
方式を提供することを目的とする。
本発明に係るマイクロコンピュータの暴走検出方式は、
命令又はデータをフェッチする機能を有するＣＰＵと、
命令又はデータを格納し前記ＣＰＵによリアドレスされ
た命令又はデータをＣＰＵに出力する外部メモリと、前
記ＣＰＵに内蔵された３１ ＣＰ Ｕの出力アドレスと
これに対応して外部メモリから出力される命令又はデー
タとの全ビットを合計してパリティを算出するパリティ
算出部と、前記パリティ算出部の合計パリティと前記外
部メモリが独自に算出した入力アドレスと出力データ又
は命令との合計パリティとを比較しその比較結果を出力
するパリティ比較手段とを備えてなるものである。
命令又はデータをフェッチする機能を有するＣＰＵと、
命令又はデータを格納し前記ＣＰＵによリアドレスされ
た命令又はデータをＣＰＵに出力する外部メモリと、前
記ＣＰＵに内蔵された３１ ＣＰ Ｕの出力アドレスと
これに対応して外部メモリから出力される命令又はデー
タとの全ビットを合計してパリティを算出するパリティ
算出部と、前記パリティ算出部の合計パリティと前記外
部メモリが独自に算出した入力アドレスと出力データ又
は命令との合計パリティとを比較しその比較結果を出力
するパリティ比較手段とを備えてなるものである。
（作 用〕
パリティ算出部がＣＰＵ内にＬＳＩ化により内蔵される
から、ＣＰＵとパリティ算出部間を結ぶパスラインにノ
イズが浸入することがなくなり、これに伴いＣＰＵのパ
スライン上へのノイズ浸入によるＣＰＵのフェッチ誤り
による暴走を確実に検出することができる。
から、ＣＰＵとパリティ算出部間を結ぶパスラインにノ
イズが浸入することがなくなり、これに伴いＣＰＵのパ
スライン上へのノイズ浸入によるＣＰＵのフェッチ誤り
による暴走を確実に検出することができる。
以下、本発明の実施例を図面に基づいて詳細に説明する
。
。
第１図は、本発明によるＣＰＵの暴走検出方式の構成図
である。
である。
図において、１０は入出力装置などを制御、管理し、与
えられた仕事を実行するＣＰＵ （中央処理装置）、１
１はＣＰＵ１０の個りの動作命令、その他のデータを格
納する外部メモリで、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲ
ＯＭ、Ｅ２ ＰＲＯＭから構成されている。
えられた仕事を実行するＣＰＵ （中央処理装置）、１
１はＣＰＵ１０の個りの動作命令、その他のデータを格
納する外部メモリで、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲ
ＯＭ、Ｅ２ ＰＲＯＭから構成されている。
前記ＣＰＵｌ０は、その出力アドレスと外部メモリ１１
からの命令又データの全ピントを合計した合計パリティ
を出力するパリティ算出部１２を有し、このパリティ算
出部１２はＣＰＵｌ０と同一のチップ上に形成され、そ
して両者間は同一チップ上に形成したアドレス用内部パ
ス１３とデータ用内部パス１４により接続されている。
からの命令又データの全ピントを合計した合計パリティ
を出力するパリティ算出部１２を有し、このパリティ算
出部１２はＣＰＵｌ０と同一のチップ上に形成され、そ
して両者間は同一チップ上に形成したアドレス用内部パ
ス１３とデータ用内部パス１４により接続されている。
また、パリティ算出部１２と外部メモリ１１間は、外部
パスに相当するアドレスバス１５及びデータバス１６に
より接続されている。
パスに相当するアドレスバス１５及びデータバス１６に
より接続されている。
１７はパリティ算出部１２のライン１２ａに出力された
合計パリティと外部メモリ１１が独自に算出したパリテ
ィ （ｃｐｕからのアドレスとこれに対応して外部メモ
リから出力される命令又はデータとの全ビットの合計パ
リティ）とを比較して一致、不一致を検出するパリティ
比較手段である。
合計パリティと外部メモリ１１が独自に算出したパリテ
ィ （ｃｐｕからのアドレスとこれに対応して外部メモ
リから出力される命令又はデータとの全ビットの合計パ
リティ）とを比較して一致、不一致を検出するパリティ
比較手段である。
次に、上記のように構成された本実施例の動作について
説明する。
説明する。
ＣＰ［Ｊｌｏの一般的な命令フェッチ動作は、まず、Ｃ
ＰＵｌ０からアドレスを出力し、これによリアドレスさ
れた命令又はデータを外部メモリ１１からＣＰＵｌ０に
与えるためにラッチ回路に取り込む。そして与えられた
命令又はデータをＣＰＵが実行又は処理する。
ＰＵｌ０からアドレスを出力し、これによリアドレスさ
れた命令又はデータを外部メモリ１１からＣＰＵｌ０に
与えるためにラッチ回路に取り込む。そして与えられた
命令又はデータをＣＰＵが実行又は処理する。
このようにＣＰＵｌ０が命令又はデータをフェッチする
時、ＣＰＵ１０からアドレスバス１３を通してパリティ
算出部１２に出力されたアドレスの°“１“の数と、パ
リティ算出部１２及び外部のアドレスバス１５を通して
アドレスされることにより外部メモリ１１から外部のデ
ータバス１６を通してパリティ算出部１２に取り込まれ
たデータ又は命令の°゛１“の数とをパリティ算出部１
２で合計し、この合計パリティ結果を出力線１２ａから
比較手段１７に出力する。
時、ＣＰＵ１０からアドレスバス１３を通してパリティ
算出部１２に出力されたアドレスの°“１“の数と、パ
リティ算出部１２及び外部のアドレスバス１５を通して
アドレスされることにより外部メモリ１１から外部のデ
ータバス１６を通してパリティ算出部１２に取り込まれ
たデータ又は命令の°゛１“の数とをパリティ算出部１
２で合計し、この合計パリティ結果を出力線１２ａから
比較手段１７に出力する。
一方、外部メモリ１１では、これが認識したアドレスと
、これに対応して出力される命令又はデータとにより独
自に算出し、又はパリティＲＯＭを利用して求めたパリ
ティをライン１日から比較手段１７に出力する。
、これに対応して出力される命令又はデータとにより独
自に算出し、又はパリティＲＯＭを利用して求めたパリ
ティをライン１日から比較手段１７に出力する。
比較手段１７では、ライン１８からのパリティ結果とパ
リティ算出部１２からの算出結果を比較し、その結果を
出力ライン１７ａに出力する。
リティ算出部１２からの算出結果を比較し、その結果を
出力ライン１７ａに出力する。
即ち、前記両合計パリティ結果を比較した結果、不一致
と判定されたならば、出力ライン１７ａにエラー信号を
出力する。このエラー信号は、そのままＣＰＵ １０の
リセット端子１０ａに戻すことで、ＣＰＵｌ０を自己復
旧させる。そして、フェッチエラーとして表示させる。
と判定されたならば、出力ライン１７ａにエラー信号を
出力する。このエラー信号は、そのままＣＰＵ １０の
リセット端子１０ａに戻すことで、ＣＰＵｌ０を自己復
旧させる。そして、フェッチエラーとして表示させる。
上述のような本実施例にあっては、ＣＰＵＩ Ｏからの
出力アドレスの“１”°の数とＣＰＵｌ０にフェッチさ
れる外部メモリ１１からの出力データの“ビの数とを合
計してパリティを出力するパリティ算出部１２をｃｐｕ
ｉｏを構成する同一チップ上に設け、さらに両者を結ぶ
アドレスバス１３及びデータバス１４も同一チップ上に
形成したものであるから、アドレスバス１３及びデータ
バス１４の長さが短くなると共に、これらパス上へのノ
イズの侵入は皆無となり、これに伴い従来のようにＣＰ
Ｕとパリティ算出部及びＲＯＭとパリティ算出部の両方
のハスラインにノイズが侵入することによってＣＰＵの
暴走が検出できないという問題を解決できる。また、外
部メモリ１１とパリティ算出部１２間を結ぶパスライン
にノイズが侵入した時のＣＰ Ｕ １０の暴走は従来と
同様に検出することが可能である。
出力アドレスの“１”°の数とＣＰＵｌ０にフェッチさ
れる外部メモリ１１からの出力データの“ビの数とを合
計してパリティを出力するパリティ算出部１２をｃｐｕ
ｉｏを構成する同一チップ上に設け、さらに両者を結ぶ
アドレスバス１３及びデータバス１４も同一チップ上に
形成したものであるから、アドレスバス１３及びデータ
バス１４の長さが短くなると共に、これらパス上へのノ
イズの侵入は皆無となり、これに伴い従来のようにＣＰ
Ｕとパリティ算出部及びＲＯＭとパリティ算出部の両方
のハスラインにノイズが侵入することによってＣＰＵの
暴走が検出できないという問題を解決できる。また、外
部メモリ１１とパリティ算出部１２間を結ぶパスライン
にノイズが侵入した時のＣＰ Ｕ １０の暴走は従来と
同様に検出することが可能である。
以上のように、本発明によれば、ＣＰＵからの出力アド
レスとこれに対して外部メモリから出力された命令又は
データとを合計してパリティを出力するパリティ算出部
をＣＰＵに内蔵したＬＳＩ構成にしたので、ＣＰＵとパ
リティ算出部間のパスライン上へのノイズ侵入を防止で
きると共に、特別なハード部を付加することなく ＣＰ
Ｕのノイズ侵入による暴走検出が確実になる効果がある
。
レスとこれに対して外部メモリから出力された命令又は
データとを合計してパリティを出力するパリティ算出部
をＣＰＵに内蔵したＬＳＩ構成にしたので、ＣＰＵとパ
リティ算出部間のパスライン上へのノイズ侵入を防止で
きると共に、特別なハード部を付加することなく ＣＰ
Ｕのノイズ侵入による暴走検出が確実になる効果がある
。
第１図は本発明によるマイクロコンピュータの暴走検出
方式の実施例を示す構成図である。 第２図は従来のＣＰ Ｕ暴走検出方式の構成図である。 図において、 １０はｃｐｕ。 １１は外部メモリ、 １２はパリティ算出部、 １３はアドレス用内部ハス、 １４はデータ用内部ハス、 １５は外部用のアドレスバス、 Ｉ６は外部用のアドレスバス、 １７は比較手段である。
方式の実施例を示す構成図である。 第２図は従来のＣＰ Ｕ暴走検出方式の構成図である。 図において、 １０はｃｐｕ。 １１は外部メモリ、 １２はパリティ算出部、 １３はアドレス用内部ハス、 １４はデータ用内部ハス、 １５は外部用のアドレスバス、 Ｉ６は外部用のアドレスバス、 １７は比較手段である。
Claims (1)
- （１）命令又はデータをフェッチする機能を有するＣＰ
Ｕ（１０）と、 命令又はデータを格納し前記ＣＰＵ（１０）によリアド
レスされた命令又はデータをＣＰＵ（１０）に出力する
外部メモリ（１１）と、 前記ＣＰＵ（１０）に内蔵された該ＣＰＵ（１０）の出
力アドレスとこれに対応して外部メモリ（１１）から出
力される命令又はデータとの全ビットを合計してパリテ
イを算出するパリテイ算出部（１２）と、 前記パリテイ算出部（１２）の合計パリテイと前記外部
メモリが独自に算出した入力アドレスと出力データ又は
命令との合計パリテイとを比較しその比較結果を出力す
るパリテイ比較手段（１７）を備えてなるマイクロコン
ピュータの暴走検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63253211A JPH02100724A (ja) | 1988-10-07 | 1988-10-07 | マイクロコンピュータの暴走検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63253211A JPH02100724A (ja) | 1988-10-07 | 1988-10-07 | マイクロコンピュータの暴走検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02100724A true JPH02100724A (ja) | 1990-04-12 |
Family
ID=17248102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63253211A Pending JPH02100724A (ja) | 1988-10-07 | 1988-10-07 | マイクロコンピュータの暴走検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02100724A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5637899A (en) * | 1979-09-04 | 1981-04-11 | Fujitsu Ltd | Memory malfunction detection system |
-
1988
- 1988-10-07 JP JP63253211A patent/JPH02100724A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5637899A (en) * | 1979-09-04 | 1981-04-11 | Fujitsu Ltd | Memory malfunction detection system |
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