JPS58114146A - プロセツサ暴走検出方式 - Google Patents
プロセツサ暴走検出方式Info
- Publication number
- JPS58114146A JPS58114146A JP56214005A JP21400581A JPS58114146A JP S58114146 A JPS58114146 A JP S58114146A JP 56214005 A JP56214005 A JP 56214005A JP 21400581 A JP21400581 A JP 21400581A JP S58114146 A JPS58114146 A JP S58114146A
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- JP
- Japan
- Prior art keywords
- counter
- output
- machine
- instruction
- processor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
- G06F11/0751—Error or fault detection not based on redundancy
- G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
- G06F11/076—Error or fault detection not based on redundancy by exceeding limits by exceeding a count or rate limit, e.g. word- or bit count limit
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明はプロセッサを使用する装置に係り、Ｉ！＃にプ
ロセッサの暴走を効率良（確実に検出するプロセッサ暴
走検出方式に関する０ （２）従来技術及びその問題点 従来、マイクロブ買セッサの暴走検出方式としては、ウ
オッチドグタイマ一方式とメモリパリティ方式がある。
ロセッサの暴走を効率良（確実に検出するプロセッサ暴
走検出方式に関する０ （２）従来技術及びその問題点 従来、マイクロブ買セッサの暴走検出方式としては、ウ
オッチドグタイマ一方式とメモリパリティ方式がある。
前者は、ソフト的にクリアできるタイマーを設け、プロ
グラムのネックとなる場所（一定時間間隔で必ず実行す
る場所）で前記タイマーをクリアする方式である。
グラムのネックとなる場所（一定時間間隔で必ず実行す
る場所）で前記タイマーをクリアする方式である。
マイクロプロセッサの暴走時には、前記タイマーをクリ
アしない為、タイマーがタイムオーバー罠なり割り込み
、あるいはリセットが入力され暴走が検出される。
アしない為、タイマーがタイムオーバー罠なり割り込み
、あるいはリセットが入力され暴走が検出される。
本方式によれば、タイムオーバ時間を秒オーダにしなけ
ればならない為検出方法があら（、又、暴走によっては
前記タイマーをクリアしてしまい、暴走が検出されない
恐れがある。
ればならない為検出方法があら（、又、暴走によっては
前記タイマーをクリアしてしまい、暴走が検出されない
恐れがある。
一方後者は、マイクロプロセッサの暴走検出というより
は、むしろメモリのハード異常を検出する方式である為
、メモリのハード異常に伴）暴走を検出することはでき
るが、マイクロプロセッサ側でのノイズ等に起因する暴
走（メモリからの出力は正常だが、マイクロプロセッサ
側で命令を読みそこなった等のエラー）を検出すること
ができないという欠点を持つ。
は、むしろメモリのハード異常を検出する方式である為
、メモリのハード異常に伴）暴走を検出することはでき
るが、マイクロプロセッサ側でのノイズ等に起因する暴
走（メモリからの出力は正常だが、マイクロプロセッサ
側で命令を読みそこなった等のエラー）を検出すること
ができないという欠点を持つ。
（３）発明の目的
本発明の目的は、プロセッサの動作を命令のマシンサイ
クルで監視することにより、効率良くかつ確実にマイク
ロプロセッサの暴走を検出する方式を提供′することに
ある。
クルで監視することにより、効率良くかつ確実にマイク
ロプロセッサの暴走を検出する方式を提供′することに
ある。
（４）発明の構成
本発明は、上記目的のため、より効率良ぐ確実にプロセ
ッサの暴走を検出する手段として、プログラムメモリと
同一アドレス上にマシンサイクルを書き込んだメモリと
前記メモリからマシンサイクル数をラードし、マシンク
ロックによりカウントダウンするカウンタを設はプロセ
ッサの動作を命令のマシンサイクルで監視するようくし
たものである。
ッサの暴走を検出する手段として、プログラムメモリと
同一アドレス上にマシンサイクルを書き込んだメモリと
前記メモリからマシンサイクル数をラードし、マシンク
ロックによりカウントダウンするカウンタを設はプロセ
ッサの動作を命令のマシンサイクルで監視するようくし
たものである。
＃！１図扛本発明の一実施例である０マイクロプロセツ
？（以下ＭＰＵと略す）ＩＫｔ！、プログラムＲＯＭ２
とプログラムＲＯＭ２に書き込んである命令に対応する
マシンサイクルを書き込んだＲＯＭＢが同一アドレスバ
ス４上に接続される。プログラムＲＯＭ２の出力はデー
タバス５に出力され、ＭＰＵＩがその内容を読み込み命
令を実行する。一方、マシンサイクルを省き込んだＲＯ
Ｍ５の出力は別のデータバス６経由でカウンタ７のパラ
レル入力に出力されるεは、カウンタ７にマシンサイク
ルをロードする為のｐ−ドクロックで、カウンタ出力が
オール＃０” の時にのみ出力され、その立上りで６に
出力されたデータをカランタフにロードする。９は、Ｍ
ＰＵ１から出力されるマシンクロックであり、その立下
りでカウンタ７をカウントする。
？（以下ＭＰＵと略す）ＩＫｔ！、プログラムＲＯＭ２
とプログラムＲＯＭ２に書き込んである命令に対応する
マシンサイクルを書き込んだＲＯＭＢが同一アドレスバ
ス４上に接続される。プログラムＲＯＭ２の出力はデー
タバス５に出力され、ＭＰＵＩがその内容を読み込み命
令を実行する。一方、マシンサイクルを省き込んだＲＯ
Ｍ５の出力は別のデータバス６経由でカウンタ７のパラ
レル入力に出力されるεは、カウンタ７にマシンサイク
ルをロードする為のｐ−ドクロックで、カウンタ出力が
オール＃０” の時にのみ出力され、その立上りで６に
出力されたデータをカランタフにロードする。９は、Ｍ
ＰＵ１から出力されるマシンクロックであり、その立下
りでカウンタ７をカウントする。
１０はカウンタ７のキャリ出力信号であり、エラー検出
信号となる。
信号となる。
ｊＩｚ図１１第１図を動作させるアセンブラ言ＩｒＪＫ
よるプログラムの一例である。本プログラムをアドレス
００００番地から動作させると、アキュムレータＡに１
０００番地の内容を読み込み、アキエムレータＢに１０
０１書地の内容を読み込む。次にアキエムレータＡとア
キエムレータＢを加算してその結果をアキエムレータＡ
に入れ、１００２番ｊＩｋＫアキエムレータＡの内容を
格納する。プログラムＲＯＭには、アセンブラ言語に対
応するマシーン語が格納されており、マシンサイクルＲ
ＯＭＫは各命令の１バイト目のアドレス忙各命令のマシ
ンサイクルが書き込まれており、命令の途中では“０”
が書き込まれている。
よるプログラムの一例である。本プログラムをアドレス
００００番地から動作させると、アキュムレータＡに１
０００番地の内容を読み込み、アキエムレータＢに１０
０１書地の内容を読み込む。次にアキエムレータＡとア
キエムレータＢを加算してその結果をアキエムレータＡ
に入れ、１００２番ｊＩｋＫアキエムレータＡの内容を
格納する。プログラムＲＯＭには、アセンブラ言語に対
応するマシーン語が格納されており、マシンサイクルＲ
ＯＭＫは各命令の１バイト目のアドレス忙各命令のマシ
ンサイクルが書き込まれており、命令の途中では“０”
が書き込まれている。
第３図は、第１図で第２図に示すプログラムをアドレス
ｏｏｏｏ番地から動作させた時のタイムチャードであり
、１１は９に出力されるマシンクロック、１２はアドレ
スバス４に出力されるアドレス、１３はデータバス５に
出力されるデータ、１４は６に出力されるマシンサイク
ルＲＯＭ３からの出力、１５は１４の内容をロードする
ロードク藺ツク、１６はカウンタ７の出力である。
ｏｏｏｏ番地から動作させた時のタイムチャードであり
、１１は９に出力されるマシンクロック、１２はアドレ
スバス４に出力されるアドレス、１３はデータバス５に
出力されるデータ、１４は６に出力されるマシンサイク
ルＲＯＭ３からの出力、１５は１４の内容をロードする
ロードク藺ツク、１６はカウンタ７の出力である。
プログラムを００００書地から動作させるとマス、マシ
ンサイクル＃ｌでアドレスバスＫ”ｏｏｏｏ’が出力さ
れ、データバスにはＢ６、マシンサイクｋＲＯＭから祉
′″４ｍが出力される。この時カウンタ値＃ｉ“０＠で
ある為、マシンクロック９の立上りでカウンタ７に′″
４＠がロードされる。マシンサイクル＃２でカウンタ７
がカウントダウンされカウンタ値が６３”になるととも
に、アドレスバスに０００１が出力サレ、テータパス、
マシンサイクルＲＯＭ出力はそれぞれ°１０°、°Ｏ°
が出力される０マシンサイクル＃３でさらにカウンタ７
がカウントダウンされ、カウンタ値が６２＠となる０マ
シンサイクルが＃４．＃５と進みカウンタ値がａＯ”と
なるところで、マシンサイクルＲＯＭの内容が再びロー
ドされる。
ンサイクル＃ｌでアドレスバスＫ”ｏｏｏｏ’が出力さ
れ、データバスにはＢ６、マシンサイクｋＲＯＭから祉
′″４ｍが出力される。この時カウンタ値＃ｉ“０＠で
ある為、マシンクロック９の立上りでカウンタ７に′″
４＠がロードされる。マシンサイクル＃２でカウンタ７
がカウントダウンされカウンタ値が６３”になるととも
に、アドレスバスに０００１が出力サレ、テータパス、
マシンサイクルＲＯＭ出力はそれぞれ°１０°、°Ｏ°
が出力される０マシンサイクル＃３でさらにカウンタ７
がカウントダウンされ、カウンタ値が６２＠となる０マ
シンサイクルが＃４．＃５と進みカウンタ値がａＯ”と
なるところで、マシンサイクルＲＯＭの内容が再びロー
ドされる。
以下同様に、命令の実行途中でカウンタ７がカウントダ
ウンされ、カウンタが“０”のところでマシンサイクル
ＲＯＭの出力をロードするという行程を繰り返す。
ウンされ、カウンタが“０”のところでマシンサイクル
ＲＯＭの出力をロードするという行程を繰り返す。
各命令の最初で、必ずカウンタ値は“０°となっている
。
。
第４図は、０００３書地の内容”Ｂ７°１Ｗσ１が１Ａ
７＠と読み誤りた時の例であるｏ”Ａ７”ＦｉＳＴＡＡ
ｌｏ、（Ｘ）という命令に相当する。
７＠と読み誤りた時の例であるｏ”Ａ７”ＦｉＳＴＡＡ
ｌｏ、（Ｘ）という命令に相当する。
この命令は、インデックスレジスタＸの内容に１０を加
えたアドレスにアキエムレータＡの内容をストアすると
いう命令で、２バイト命令（６マシンサイクル）である
◇ 又、０００３番地からの命令が２バイト命令になったこ
とで、ｏｏｏａ番地を実行仮状に実行するアドレスは０
００５番地となる。この時、０００５番地のＯｌという
内容ｕＮＯＰという命令に相当し、この命令は何もしな
い左いう命令で、１バイト命令（２マシンサイクル）で
ある。０００５番地が１バイト命令であったことから、
０００６番地からは正常なシーフェンスに復旧する。
えたアドレスにアキエムレータＡの内容をストアすると
いう命令で、２バイト命令（６マシンサイクル）である
◇ 又、０００３番地からの命令が２バイト命令になったこ
とで、ｏｏｏａ番地を実行仮状に実行するアドレスは０
００５番地となる。この時、０００５番地のＯｌという
内容ｕＮＯＰという命令に相当し、この命令は何もしな
い左いう命令で、１バイト命令（２マシンサイクル）で
ある。０００５番地が１バイト命令であったことから、
０００６番地からは正常なシーフェンスに復旧する。
第５図社、第４図のタイムチャートを示す。
マシンサイクル＃：１〜＃４は、第３図と同じ動作であ
るが、＃５で命令ｖＲみ誤りた為に＃５以ｐＩ＃ＭＰＵ
１が誤動作（ＳＴＡＡＩＧ、（Ｘ）をする。
るが、＃５で命令ｖＲみ誤りた為に＃５以ｐＩ＃ＭＰＵ
１が誤動作（ＳＴＡＡＩＧ、（Ｘ）をする。
８ＴＡＡ １０．（Ｘ）という命令は、６マシンサイク
ルの命令である為、カウンタ値が“０９となるマシンサ
イクル＃９でも命令途中であり、マシンサイクルＲＯＭ
の出力は°Ｏ″となっている。
ルの命令である為、カウンタ値が“０９となるマシンサ
イクル＃９でも命令途中であり、マシンサイクルＲＯＭ
の出力は°Ｏ″となっている。
この為、マシンサイクル＃９でカウンタにロードされる
値は“０”であり、次のマシンクロックの立ち下りで−
１”Ｋカウントダウンされるので、キャリが出力されエ
ラーが検出される。
値は“０”であり、次のマシンクロックの立ち下りで−
１”Ｋカウントダウンされるので、キャリが出力されエ
ラーが検出される。
（５） 発明の効果
本発明によれば、比較的少ないハードウェーｒで、マイ
クロプロセッサのマシンサイクルの監視をすることがで
きるので、効率良くかつ確笑にマイクロプロセッサの暴
走を検出することができる。
クロプロセッサのマシンサイクルの監視をすることがで
きるので、効率良くかつ確笑にマイクロプロセッサの暴
走を検出することができる。
第１図は本発明の一実施例であり、第２図は１１を動作
するプログラムの例、第３図は第１図で第２５！ｉｌの
プコグラムを動作させた時のタイムチャートである。第
４図は図２のプログラムを読みしった時のプログラムの
例、第５図は第１図で第（図のプログラムを動作させた
時のタイムチャートである。 図において、１は！イク誼プロセッサ、２はプログラム
ＲＯＭ、３はマシンサイクルを書き込んだＲＯＭ、４は
アドレスバス、５はデータバス。 ６ＦｉマシンサイクルＲＯＭＢからの出力ハス、７はカ
ウンタ、８は６に出力されたデータを７にロードする為
のロードクロック線、９＃ｉＭＰＵ１から出力されるマ
シンクロック、１０Ｆ１カウンタ７からのキャリ出力信
号であり、エラー検出信号。 １１は９に出力されるマシンクロック、１２Ｆ！アドレ
スバス４に出力されるアドレス、１３はデータバス５に
出力されるデータ、１４Ｆ１６に出力されるマシンサイ
クルＲＯＭ３からの出力、１５は１４の内容をロードす
るロードクロック、１６はカウンタ７の出力である。
するプログラムの例、第３図は第１図で第２５！ｉｌの
プコグラムを動作させた時のタイムチャートである。第
４図は図２のプログラムを読みしった時のプログラムの
例、第５図は第１図で第（図のプログラムを動作させた
時のタイムチャートである。 図において、１は！イク誼プロセッサ、２はプログラム
ＲＯＭ、３はマシンサイクルを書き込んだＲＯＭ、４は
アドレスバス、５はデータバス。 ６ＦｉマシンサイクルＲＯＭＢからの出力ハス、７はカ
ウンタ、８は６に出力されたデータを７にロードする為
のロードクロック線、９＃ｉＭＰＵ１から出力されるマ
シンクロック、１０Ｆ１カウンタ７からのキャリ出力信
号であり、エラー検出信号。 １１は９に出力されるマシンクロック、１２Ｆ！アドレ
スバス４に出力されるアドレス、１３はデータバス５に
出力されるデータ、１４Ｆ１６に出力されるマシンサイ
クルＲＯＭ３からの出力、１５は１４の内容をロードす
るロードクロック、１６はカウンタ７の出力である。
Claims (1)
- 同期式プロセッサ用のプログラム格納メモリと同一アド
レス上に前記プログラム格納メモリに格納しである命令
に対応するマシンサイクル数が書き込んであるメモリを
持ち、前記プロセッサが命令をフェッチする際にマシン
サイクル数をロードし、！シンクロツクによりカウント
ダウンするカウンタを設け、プロセッサの動作を命令の
マシンサイクルで監視することを特徴とするプロセッサ
暴走検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214005A JPS58114146A (ja) | 1981-12-26 | 1981-12-26 | プロセツサ暴走検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56214005A JPS58114146A (ja) | 1981-12-26 | 1981-12-26 | プロセツサ暴走検出方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58114146A true JPS58114146A (ja) | 1983-07-07 |
Family
ID=16648679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56214005A Pending JPS58114146A (ja) | 1981-12-26 | 1981-12-26 | プロセツサ暴走検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58114146A (ja) |
-
1981
- 1981-12-26 JP JP56214005A patent/JPS58114146A/ja active Pending
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