TWI509619B - 記憶體之積體電路及其操作方法 - Google Patents

Description

記憶體之積體電路及其操作方法

本發明是有關於一種積體電路及其操作方法，且特別是有關於一種記憶體之積體電路及其操作方法。

隨著科技發展，非揮發性(Non-volatile)記憶體已廣泛地應用在各種電子產品中。舉例來說，NAND快閃記憶體(Flash Memory)為最為廣泛使用之非揮發性記憶體之一。積體電路，例如是頁緩衝器(page buffer)，通常被用來對快閃記憶體之記憶胞(Memory Cell)進行讀取、編程(Program)、編程驗證(Program Verify)以及抹除(Erase)的操作。然而，傳統之積體電路往往需要執行大量的步驟來完成上述的操作，如此將大大地降低記憶體的存取速度。

因此，如何提供一種可有效提升記憶體存取速度之積體電路，乃目前業界所致力的課題之一。

本發明係有關於一種記憶體之積體電路，藉由結合資料驅動電路與一接收特定偏壓位準之電晶體，可大幅簡化對記 憶胞進行編程驗證時所需之操作。

根據本發明之一方面，提出一種記憶體之積體電路，包括第一資料驅動電路以及傳輸電晶體。第一資料驅動電路耦接第一節點，用以輸出第一資料電壓至第一節點，第一節點之電壓位準包括第一位準以及第二位準。傳輸電晶體耦接於第一節點與第二節點之間，第二節點之電壓位準為第三位準或第四位準。其中，當傳輸電晶體接收偏壓位準且第一節點之電壓位準該第一位準時，傳輸電晶體使第二節點之電壓位準被設定為第三位準，第三位準係接近或實質上等於第一位準，當傳輸電晶體接收偏壓位準且第一節點之電壓位準為第二位準時，第二節點之電壓位準係獨立於第一節點之電壓位準。

根據本發明之另一方面，提出一種記憶體之積體電路，包括第一資料驅動電路以及傳輸電晶體。第一資料驅動電路耦接第一節點，用以輸出第一資料電壓至第一節點，第一節點之邏輯位準包括第一邏輯位準以及第二邏輯位準。傳輸電晶體耦接於第一節點與第二節點之間，第二節點之邏輯位準為第三邏輯位準或第四邏輯位準。其中，當傳輸電晶體接收偏壓位準且第一節點之邏輯位準為第一邏輯位準時，傳輸電晶體使第二節點之邏輯位準被設定為第三邏輯位準，第三邏輯位準係接近或實質上等於第一邏輯位準，當傳輸電晶體接收偏壓訊號且第一節點之邏輯位準為第二邏輯位準時，第二節點之邏輯位準係獨立於第一節點之邏輯位準。

根據本發明之另一方面，提出一種記憶體之存取方法，包括以下步驟。首先，提供一積體電路，此積體電路包括第一資料驅動電路以及傳輸電晶體，第一資料驅動電路耦接第一節點，用以輸出第一資料電壓至第一節點，第一節點之電壓位準包括第一位準以及第二位準，傳輸電晶體耦接於第一節點與第二節點之間，第二節點之電壓位準為第三位準或第四位準。接著，當傳輸電晶體接收偏壓位準且第一節點之電壓位準為第一位準時，傳輸電晶體使第二節點之電壓位準被設定為第三位準，第三位準係接近或實質上等於該第一位準。當傳輸電晶體接收偏壓位準且第一節點之電壓位準為第二位準時，第二節點之電壓位準係獨立於第一節點之電壓位準。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：

102‧‧‧記憶胞陣列

104‧‧‧列解碼器

100、200、300‧‧‧積體電路

202‧‧‧第一資料驅動電路

204‧‧‧第一閂鎖器

206‧‧‧第二資料驅動電路

208‧‧‧第二閂鎖器

210‧‧‧感測電路

212‧‧‧預充設定電路

214‧‧‧資料控制電路

216‧‧‧抹除電路

318‧‧‧編程電路

BL1~BLM‧‧‧位元線

WL1~WLN‧‧‧字元線

MCS1~MCSM‧‧‧記憶胞串

MC‧‧‧記憶胞、目標記憶胞

SS‧‧‧列選擇開關

GS‧‧‧接地選擇開關

CSL‧‧‧共同源極線

MT‧‧‧傳輸電晶體

N1~N7‧‧‧第一節點~第七節點

M1~M8‧‧‧第一電晶體~第八電晶體

MSC‧‧‧感測控制電晶體

MSE‧‧‧感測電晶體

MI‧‧‧隔離電晶體

CSE‧‧‧感測電容

GND‧‧‧接地電壓

STBM、MPOS、STBS、SPOS‧‧‧訊號

PML‧‧‧第一控制訊號

PMLB‧‧‧第二控制訊號

PSL‧‧‧第三控制訊號

PSLB‧‧‧第四控制訊號

STBN‧‧‧感測控制訊號

SET‧‧‧控於初始控制訊號

SEL‧‧‧資料控制訊號

BLC‧‧‧隔離控制訊號

FPW‧‧‧偏壓位準

FC‧‧‧傳輸控制訊號

PC‧‧‧編程控制訊號

VPG‧‧‧電源

DL、DLB‧‧‧資料電壓

Tini‧‧‧初始化時間區段

Tpre‧‧‧預充電時間區段

Tsen‧‧‧感測時間區段

Tstr‧‧‧讀取時間區段

Tprm‧‧‧編程時間區段

Tprmv‧‧‧編程驗證時間區段

Tsenv‧‧‧感測驗證時間區段

Tset‧‧‧設定時間區段

Tstrv‧‧‧讀取驗證時間區段

Tche‧‧‧檢查時間區段

Tres‧‧‧抹除時間階段

Iini‧‧‧初始設定電流路徑

Ipre‧‧‧預充電電流路徑

Isen‧‧‧感測電流路徑

Istr‧‧‧讀取電流路徑

Ipgm‧‧‧編程電流路徑

Iset1~Iset4‧‧‧設定電流路徑

Isprm‧‧‧同步編程路徑

VG1~VG3‧‧‧讀取電壓之電壓位準

PV1~PV3‧‧‧驗證電壓之電壓位準

V(N3)‧‧‧第一資料電壓

V(N4)‧‧‧反相之第一資料電壓

V(N5)‧‧‧第二資料電壓

V(N6)‧‧‧反相之第二資料電壓

X‧‧‧初始電壓位準之電壓位準

第1圖繪示依據本發明之一實施例之記憶體之積體電路、記憶胞陣列以及列解碼器之示意圖。

第2圖繪示依據本發明之一實施例之積體電路之電路圖。

第3圖繪示積體電路於讀取操作之訊號波形圖。

第4圖繪示繪示積體電路於初始化時間區段之電流示意圖。

第5圖繪示積體電路於預充電時間區段之電流示意圖。

第6圖繪示積體電路於感測時間區段之電流示意圖。

第7圖繪示記憶胞閥電壓與對應資料之關係示意圖。

第8圖繪示積體電路於讀取時間區段之電流示意圖之一例。

第9圖繪示積體電路於編程及編程驗證操作之訊號波形圖。

第10圖繪示積體電路對目標記憶胞進行編程操作之示意圖之一例。

第11圖繪示記憶胞閥電壓與待驗證之資料之關係圖。

第12圖繪示當驗證電壓為電壓PV1，且第一資料電壓以及第二資料電壓所對應之一組儲存資料與驗證電壓所對應之驗證資料不相符之示意圖。

第13圖繪示當驗證電壓為電壓位準PV1，且第一資料電壓以及第二資料電壓所對應之一組儲存資料與驗證電壓所對應之驗證資料相符之示意圖。

第14圖繪示積體電路於讀取操作之訊號波形圖。

第15圖繪示繪示依據本發明之另一實施例之積體電路之電路圖。

請參考第1圖，其繪示依據本發明之一實施例之記憶體之積體電路100、記憶胞陣列102以及列解碼器104之示意圖。如第1圖所示，積體電路100以及列解碼器104分別經由位元線(Bit Line)BL1~BLM以及字元線(World Line)WL1~WLN連接至記憶胞陣列102，M及N為正整數。記憶胞陣列102包括多個記憶胞串MCS1~MCSM，此些記憶胞串MCS1~MCSM具有實質上相同之結構。以記憶胞串MCS1為例，其包括多個記憶胞MC、 一列選擇開關SS以及一接地選擇開關GS。此些記憶胞MC係以串聯方式與對應之位元線(如位元線BL1)相接，並經由接地選擇開關GS耦接至共同源極線CSL。當欲讀取或編程(Program)一記憶胞MC(視為目標記憶胞)，列解碼器104透過選擇線SSL控制選擇開關SS，以將此目標記憶胞MC耦接至對應之位元線。接著，積體電路100透過此對應之位元線對此目標記憶胞MC進行讀取或編程操作。上述之記憶胞MC例如是一多層式儲存記憶胞(Multi-level Cell,MLC)，此MLC係以臨界電壓可編程的金氧半場效電晶體(Oxide-Semiconductor Field-Effect Transistor)來實現，然本發明並不限於此，記憶胞MC亦可是單層式儲存記憶胞(Single Level Cell,SLC)。

請參考第2圖，其繪示依據本發明之一實施例之積體電路200之電路圖。積體電路200包括第一資料驅動電路202以及傳輸電晶體MT。第一資料驅動電路202耦接第一節點N1，用以輸出第一資料電壓至第一節點N1，第一節點N1之電壓位準包括第一位準以及第二位準。傳輸電晶體MT耦接於第一節點N1與第二節點N2之間，並受控於傳輸控制訊號FC。第二節點N2之電壓位準為第三位準或第四位準。第一位準及第三位準例如是數位邏輯中以低位準表示的“0”，第二位準及第四位準例如是數位邏輯中以低位準表示的“0”。傳輸電晶體MT例如為N型金氧半場效電晶體，然本發明並不以此為限，傳輸電晶體MT亦可以P型金氧半場效電晶體來實現。

於本實施例中，第一資料驅動電路202包括第一閂鎖器204、第一電晶體M1以及第二電晶體M2。第一閂鎖器204用以儲存該第一資料電壓於第三節點N3，並儲存反相之第一資料電壓於第四節點N4。如第2圖所示，第一閂鎖器204例如由兩個互相串接的三態反相器(Tri-State Inverter)來實現，此兩個三態反相器分別受控於訊號STBM以及訊號MPOS。

第一電晶體M1具有第一端、第二端以及接收第一控制訊號PML之第三端。第一電晶體M1之第一端以及第二端分別耦接於第三節點N3與第一節點N1。當第一控制訊號PML為致能，儲存於第三節點N3之第一資料電壓被輸出至第一節點N1。舉例來說，假設第三節點N3所儲存之第一資料電壓之電壓位準為0伏特(對應於數位值“0”)，當第一控制訊號PML為致能，第一電晶體M1係被開啟，此時儲存於第三節點N3之第一資料電壓被輸出至第一節點N1，使得第一節點N1之電壓位準被設定為接近或實質上等於0伏特的電壓(假設忽略第一電晶體M1在開啟狀態下，第一端(汲極端)與第二端(源極端)之間的電位差)。

類似地，第二電晶體M2具有第一端、第二端以及接收第二控制訊號PMLB之第三端。第二電晶體M2之第一端以及第二端分別耦接於第四節點N4與第一節點N1。當第二控制訊號PMLB為致能，儲存於第四節點N4之反相之第一資料電壓被輸出至第一節點N1。以第一資料電壓對應至數位值“0”為例，反相之第一資料電壓係對應至數位值“1”。上述之第一電晶體M1以 及第二電晶體M2例如是N型金氧半場效電晶體。然本發明並不以此為限，第一電晶體M1以及第二電晶體M2亦可以P型金氧半場效電晶體來實現。

積體電路200更可包括第二資料驅動電路206。第二資料驅動電路206耦接於第一節點N1，用以輸出第二資料電壓至第一節點N1。於本實施例中，第二資料驅動電路206具有實質上類似於第一資料驅動電路202之電路結構，然本發明並不限於此，第二資料驅動電路206亦可以其它形式的閂鎖電路來實現。

如第2圖所示，第二資料驅動電路206包括第二閂鎖器208、第三電晶體M3以及第四電晶體M4。第二閂鎖器208用以儲存第二資料電壓於第五節點N5，並儲存反相之第二資料電壓於第六節點N6。第二閂鎖器208例如由兩個互相串接的三態反相器來實現，此兩個三態反相器分別受控於訊號STBS以及訊號SPOS。

第三電晶體M3具有第一端、第二端以及接收第三控制訊號PSL之第三端。第三電晶體M3之第一端以及該二端分別耦接於第五節點N5與第一節點N1，當第三控制訊號PSL為致能，儲存於第五節點N5之第二資料電壓被輸出至第一節點N1。

類似地，第四電晶體M4具有第一端、第二端以及接收第四控制訊號PSLB之第三端。第四電晶體M4之第一端以及第二端分別耦接於第六節點N6與第一節點N1。當第四控制訊號PSLB為致能，儲存於該第六節點N6之反相之該第二資料電 壓被輸出至第一節點N1。上述之第三電晶體M3以及第四電晶體M4例如是N型金氧半場效電晶體。然本發明並不以此為限，第三電晶體M3以及第四電晶體M4亦可以P型金氧半場效電晶體來實現。

積體電路200更包括一感測電路210，受控於第二節點N2之電壓位準，並耦接於第二節點N2。其中，當第二節點N2之電壓位準為第四位準(高位準)，感測電路210產生放電電流路徑而使第一節點N1之電壓位準被設定為第一位準，當第二節點N2之電壓位準為第三位準(低位準)，感測電路210中斷此放電電流路徑。舉例來說，當第二節點N2之電壓位準為高位準(如第四位準)，且感測控制訊號STBN為致能而導通感測控制電晶體MSC，此時由於感測電晶體MSE之閘極端耦接至第二節點N2，故感測電晶體MSE為導通並在汲極端與源極端之間產生電流而形成放電電流路徑，使得第一節點N1之電壓位準被設定為低位準(如第一位準)。反之，當第二節點N2之電壓位準為低位準(如第三位準)，此時感測電晶體MSE為不導通，感測電路210中斷此放電電流路徑。

感測電路210更包括感測電容CSE。此感測電容CSE之一端耦接第二節點N2，另一端接收接地電壓GND。由於第二節點N2係耦接於目標記憶胞MC所對應之位元線，故當感測電容CSE透過此對應之位元線進行充電或放電時，第二節點N2之電壓位準將產生改變。如此一來，感測電路210可以據第二 節點N2之電壓位準來感測目標記憶胞MC所儲存之資料。

於本實施例中，積體電路200更包括預充設定電路212、資料控制電路214以及抹除電路216。預充設定電路212受控於初始控制訊號SET，用以藉由電源VPG對第一資料驅動電路202以及二資料驅動電路206所儲存之第一資料電壓及第二資料電壓進行初始化，並用以對第二節點N2進行預充電。資料控制電路214受控於資料控制訊號SEL，用以輸出資料電壓DL以及DLB至第一資料驅動電路202當中，以分別作為第一資料電壓以及反相之第一資料電壓。抹除電路216受控於第一節點N1之電壓位準，用以對記憶胞MC進行抹除(Erase)操作。

另一方面，積體電路200更包括隔離電晶體MI。隔離電晶體MI包括第一端、第二端以及接收隔離控制訊號BLC之第三端。隔離電晶體MI之第一端耦接於與記憶胞MC相連之位元線，隔離電晶體MI之第二端耦接於第二節點N2。當隔離控制訊號BLC致能以開啟隔離電晶體MI，第二節點N2係耦接至與記憶胞MC相連之位元線。

為方便理解，茲針對積體電路200之不同操作階段作說明。

讀取操作

第3圖繪示積體電路200於讀取操作之訊號波形圖。由第3圖可看出，積體電路200之讀取操作包括初始化時間 區段Tini、預充電時間區段Tpre、感測時間區段Tsen以及讀取時間區段Tstr。

請參考第4圖，第4圖繪示積體電路200於初始化時間區段Tini之電流示意圖。在此時間區段Tini內，預充設定電路212經由一重置電流路徑Iini將儲存於第三節點N3的第一資料電壓以及儲存於第五節點N5的第二資料電壓設定為對應於數位值“1”的電壓位準。且藉由三態反相器的操作，第四節點N4以及第六節點N6分別具有對應於數位值“0”的電壓位準。

接著請參考第5圖，第5圖繪示積體電路200於預充電時間區段Tpre之電流示意圖。在此時間區段Tpre內，預充設定電路212經由一預充電電流路徑Ipre對位元線進行預充電，使位元線之電壓位準(或第二節點N2之電壓位準)達到適合對記憶胞MC進行感測之電壓位準，例如是第四位準(高位準)。

接著請參考第6圖，第6圖繪示積體電路200於感測時間區段Tsen之電流示意圖。在此時間區段Tsen內，感測電路210經由一感測電流路徑Isen對目標記憶胞MC進行感測。一般來說，目標記憶胞MC具有一記憶胞閥電壓(Threshold Voltage)，此記憶胞閥電壓之大小係對應至目標記憶胞MC所儲存之資料。

請參考第7圖，其繪示記憶胞閥電壓與對應資料之關係示意圖。第7圖係顯示了2位元的多層式儲存記憶胞的記憶胞閥電壓之四個電壓區間，分別對應至“11”、“10”、“00”以及“01” 之2位元資料。然本發明並以上述例示為限，記憶胞閥電壓所對應之位元資料可依照依據不同的應用來定義。

目標記憶胞MC之閘極端在感測時間區段Tsen內係接收一讀取電壓(例如是第7圖之電壓VG1、VG2、或VG3)。當此讀取電壓大於記憶胞閥電壓，一感測電流產生且流過目標記憶胞MC並對第二節點N2放電，使第二節點N2之電壓位準為低位準(如第三位準)。反之，當讀取電壓小於記憶胞閥電壓，目標記憶胞MC不產生感測電流，因此第二節點之電壓位準係維持在預充電後的高位準，如第四位準。舉例來說，假設讀取電壓具有電壓位準VG2，且記憶胞閥電壓對應於位元資料“10”，由於讀取電壓大於記憶胞閥電壓，故產生感測電流且流過目標記憶胞MC並對第二節點N2放電，使第二節點N2之電壓位準為低位準。

接著請參考第8圖，第8圖繪示積體電路200於讀取時間區段Tstr之電流示意圖之一例。於此例子中，假設讀取電壓具有電壓位準VG2(即讀取電壓係介於位元資料“10”以及位元資料“00”所對應的記憶胞閥電壓之間)，且記憶胞閥電壓(例如對應於位元資料“00”或“01”，此些位元資料之最高有效位元(Most Significant Bit,MSB)為“0”)大於讀取電壓之電壓位準VG2而使第二節點N2維持預充電後的高位準(如第四位準，對應至數位值“1”)。此時，感測電晶體MSE被導通，使第三節點N3經由讀取電流路徑Istr進行放電，使得第一資料電壓從對應於數位值“1”變成對應於數位值“0”。儲存2位元資料中的MSB將可被儲存於 第一資料驅動電路202中。換言之，由於小於VG2之記憶胞閥電壓所對應之位元資料的MSB均為“1”，且大於VG2之記憶胞閥電壓所對應之位元資料的MSB均為“0”，故具有電壓位準VG2之讀取電壓可用以讀取目標記憶胞MC所儲存之2位元資料中的MSB。

類似地，藉由具有電壓位準VG1之讀取電壓以及具有電壓位準VG3之讀取電壓來對目標記憶胞MC進行讀取，可得到目標記憶胞MC所儲存之2位元資料中的最低有效位元(Least Significant Bit,LSB)。此LSB例如儲存於第二資料驅動電路206。

編程與編程驗證操作

第9圖繪示積體電路200於編程及編程驗證操作之訊號波形圖。在編程時間區段Tprm內，預充設定電路212將第三節點N3之電壓位準以及第五節點N5之電壓位準設定為對應於數位值“1”的電壓位準。接著，資料控制電路214將資料電壓DL以及DLB存入第一資料驅動電路202以及第二資料驅動電路206當中，資料電壓DL與資料電壓DLB所傳送的資料(D_DL,D_DLB)例如為(1,1)、(1,0)、(0,0)、或(0,1)。之後，目標記憶胞MC5之編程操作係依據第一資料驅動電路202以及第二資料驅動電路206所儲存之第一資料電壓以及第二資料電壓來執行，以將第一資料驅動電路202以及第二資料驅動電路206所儲存的資料寫入目標記憶胞MC當中。

請參考第10圖，其繪示積體電路200對目標記憶胞MC進行編程操作之示意圖之一例。一般而言，若資料電壓DL或資料電壓DLB所儲存的資料為“0”時，將會對所對應之目標記憶胞MC進行編程。此時，儲存有資料“0”之第一資料驅動電路202或第二資料驅動電路206將例如輸出對應至數位值“0”之資料電壓以編程目標記憶胞MC。如第10圖所示，一編程電流路徑Ipgm係自第一資料驅動電路202流出，以使目標記憶胞MC被編程。

當執行完編程操作，積體電路200接續著執行編程驗證操作。編程驗證操作之目的在於確認資料是否被正確地寫入目標記憶胞MC當中。因此，積體電路200藉由讀取目標記憶胞MC之資料以進行驗證。如第9圖所示，積體電路200之編程驗證時間區段Tprmv1包括預充電時間區段Tpre、感測驗證時間區段Tsenv、設定時間區段Tset以及讀取驗證時間區段Tstrv。

在預充電時間區段Tpre內，預充設定電路212經由預充電電流路徑Ipre(類似於第5圖所示之預充電電流路徑Ipre)對位元線進行預充電，使位元線之電壓位準(或第二節點N2之電壓位準)達到適合對記憶胞MC進行感測之電壓位準，例如是高位準(第四位準)。

接著，在感測驗證時間區段Tsenv內，目標記憶胞MC之閘極端接收一驗證電壓(例如為第11圖所示之電壓PV1、PV2、或PV3)，此驗證電壓用以驗證目標記憶胞MC是否已經正 確地被編程至具有所要儲存之資料的臨界電壓。

請參考第11圖，其繪示其繪示記憶胞閥電壓與待驗證之資料之關係圖。第11圖繪示了記憶胞閥電壓的四個電壓區間，分別對應至2位元資料“11”、“10”、“00”以及“01”。於此實施例中，電壓PV1係對應至資料“10”之記憶胞閥電壓區間中的最小電壓，電壓PV2係為對應至資料“00”之記憶胞閥電壓區間中的最小電壓，而電壓PV3係為對應至資料“01”之記憶胞閥電壓區間中的最小電壓。換言之，當驗證電壓為電壓PV1時，此驗證電壓(PV1)係用以驗證目標記憶胞MC是否已經正確地被編程成儲存資料“10”；當驗證電壓為電壓PV2時，此驗證電壓(PV2)係用以驗證目標記憶胞MC是否已經正確地被編程成儲存資料“00”；當驗證電壓為電壓PV3，此驗證電壓(PV3)係用以驗證目標記憶胞MC是否已經正確地被編程成儲存資料“01”。

簡言之，驗證電壓係對應於一驗證資料，此驗證資料係已經欲編程於記憶胞MC之資料，而且需被驗證是否編程成功，例如，如第11圖所示，如果於編程操作中，二位元資料“10”係於編程操作中被編程於目標記憶胞MC，則需施加於目標記憶胞MC之閘極端對應至電壓PV1的驗證電壓，以確認目標記憶胞MC是否已經正確地被編程至對應於二位元資料“10”之記憶胞閥電壓。

於本實施例中，如果此驗證電壓大於被編程後的目標記憶胞MC之記憶胞閥電壓，一電流產生並流經目標記憶胞 MC以對第二節點N2放電，使第二節點N2之電壓位準為低位準(如第三位準，對應至數位值“0”)。這代表先前的編程操作係不完全或不成功，需要繼續進行編程操作。反之，如果驗證電壓小於被編程後的目標記憶胞MC之記憶胞閥電壓，目標記憶胞MC不產生此電流，因此第二節點N2之電壓位準係維持在預充電後的高位準(如第四位準，對應至數位值“1”)。這代表先前的編程操作已經完全或編程成功，不需要繼續進行編程操作。

請再參考第9圖，在設定時間區段Tset內，傳輸控制訊號FC具有特定之偏壓位準FPW，也就是說，傳輸電晶體MT在設定時間區段Tset內係接收一偏壓位準FPW。以傳輸電晶體MT為N型電晶體為例，此偏壓位準FPW之大小例如係介於傳輸電晶體MT之一個臨界電壓至兩個臨界電壓之間，例如1伏特。如此一來，當傳輸電晶體MT接收偏壓位準FPW且第一節點N1之電壓位準為第一位準(低位準，對應至數位值“0”)時，不論第二節點N2之電壓位準(例如感測驗證時間區段Tsenv之終點時第二節點N2之電壓位準)為第三位準(低位準，對應至數位值“0”)或第四位準(高位準，對應至數位值“1”)，傳輸電晶體MT使第二節點N2之電壓位準被設定為第三位準，此第三位準係接近或實質上等於第一位準。反之，當傳輸電晶體MT接收該偏壓位準FPW且第一節點N1之電壓位準為第二位準(高位準，對應至數位值“1”)時，第二節點N2之電壓位準係獨立於第一節點N1之電壓位準。

舉例來說，當傳輸電晶體MT之控制端接收1伏特 之偏壓位準FPW且第一節點N1之電壓位準為第一位準(0伏特)，由於傳輸電晶體MT之控制端與第一節點N1間的電壓差大於傳輸電晶體MT之臨界電壓，傳輸電晶體MT為導通，此時不論第二節點N2之電壓位準為何，第二節點N2之電壓位準會因為傳輸電晶體MT的被導通而設定為實質上等於或接近第一節點N1之電壓位準，亦即0伏特或接近0伏特(若傳輸電晶體MT之汲極端與源極端在導通時具有小伏特數之電壓差)。

又，當傳輸電晶體MT之控制端接收1伏特之偏壓位準FPW且第一節點N1之電壓位準為第二位準(例如5伏特)，此時假使第二節點N2之電壓位準為第三位準(例如0伏特)，由於傳輸電晶體MT之控制端與第二節點N2間的電壓差大於傳輸電晶體MT之臨界電壓而使得傳輸電晶體MT導通，第二節點N2將被傳輸電晶體MT之導通電流充電而使得電壓位準上升至約0.3伏特(亦即等於1伏特減去一臨界電壓0.7伏特)。此時，第二節點N2之電壓位準(0.3伏特)係接近約為0伏特之第三位準，仍無法使感測電晶體MSE導通。

又，當傳輸電晶體MT之控制端接收1伏特之偏壓位準FPW且第一節點N1之電壓位準為第二位準(例如5伏特)，此時假使第二節點N2之電壓位準為第四位準(例如5伏特)，由於傳輸電晶體MT之汲極端與源極端之電壓位準皆大於控制端之電壓位準，故傳輸電晶體MT不導通，使第二節點N2之電壓位準仍維持第四位準(例如5伏特)。

簡言之，當傳輸電晶體MT接收偏壓位準FPW，傳輸電晶體MT只會將第一節點N1之第一位準傳輸(對應於低位準或數位值“0”)至第二節點N2，而不會將第一節點N1之第二位準傳輸(對應於高位準或數位值“1”)至第二節點N2(使得第二節點N2之電壓位準獨立於第一節點N1之電壓位準)。

於另一例子中，假使傳輸電晶體MT為P型電晶體的話，則偏壓位準FPW之大小介於傳輸電晶體MT之高電壓源電壓減去一個臨界電壓至高電壓源電壓減去兩個臨界電壓之間。

於本實施例中，在設定時間區段Tset內，當第一資料驅動電路202與第二資料驅動電路206所儲存之第一資料電壓以及第二資料電壓所對應之一組儲存資料(例如為“11”、“10”、“00”、或“01”)與驗證電壓所對應之驗證資料(例如為“11”、“10”、“00”、或“01”)相符，第一節點N1之電壓位準係被設定為第二位準(高位準，對應至數位值“1”)，使得第二節點N2獨立於第一節點N1之電壓位準而維持在一個接近或實質上等於原本電壓位準之電壓位準(可能為第三位準或第四位準)。反之，當第一資料電壓以及第二資料電壓所對應之一組儲存資料與驗證電壓所對應之驗證資料不相符，第一節點N1之電壓位準被設定為第一位準(低位準，對應至數位值“0”)，使得第二節點N2之電壓位準被設定為第三位準(低位準，對應至數位值“0”)。

請參考第12圖，其繪示當驗證電壓為電壓PV1，且第一資料電壓以及第二資料電壓所對應之一組儲存資料與驗證 電壓所對應之驗證資料不相符之情況之示意圖。

如第12圖所示，假設第一資料電壓(第三節點N3之電壓)以及第二資料電壓(第五節點N5之電壓)分別對應於數位值“0”以及“1”，也就是說，第一資料電壓以及第二資料電壓所對應之一組資料為2位元資料“01”。假設目前所使用之驗證電壓為電壓PV1。由於為驗證電壓(PV1)所對應之所需對儲存於目標記憶胞MC之內容值進行驗證之驗證資料為數位值“10”，故知，此種情況之下，第一資料電壓以及第二資料電壓所對應之一組儲存資料(“01”)與驗證資料“10”並不相符。此時，第一資料驅動電路202以及第二資料驅動電路206分別經由設定電流路徑Iset1以及設定電流路徑Iset2輸出第一資料電壓(對應數位值“0”)以及反相之第二資料電壓(對應數位值“0”)至第一節點N1，使得第一節點N1之電壓位準為第一位準(低位準，對應數位值“0”)，進而使得第二節點N2之電壓位準被設定至接近或實質上等於第一位準之第三位準(低位準，對應數位值“0”)。

請參考第13圖，其繪示當驗證電壓為電壓PV1，且第一資料電壓以及第二資料電壓所對應之一組儲存資料與驗證電壓所對應之驗證資料相符之情況之示意圖。如第13圖所示，假設第一資料電壓(節點N3之電壓)以及第二資料電壓(第五節點N5之電壓)分別對應於數位值“1”以及“0”，也就是說，第一資料電壓以及第二資料電壓所對應之一組儲存資料為2位元資料“10”。假設目前所使用之驗證電壓為電壓PV1。此情況下，第一 資料電壓以及第二資料電壓所對應之一組儲存資料“10”與為驗證電壓(PV1)所對應之驗證資料“10”相符。此時，第一資料驅動電路202以及第二資料驅動電路206分別經由設定電流路徑Iset3以及設定電流路徑Iset4輸出第一資料電壓(對應數位值“1”)以及反相之第二資料電壓(對應數位值“1”)至第一節點N1，使得第二節點N2之為接近或實質上等於原本之電壓位準(可能為第三位準或第四位準，第13圖中以X代表)。

本實施例中，當記憶胞閥電壓大於驗證電壓，於驗證時將不會有電流流過目標記憶胞MC，使第二節點N2之電壓位準係對應至數位值“1”，這表示對目標記憶胞MC編程成功且不需再次編程。反之，當記憶胞閥電壓小於驗證電壓，於驗證時將會產生電流並流過目標記憶胞MC，使第二節點N2之電壓位準係對應至數位值“0”，這表示對目標記憶胞MC編程失敗且需要再次編程。然而，當第二節點N2之電壓位準對應至數位值“1”時，並不一定代表資料已正確地寫入目標記憶胞MC。舉例來說，請參照第11圖，假使目標記憶胞MC原本欲編程至對應資料“10”，但卻被編程至對應資料“00”(編程過度而失敗)，此時，當以具有電壓位準PV1之驗證電壓對此目標記憶胞MC進行驗證時，由於不會產生電流對第二節點N2進行放電(目標記憶胞MC之閘極端電壓位準小於記憶胞閥電壓)，使第二節點N2之電壓位準仍維持於預充電時的高位準(對應至數位值“1”)，進而誤判為編程成功。因此，本實施例之積體電路200藉由接收具有特定電壓位準之偏壓 位準之傳輸電晶體MT，可在第一資料電壓以及第二資料電壓所對應之一組儲存資料與驗證電壓所對應之驗證資料不相符時，依據第一節點N1之第一位準(對應至數位值“0”)設定第二節點N2之電壓位準，使第二節點N2之電壓位準為接近或實質上等於第一位準(對應至數位值“0”，表示需要再次編程)，以簡單的電路控制程序即可有效地避免類似上述情況之誤判的發生。

雖然本實施例係以驗證電壓為電壓PV1為例做說明，本實施例亦適用於驗證電壓為電壓PV2或PV3的情況下。同樣地，雖然本實施例係以第一資料電壓以及第二資料電壓對應至2位元資料“10”為例做說明，本實施例亦可適用於第一資料電壓以及第二資料電壓對應至2位元資料“11”、“00”、及“01”的情況下。

接著，在讀取驗證時間區段Tstrv，積體電路200依據第二節點N2之電壓位準選擇性地改變第一資料電壓或第二資料電壓，以決定是否繼續對目標記憶胞MC進行編程。

抹除操作

第14圖繪示積體電路200於抹除操作之訊號波形圖。由第14圖可看出，積體電路200先對目標記憶胞MC執行讀取操作(包括初始化時間區段Tini、預充電時間區段Tpre、感測時間區段Tsen以及讀取時間區段Tstr)，並將目標記憶胞MC所儲存之資料儲存至第三節點N3以作為第一資料電壓。接著，在檢 查時間區段Tche，第一電晶體M1被致能，第一資料驅動電路202將第三節點N3之第一資料電壓輸出至第一節點N1。之後，在抹除時間階段Tres，抹除電路216依據第一節點N1之電壓位準，決定是否對目標記憶胞MC進行抹除操作。舉例來說，抹除電路216包括一P型電晶體，此P型電晶體之閘極端耦接至第一節點N1。當第一節點N1之電壓位準為低位準(如第一位準，對應至數位值“0”)，P型電晶體為導通，此時抹除電路216使記憶胞閥電壓被設定至對應於資料“11”，以抹除儲存於目標記憶胞MC中的內容值。也就是說，針對記憶胞閥電壓已被編程至對應於資料“10”、“00”或“01”之電壓區間之目標記憶胞MC，積體電路200可透過抹除操作將目標記憶胞MC之記憶胞閥電壓還原至未編程時所對應之資料“11”之電壓區間。然上述之例示並不用以限定本發明，抹除電路216亦可以其它形式的記憶體抹除電路來實現。

請參考第15圖，其繪示依據本發明之另一實施例之積體電路300之電路圖。此實施例與前一實施例的主要不同在於，積體電路300更包括編程電路318。編程電路318包括第五電晶體M5、第六電晶體M6、第七電晶體M7以及第八電晶體M8。第五電晶體M5具有第一端、第二端以及第三端。第五電晶體M5之第一端接收第一資料電壓(第15圖中以V(N3)表示)，第五電晶體M5之第二端耦接於第七節點N7，第五電晶體M5之第三端接收反相之第一資料電壓(第15圖中以V(N4)表示)。第六電晶體M6具有第一端、第二端以及第三端。第六電晶體M6之第 一端接收第二資料電壓(第15圖中以V(N5)表示)，第六電晶體M6之第二端耦接於第七節點N7，第六電晶體M6之第三端接收反相之第二資料電壓(第15圖中以V(N6)表示)。第七電晶體M7具有第一端、第二端以及第三端。第七電晶體M7之第一端接收第一資料電壓(第15圖中以V(N3)表示)，第七電晶體M7之第二端耦接於第七節點N7，第七電晶體M7之第三端接收反相之第二資料電壓(第15圖中以V(N6)表示)。第八電晶體M8具有第一端、第二端以及接收編程控制訊號PC之第三端，第八電晶體M8之第一端以及第二端分別耦接於第七節點N7以及第二節點N2。

本發明實施例更提出一種記憶體之操作方法。此操作方法包括以下步驟。首先，提供一積體電路，此積體電路包括第一資料驅動電路以及傳輸電晶體，第一資料驅動電路耦接第一節點，用以輸出第一資料電壓至第一節點，第一節點之電壓位準包括第一位準以及第二位準，傳輸電晶體耦接於第一節點與第二節點之間，第二節點之電壓位準為第三位準或第四位準。接著，當傳輸電晶體接收偏壓位準且第一節點之電壓位準為第一位準時，傳輸電晶體使第二節點之電壓位準被設定為第三位準，第三位準係接近或實質上等於第一位準。當傳輸電晶體接收偏壓位準且第一節點之電壓位準為第二位準時，第二節點之電壓位準係獨立於第一節點N1之電壓位準。

綜上所述，本發明實施例之積體電路之傳輸電晶體於接收一偏壓位準時，相當於只能將特定之數位值傳輸至另一節 點。將此特性應用於積體電路之編程驗證操作，可簡單且有效地避免驗證誤判的發生。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

200‧‧‧積體電路

202‧‧‧第一資料驅動電路

204‧‧‧第一閂鎖器

206‧‧‧第二資料驅動電路

208‧‧‧第二閂鎖器

210‧‧‧感測電路

212‧‧‧預充設定電路

214‧‧‧資料控制電路

216‧‧‧抹除電路

MT‧‧‧傳輸電晶體

N1~N6‧‧‧第一節點~第六節點

M1~M4‧‧‧第一電晶體~第八電晶體

MSC‧‧‧感測控制電晶體

MSE‧‧‧感測電晶體

MI‧‧‧隔離電晶體

CSE‧‧‧感測電容

GND‧‧‧接地電壓

STBM、MPOS、STBS、SPOS‧‧‧訊號

PML‧‧‧第一控制訊號

PMLB‧‧‧第二控制訊號

PSL‧‧‧第三控制訊號

PSLB‧‧‧第四控制訊號

STBN‧‧‧感測控制訊號

SET‧‧‧控於初始控制訊號

SEL‧‧‧資料控制訊號

BLC‧‧‧隔離控制訊號

FC‧‧‧傳輸控制訊號

VPG‧‧‧電源

DL、DLB‧‧‧資料電壓

Claims (9)

1. 一種記憶體之積體電路，包括：一第一資料驅動電路，耦接一第一節點，用以輸出一第一資料電壓至該第一節點，該第一節點之電壓位準為一第一位準或一第二位準；一傳輸電晶體，耦接於該第一節點與一第二節點之間，該第二節點之電壓位準為一第三位準或一第四位準；以及一感測電路，受控於該第二節點之電壓位準，並耦接於該第二節點；其中，當該傳輸電晶體接收一偏壓位準且該第一節點之電壓位準為該第一位準時，該傳輸電晶體使該第二節點之電壓位準被設定為該第三位準，該第三位準係接近或實質上等於該第一位準，當該傳輸電晶體接收一偏壓訊號且該第一節點之電壓位準為該第二位準時，該第二節點之電壓位準係獨立於該第一節點之電壓位準；其中，當該第二節點之電壓位準為該第四位準，該感測電路產生一電流路徑而使該第一節點之電壓位準被設定為該第一位準，當該第二節點之電壓位準為該第三位準，該感測電路中斷該電流路徑。
2. 如申請專利範圍第1項所述之積體電路，其中該第一資料驅動電路包括：一第一閂鎖器，用以儲存該第一資料電壓於一第三節點，並 儲存反相之該第一資料電壓於一第四節點；一第一電晶體，具有一第一端、一第二端以及接收一第一控制訊號之一第三端，該第一電晶體之該第一端以及該第二端分別耦接於該第三節點與該第一節點，當該第一控制訊號為致能，儲存於該第三節點之該第一資料電壓被輸出至該第一節點；以及一第二電晶體，具有一第一端、一第二端以及接收一第二控制訊號之一第三端，該第二電晶體之該第一端以及該第二端分別耦接於該第四節點與該第一節點，當該第二控制訊號為致能，儲存於該第四節點之反相之該第一資料電壓被輸出至該第一節點。
3. 如申請專利範圍第2項所述之積體電路，更包括一第二資料驅動電路，耦接於該第一節點，用以輸出一第二資料電壓至該第一節點。
4. 如申請專利範圍第1項所述之積體電路，其中該偏壓訊號之大小介於該傳輸電晶體之一個臨界電壓至兩個臨界電壓之間。
5. 一種記憶體之積體電路，包括：一第一資料驅動電路，耦接一第一節點，用以輸出一第一資料電壓至該第一節點，該第一節點之邏輯位準為一第一邏輯位準或一第二邏輯位準；一傳輸電晶體，耦接於該第一節點與一第二節點之間，該第二節點之邏輯位準為一第三邏輯位準或一第四邏輯位準；以及一感測電路，受控於該第二節點之邏輯位準，並耦接於該第 二節點；其中，當該傳輸電晶體接收一偏壓位準且該第一節點之邏輯位準為該第一邏輯位準時，該傳輸電晶體使該第二節點之邏輯位準被設定為該第三邏輯位準，該第三邏輯位準係接近或實質上等於該第一邏輯位準，當該傳輸電晶體接收一偏壓訊號且該第一節點之邏輯位準為該第二邏輯位準時，該第二節點之邏輯位準係獨立於該第一節點之邏輯位準；其中，當該第二節點之邏輯位準為該第四邏輯位準，該感測電路產生一電流路徑而使該第一節點之邏輯位準被設定為該第一邏輯位準，當該第二節點之邏輯位準為該第三邏輯位準，該感測電路中斷該電流路徑。
6. 一種積體電路之操作方法，包括：提供一積體電路，該積體電路包括一第一資料驅動電路、一傳輸電晶體以及一感測電路，其中該第一資料驅動電路耦接一第一節點，用以輸出一第一資料電壓至該第一節點，該第一節點之電壓位準為一第一位準或一第二位準，該傳輸電晶體耦接於該第一節點與一第二節點之間，該第二節點之電壓位準為一第三位準或一第四位準，該感測電路受控於該第二節點之電壓位準並耦接於該第二節點；當該傳輸電晶體接收一偏壓訊號且該第一節點之電壓位準為該第一位準時，該傳輸電晶體使該第二節點之電壓位準被設定 為該第三位準，該第三位準係接近或實質上等於該第一位準；當該傳輸電晶體接收該偏壓訊號且該第一節點之電壓位準為該第二位準時，該第二節點係獨立於該第一節點之電壓位準；當該第二節點之電壓位準為該第四位準，該感測電路產生一電流路徑而使該第一節點之電壓位準被設定為該第一位準；以及當該第二節點之電壓位準為該第三位準，該感測電路中斷該電流路徑。
7. 如申請專利範圍第6項所述之操作方法，其中該積體電路更包括一第二資料驅動電路，該第二資料驅動電路耦接於該第一節點，該存取方法更包括：藉由該第二資料驅動電路輸出一第二資料電壓至該第一節點。
8. 如申請專利範圍第7項所述之操作方法，其中該第二節點透過一位元線耦接至一目標記憶胞，該存取方法更包括：在一編程驗證操作之一設定時間區段內，提供該偏壓訊號至該傳輸電晶體，並提供一驗證電壓至該目標記憶胞，以選擇性地對該第二節點放電；其中，該驗證電壓對應於一驗證資料，當該第一資料驅動電路與該第二資料驅動電路所儲存之該第一資料電壓以及該第二資料電壓所對應之一組儲存資料與該驗證電壓所對應之該驗證資料相符，設定該第一節點之電壓位準為該第二位準；其中，當該第一資料電壓以及該第二資料電壓所對應之該組 儲存資料與該驗證電壓所對應之該驗證資料不相符，設定該第一節點之電壓位準為該第一位準。
9. 如申請專利範圍第6項所述之操作方法，其中該偏壓訊號之大小介於該傳輸電晶體之一個臨界電壓至兩個臨界電壓之間。