KR20170022457A - 주기신호생성회로 및 이를 포함하는 반도체시스템 - Google Patents

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KR20170022457A
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김경훈
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지한규
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Abstract

반도체시스템은 커맨드를 출력하고, 데이터를 수신하는 제1 반도체장치; 및
상기 커맨드에 응답하여 주기적으로 토글링하는 주기신호를 생성하고, 상기 주기신호에 응답하여 상기 데이터를 출력하되, 상기 주기신호가 기 설정된 구간 동안 토글링되지 않는 경우 내부노드의 전하를 방출하는 제2 반도체장치를 포함한다.

Description

주기신호생성회로 및 이를 포함하는 반도체시스템{PERIOD SIGNAL GENERATION CIRCUIT AND SEMICONDUCTOR SYSTEM INCLUDING THE SAME}
본 발명은 주기적으로 토글링하는 주기신호를 생성할 수 있는 주기신호생성회로 및 이를 포함하는 반도체시스템에 관한 것이다.
반도체장치는 내부동작을 제어하기 위해 주기신호가 필요하다. 따라서, 반도체장치는 주기신호를 내부에서 생성하거나 외부에서 입력받아 내부동작을 수행한다. 주기신호는 일정한 주기를 갖고 토글링되므로 반도체장치에서 반복적인 내부동작을 수행하기 위해 사용된다.
이와 같은 주기신호를 생성하는 주기신호생성회로는 일반적인 링오실레이터(ring oscilator)로 구현될 수 있다.
일반적인 링오실레이터는 홀 수개의 인버터들이 연결되고, 주기신호를 다시 피드백 받아 주기적으로 토글링하는 주기신호를 생성하도록 구현된다.
또한, 반도체장치는 제작 중 공정(process), 전압(voltage) 및 온도(temperature) 변화에 따라 발생하는 불량을 확인하기 위해 주기신호의 주기를 감지하여 불량 여부를 확인하고 있다. 반도체장치의 불량 여부를 감지하기 위해서는 주기신호의 토글링 주기가 설정 범위 내에 있는 지를 감지하게 되는데, 주기신호의 토글링주기가 설정 범위를 벗어나는 경우 반도체장치가 불량임을 확인한다.
이와 같이 주기신호를 생성하는 주기신호생성회로는 반도체장치의 내부에 구비되거나 외부에 구비되어 다양한 분야에 사용되고 있다.
본 발명은 오실레이터에서 생성되는 주기신호가 기 설정된 구간 동안 토글링되지 않는 경우 내부노드의 전하를 방출하여 토글링되는 주기신호를 생성하는 주기신호생성회로 및 이를 포함하는 반도체시스템을 제공한다.
이를 위해 본 발명은 커맨드를 출력하고, 데이터를 수신하는 제1 반도체장치 및 상기 커맨드에 응답하여 주기적으로 토글링하는 주기신호를 생성하고, 상기 주기신호에 응답하여 상기 데이터를 출력하되, 상기 주기신호가 기 설정된 구간 동안 토글링되지 않는 경우 내부노드의 전하를 방출하는 제2 반도체장치를 포함하는 반도체시스템을 제공한다.
또한, 본 발명은 인에이블신호에 응답하여 내부노드의 전하량에 따라 토글링되는 주기신호를 생성하되, 리셋신호에 응답하여 상기 내부노드의 전하를 방출하는 오실레이터, 상기 주기신호의 토글링 주기를 감지하여 상기 주기신호가 기 설정된 구간 동안 토글링되지 않는 경우 인에이블되는 감지신호를 생성하는 감지신호생성부 및 상기 감지신호에 응답하여 인에이블되는 상기 리셋신호를 생성하는 리셋신호생성부를 포함하는 주기신호생성회로를 제공한다.
본 발명에 의하면 오실레이터에서 생성되는 주기신호가 기 설정된 구간 동안 토글링되지 않는 경우 내부노드의 전하를 방출하여 토글링되는 주기신호를 생성할 수 있는 효과가 있다.
또한, 본 발명에 의하면 주기신호가 기 설정된 구간 동안 토글링되지 않는 경우 내부노드의 전하를 방출하여 토글링되는 주기신호를 생성하여 주기신호에 의해 내부회로가 동작함으로써 동작 오류를 방지할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 주기신호생성회로의 구성을 도시한 블럭도이다.
도 2는 도 1에 도시된 주기신호생성회로에 포함된 오실레이터의 회로도이다.
도 3은 본 발명의 다른 실시예에 따른 주기신호생성회로에 포함된 오실레이터의 회로도이다.
도 4는 도 1에 도시된 주기신호생성회로에 포함된 감지신호생성부의 회로도이다.
도 5는 본 발명의 다른 실시예에 따른 주기신호생성회로에 포함된 감지신호생성부의 회로도이다.
도 6은 본 발명의 다른 실시예에 따른 주기신호생성회로에 포함된 감지신호생성부의 회로도이다.
도 7은 본 발명의 일 실시예에 따른 주기신호생성회로의 동작을 설명하기 위한 타이밍도이다.
도 8은 본 발명의 일 실시예에 따른 주기신호생성회로를 포함하는 반도체시스템의 구성을 도시한 블럭도이다.
도 9는 도 1 내지 도 8에 도시된 주기신호생성회로를 포함하는 반도체시스템이 적용된 전자시스템의 일 실시예에 따른 구성을 도시한 도면이다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 주기신호생성회로(22)는 오실레이터(220), 감지신호생성부(230) 및 리셋신호생성부(240)를 포함할 수 있다.
오실레이터(220)는 인에이블신호(EN)에 응답하여 내부노드(도 2의 nd21)의 전하량에 따라 주기적으로 토글링하는 주기신호(OSC)를 생성할 수 있다. 오실레이터(220)는 리셋신호(RST)에 응답하여 내부노드(도 2의 nd21)의 전하를 방출할 수 있다. 오실레이터(220)는 일반적인 링오실레이터를 포함하는 회로로 구현될 수 있다.
감지신호생성부(230)는 주기신호(OSC)의 토글링 주기를 감지하고, 주기신호(OSC)가 기 설정된 구간동안 토글링되지 않는 경우 인에이블되는 감지신호(DET)를 생성할 수 있다. 여기서, 감지신호(DET)를 생성하는 동작은 후술하는 구성을 통해 구체적으로 설명하도록 한다.
리셋신호생성부(240)는 감지신호(DET)에 응답하여 인에이블되는 리셋신호(RST)를 생성할 수 있다. 리셋신호생성부(240)는 감지신호(DET)에 응답하여 소정구간 발생하는 펄스를 생성하는 일반적인 펄스신호생성회로로 구현될 수 있다. 리셋신호생성부(240)는 실시예에 따라 감지신호(DET)의 레벨이 기준전압(VREF)의 레벨보다 높은 레벨인 경우 인에이블되는 리셋신호(RST)를 생성하는 일반적인 비교기로 구현될 수 있다. 리셋신호생성부(240)는 실시예에 따라 감지신호(DET)에 응답하여 인에이블되는 리셋신호(RST)를 생성하는 일반적인 드라이버로 구현될 수 있다. 여기서 리셋신호(RST)는 감지신호(DET)의 레벨이 목표레벨에 도달하는 경우 인에이블되는 신호로 설정될 수 있다. 또한, 감지신호(DET)의 목표레벨은 후술하는 도면을 통해 구체적으로 설명한다.
즉, 주기신호생성회로(22)는 인에이블신호(EN)에 응답하여 주기적으로 토글링되는 주기신호(OSC)를 생성할 수 있다. 주기신호생성회로(22)는 주기신호(OSC)가 기 설정된 구간 동안 토글링되지 않는 경우 내부노드(도 2의 nd21)의 전하를 방출하여 토글링되는 주기신호(OSC)를 생성할 수 있다. 여기서, 주기신호(OSC)가 기 설정된 구간 동안 토글링되지 않는 경우는 후술하는 구성을 통해 구체적으로 설명하도록 한다.
도 2를 참고하면, 본 발명의 일 실시예에 따른 오실레이터(220a)는 제1 버퍼부(221) 및 제1 전하방출부(222)를 포함할 수 있다.
제1 버퍼부(221)는 인에이블신호(EN)가 인에이블되는 경우 주기신호(OSC)를 반전버퍼링하여 내부노드(nd21)로 출력하는 낸드게이트로 구현되는 제1 논리소자(ND20), 내부노드(nd21)의 신호를 반전 버퍼링하여 내부노드(nd22)로 출력하는 인버터로 구현되는 제2 논리소자(IV20) 및 내부노드(nd22)의 신호를 반전 버퍼링하여 주기신호(OSC)를 생성하는 인버터로 구현되는 제3 논리소자(IV21)를 포함할 수 있다. 제1 버퍼부(221)는 제1 논리소자(ND20), 제2 논리소자(IV20) 및 제3 논리소자(IV21)가 직렬로 연결되고, 주기신호(OSC)를 피드백 받는 링오실레이터로 구현될 수 있다.
즉, 제1 버퍼부(221)는 인에이블신호(EN)가 인에이블되는 경우 토글링되는 주기신호(OSC)를 생성할 수 있다.
제1 전하방출부(222)는 내부노드(nd21)와 접지전압(VSS) 사이에 전기적으로 연결되고, 리셋신호(RST)에 응답하여 턴온되는 NMOS 트랜지스터(N20)로 구현될 수 있다.
즉, 제1 전하방출부(222)는 리셋신호(RST)가 로직하이레벨로 인에이블되는 경우 NMOS 트랜지스터(N20)가 턴온되어 내부노드(nd21)의 전하를 접지전압(VSS)으로 방출할 수 있다.
도 3을 참고하면, 본 발명의 다른 실시예에 따른 오실레이터(220b)는 제2 버퍼부(223) 및 제2 전하방출부(224)를 포함할 수 있다.
제2 버퍼부(223)는 인에이블신호(EN)가 인에이블되는 경우 턴온되어 주기신호(OSC)를 반전 버퍼링하여 내부노드(nd23)로 출력하는 인버터로 구현되는 제4 논리소자(IV22), 내부노드(nd23)의 신호를 반전 버퍼링하여 내부노드(nd24)로 출력하는 인버터로 구현되는 제5 논리소자(IV23) 및 내부노드(nd24)의 신호를 반전 버퍼링하여 주기신호(OSC)를 생성하는 인버터로 구현되는 제6 논리소자(IV24)를 포함할 수 있다. 제2 버퍼부(223)는 제4 논리소자(IV22), 제5 논리소자(IV23) 및 제6 논리소자(IV24)가 직렬로 연결되고, 주기신호(OSC)를 피드백 받는 링오실레이터로 구현될 수 있다. 여기서, 제4 논리소자(IV22)는 인에이블신호(EN)가 로직하이레벨로 인에이블되는 경우 턴 온되는 삼상 인버터로 구현될 수 있다. 인에이블신호(EN)는 주기적으로 토글링하는 주기신호(OSC)를 생성하기 위해 인에이블되는 신호이다.
즉, 제2 버퍼부(223)는 인에이블신호(EN)가 인에이블되는 경우 토글링되는 주기신호(OSC)를 생성할 수 있다.
제2 전하방출부(224)는 내부노드(nd23)와 접지전압(VSS) 사이에 전기적으로 연결되고, 리셋신호(RST)에 응답하여 턴온되는 NMOS 트랜지스터(N21)로 구현될 수 있다.
즉, 제2 전하방출부(224)는 리셋신호(RST)가 로직하이레벨로 인에이블되는 경우 NMOS 트랜지스터(N21)가 턴온되어 내부노드(nd23)의 전하를 접지전압(VSS)으로 방출할 수 있다.
도 4를 참고하면, 본 발명의 일 실시예에 따른 감지신호생성부(230a)는 제1 비교부(231) 및 제1 감지신호출력부(232)를 포함할 수 있다. 제1 감지신호출력부(232)는 제1 전하공급부(2321) 및 제3 전하방출부(2322)를 포함할 수 있다.
제1 비교부(231)는 주기신호(OSC)와 기준전압(VREF)을 비교하여 기준전압(VREF)의 레벨이 주기신호(OSC)의 레벨보다 높은 경우 로직하이레벨로 인에이블되는 비교신호(COM)를 생성할 수 있다. 제1 비교부(231)는 일반적인 비교기로 구현될 수 있다.
제1 전하공급부(2321)는 전원전압(VDD)과 내부노드(nd25)사이에 전기적으로 연결되는 캐패시터(C20) 및 전원전압(VDD)과 내부노드(nd25)사이에 전기적으로 연결되어 캐패시터(C20)와 병렬로 연결되는 저항(R20)을 포함할 수 있다.
제1 전하공급부(2321)는 캐패시터(C20)와 저항(R20)에 의해 설정되는 내부저항값에 따라 전원전압(VDD)으로부터 내부노드(nd25)로 전하를 공급할 수 있다.
즉, 제1 전하공급부(2321)는 캐패시터(C20)와 저항(R20)에 의해 설정되는 내부저항값에 따라 전원전압(VDD)으로부터 내부노드(nd25)로 공급되는 전하 공급속도가 조절될 수 있다.
제3 전하방출부(2322)는 내부노드(nd25)와 접지전압(VSS) 사이에 전기적으로 연결되고, 비교신호(COM)에 응답하여 턴온되는 NMOS 트랜지스터(N22)로 구현될 수 있다.
즉, 제3 전하방출부(2322)는 비교신호(COM)가 로직하이레벨로 인에이블되는 경우 NMOS 트랜지스터(N22)가 턴온되어 내부노드(nd25)의 전하를 접지전압(VSS)으로 방출할 수 있다.
도 5를 참고하면, 본 발명의 다른 실시예에 따른 감지신호생성부(230b)는 제2 비교부(233) 및 제2 감지신호출력부(234)를 포함할 수 있다. 제2 감지신호출력부(234)는 제2 전하공급부(2341) 및 제4 전하방출부(2342)를 포함할 수 있다.
제2 비교부(233)는 주기신호(OSC)와 기준전압(VREF)을 비교하여 기준전압(VREF)의 레벨이 주기신호(OSC)의 레벨보다 높은 경우 로직하이레벨로 인에이블되는 비교신호(COM)를 생성할 수 있다. 제2 비교부(233)는 일반적인 비교기로 구현될 수 있다.
제2 전하공급부(2341)는 전원전압(VDD)과 소스가 연결되고, 내부노드(nd26)와 드레인이 연결되며, 전원전압(VDD)을 게이트로 입력 받아 내부저항값에 따라 내부노드(nd26)에 전하를 공급하는 PMOS 트랜지스터(P20)로 구현될 수 있다.
제2 전하공급부(2341)는 PMOS 트랜지스터(P20)의 컷오프영역에서 흐르는 전류량만큼 전원전압(VDD)으로부터 내부노드(nd26)로 전하를 공급할 수 있다. 여기서, 컷오프영역에서 흐르는 전류량은 PMOS 트랜지스터(P20)의 누설전류로 설정될 수 있다. 또한, 제2 전하공급부(2341)는 PMOS 트랜지스터(P20)의 컷오프영역에서의 내부저항값에 따라 누설전류량이 조절될 수 있다.
즉, 제2 전하공급부(2341)는 PMOS 트랜지스터(P20)의 컷오프영역에서 설정되는 내부저항값에 따라 전원전압(VDD)으로부터 내부노드(nd26)로 공급되는 전하 공급속도가 조절될 수 있다.
제4 전하방출부(2342)는 내부노드(nd26)와 접지전압(VSS) 사이에 전기적으로 연결되고, 비교신호(COM)에 응답하여 턴온되는 NMOS 트랜지스터(N23)로 구현될 수 있다.
즉, 제4 전하방출부(2342)는 비교신호(COM)가 로직하이레벨로 인에이블되는 경우 NMOS 트랜지스터(N23)가 턴온되어 내부노드(nd26)의 전하를 접지전압(VSS)으로 방출할 수 있다.
도 6을 참고하면, 본 발명의 또 다른 실시예에 따른 감지신호생성부(230c)는 제3 비교부(235) 및 제3 감지신호출력부(236)를 포함할 수 있다. 제3 감지신호출력부(236)는 제3 전하공급부(2361) 및 제5 전하방출부(2362)를 포함할 수 있다.
제3 비교부(235)는 주기신호(OSC)와 기준전압(VREF)을 비교하여 기준전압(VREF)의 레벨이 주기신호(OSC)의 레벨보다 높은 경우 로직하이레벨로 인에이블되는 비교신호(COM)를 생성할 수 있다. 제3 비교부(235)는 일반적인 비교기로 구현될 수 있다.
제3 전하공급부(2361)는 전원전압(VDD)과 게이트가 연결되고, 소스와 드레인이 내부노드(nd27)에 연결되어 게이트 절연막에 의해 설정되는 내부저항값에 따라 전원전압(VDD)으로부터 내부노드(nd27)에 전하를 공급하는 NMOS 트랜지스터(C21)로 구현될 수 있다. NMOS 트랜지스터(C21)는 소스와 드레인이 연결되는 캐패시터로 구현될 수 있다.
즉, 제3 전하공급부(2361)는 NMOS 트랜지스터(C21)의 게이트 절연막에 의해 설정되는 내부저항값에 따라 전원전압(VDD)으로부터 내부노드(nd27)에 전하를 공급하는 전하 공급속도가 조절될 수 있다. 여기서, 전원전압(VDD)으로부터 내부노드(nd27)에 공급되는 전하량은 NMOS 트랜지스터(C21)의 게이트 절연막을 통해 발생하는 누설전류로 설정될 수 있다.
제5 전하방출부(2362)는 내부노드(nd27)와 접지전압(VSS) 사이에 전기적으로 연결되고, 비교신호(COM)에 응답하여 턴온되는 NMOS 트랜지스터(N24)로 구현될 수 있다.
즉, 제5 전하방출부(2362)는 비교신호(COM)가 로직하이레벨로 인에이블되는 경우 NMOS 트랜지스터(N24)가 턴온되어 내부노드(nd27)의 전하를 접지전압(VSS)으로 방출할 수 있다.
이와 같이 구성된 반도체시스템의 동작을 도 7을 참고하여 주기신호(OSC)가 기 설정된 구간 동안 토글링이 되지 않는 경우를 설명하되 도 2 도시된 오실레이터(220a) 및 도 4에 도시된 감지신호생성부(230a)로 구현된 주기신호생성회로(22)의 동작을 예를 들어 설명하면 다음과 같다.
T1 시점에 오실레이터(220a)의 내부노드들(nd21,nd22) 및 주기신호(OSC)의 레벨은 전원전압(VDD)의 1/2 레벨로 설정되어 있다. 이때, 내부노드들(nd21,nd22) 및 주기신호(OSC)의 레벨은 낸드게이트(ND20) 및 인버터들(IV20,IV21)의 출력신호의 레벨을 변화할 수 없을 정도의 레벨이다. 즉, 내부노드들(nd21,nd22) 및 주기신호(OSC)는 토글링 되지 않는다. 이때, 인에이블신호(EN)는 로직하이레벨로 인에이블되는 것이 바람직하다.
감지신호생성부(230a)의 제1 비교부(231)는 주기신호(OSC)와 기준전압(VREF)을 비교하여 로직로우레벨의 비교신호(COM)를 생성한다. 이때, 기준전압(VREF)의 레벨은 주기신호(OSC)의 레벨보다 낮은 레벨로 설정되는 것이 바람직하다.
제1 감지신호출력부(232)의 제1 전하공급부(2321)는 캐패시터(C20)와 저항(R20)에 따라 설정되는 내부저항값에 따라 전원전압(VDD)으로부터 내부노드(nd25)에 전하를 공급하여 감지신호(DET)를 생성한다.
이때, 제1 전하방출부(2322)는 로직로우레벨의 비교신호(COM)를 입력 받아 내부노드(nd25)의 전하를 접지전압(VSS)으로 방출하지 않는다.
T2 시점에 제1 감지신호출력부(232)의 제1 전하공급부(2321)는 T1 시점으로부터 전원전압(VDD)에서 내부노드(nd25)로 공급된 전하에 따라 목표전압(TGV)만큼 레벨이 상승한 감지신호(DET)를 생성한다. 여기서, 앞서 설명한 주기신호(OSC)가 기 설정된 구간 동안 토글링되지 않는 경우는 T1 시점으로부터 감지신호(DET)가 목표전압(TGV)에 도달하기 이전 구간이다.
이때, 제1 전하방출부(2322)는 로직로우레벨의 비교신호(COM)를 입력 받아 내부노드(nd25)의 전하를 접지전압(VSS)으로 방출하지 않는다.
리셋신호생성부(240)는 목표전압(TGV)레벨을 갖는 감지신호(DET)를 입력 받아 로직하이레벨의 리셋신호(RST)를 생성한다.
오실레이터(220a)의 제1 전하방출부(222)는 로직하이레벨의 리셋신호(RST)를 입력 받아 내부노드(nd21)의 전하를 접지전압(VSS)으로 방출한다.
T3 시점에 제1 버퍼부(221)의 인버터(IV20)는 내부노드(nd21)의 신호를 반전 버퍼링하여 내부노드(nd22)를 로직하이레벨로 구동한다.
T4 시점에 제1 버퍼부(221)의 인버터(IV21)는 내부노드(nd22)의 신호를 반전 버퍼링하여 로직로우레벨의 주기신호(OSC)를 생성한다.
즉, 오실레이터(220a)는 토글링되는 주기신호(OSC)를 생성한다.
감지신호생성부(230a)의 제1 비교부(231)는 주기신호(OSC)와 기준전압(VREF)을 비교하여 로직하이레벨의 비교신호(COM)를 생성한다.
제1 전하방출부(2322)는 로직하이레벨의 비교신호(COM)를 입력 받아 내부노드(nd25)의 전하를 접지전압(VSS)으로 방출한다.
리셋신호생성부(240)는 접지전압(VSS)레벨을 갖는 감지신호(DET)를 입력 받아 로직로우레벨의 리셋신호(RST)를 생성한다.
T5 시점에 감지신호생성부(230a)의 제1 비교부(231)는 주기신호(OSC)와 기준전압(VREF)을 비교하여 로직로우레벨의 비교신호(COM)를 생성한다.
제1 감지신호출력부(232)의 제1 전하공급부(2321)는 캐패시터(C20)와 저항(R20)에 따라 설정되는 내부저항값에 따라 전원전압(VDD)으로부터 내부노드(nd25)에 전하를 공급하여 감지신호(DET)를 생성한다.
이때, 제1 전하방출부(2322)는 로직로우레벨의 비교신호(COM)를 입력 받아 내부노드(nd25)의 전하를 접지전압(VSS)으로 방출하지 않는다.
T6 시점에 감지신호생성부(230a)의 제1 비교부(231)는 주기신호(OSC)와 기준전압(VREF)을 비교하여 로직하이레벨의 비교신호(COM)를 생성한다.
제1 감지신호출력부(232)의 제1 전하방출부(2322)는 로직하이레벨의 비교신호(COM)를 입력 받아 내부노드(nd25)의 전하를 접지전압(VSS)으로 방출한다.
이때, 감지신호(DET)의 레벨은 목표전압(TGV)보다 낮은 레벨이다.
이와 같이 구성된 주기신호생성회로는 주기신호가 기 설정된 구간 동안 토글링되지 않는 경우 내부노드의 전하를 방출하여 토글링되는 주기신호를 생성할 수 있다.
도 8은 본 발명의 일 실시예에 따른 주기신호생성회로를 포함하는 반도체시스템의 구성을 도시한 블럭도이다.
도 8에 도시된 바와 같이, 본 발명의 일 실시예에 따른 주기신호생성회로를 포함하는 반도체시스템은 제1 반도체장치(1) 및 제2 반도체장치(2)를 포함할 수 있다. 제2 반도체장치(2)는 내부커맨드생성회로(21), 주기신호생성회로(22) 및 내부회로(23)를 포함할 수 있다.
도 8에 도시된 주기신호생성회로(22)는 도 1에 도시된 주기신호생성회로로 구현될 수 있다.
제1 반도체장치(1)는 커맨드(CMD)를 출력하고 데이터(DQ<1:N>)를 수신할 수 있다. 커맨드(CMD)는 하나의 신호로 도시되어 있지만 다수의 비트를 갖도록 생성되어 어드레스, 커맨드 및 데이터 중 적어도 하나가 전송되는 라인들을 통해 전송될 수 있다. 또한, 커맨드(CMD)는 하나의 라인을 통해 연속적으로 전송될 수 있다. 데이터(DQ<1:N>)는 다수의 라인들을 통해 전송될 수 있다. 또한, 데이터(DQ<1:N>)는하나의 라인을 통해 연속적으로 전송될 수 있다. 데이터(DQ<1:N>)에 포함된 비트 수는 실시예에 따라 다양하게 설정될 수 있다. 한편, 제1 반도체장치(1)는 제2 반도체장치(2)의 동작을 제어하기 위한 컨트롤러 또는 제2 반도체장치(2)를 테스트하기 위한 테스트장치로 구현될 수 있다.
내부커맨드생성회로(21)는 커맨드(CMD)에 응답하여 인에이블되는 인에이블신호(EN) 및 내부커맨드(ICMD)를 생성할 수 있다. 또한, 내부커맨드생성회로(21)는 실시예에 따라 다수의 커맨드(CMD)를 디코딩하여 인에이블신호(EN) 및 내부커맨드(ICMD)를 생성하도록 구현될 수 있다. 여기서, 인에이블신호(EN)는 리프래쉬동작 또는 고전압 및 저전압 등과 같이 펌프회로(Pump Circuit)를 동해 생성되는 내부전압을 생성하는 경우 인에이블되는 신호로 설정될 수 있다. 내부커맨드(ICMD)는 제2 반도체장치(20)의 동작을 제어하기 위한 커맨드 중 어느 하나로 설정될 수 있다.
주기신호생성회로(22)는 인에이블신호(EN)에 응답하여 주기적으로 토글링되는 주기신호(OSC)를 생성할 수 있다. 주기신호생성회로(22)는 주기신호(OSC)가 기 설정된 구간 동안 토글링되지 않는 경우 내부노드(도 2의 nd21)의 전하를 방출하여 토글링되는 주기신호(OSC)를 생성할 수 있다.
내부회로(23)는 내부커맨드(ICMD) 및 주기신호(OSC)에 응답하여 데이터(DQ<1:N>)를 출력할 수 있다. 예를 들어, 내부회로(23)는 내부커맨드(ICMD) 및 주기신호(OSC)에 응답하여 라이트동작 및 리드동작을 수행하여 데이터(DQ<1:N>)를 생성하는 메모리셀어레이로 구현될 수 있다. 내부회로(23)는 내부커맨드(ICMD) 및 주기신호(OSC)에 응답하여 리프레쉬동작을 수행하는 메모리셀어레이로 구현될 수 있다. 내부회로(23)는 내부커맨드(ICMD) 및 주기신호(OSC)에 응답하여 퓨즈커팅여부에 따라 데이터(DQ<1:N>)를 생성하는 퓨즈어레이로 구현될 수 있다. 내부회로(23)는 내부커맨드(ICMD) 및 주기신호(OSC)에 응답하여 펌핑동작을 수행하여 고전압 또는 저전압을 생성하는 내부전압생성회로로 구현될 수 있다.
즉, 제2 반도체장치(2)는 커맨드(CMD)에 응답하여 주기적으로 토글링하는 주기신호(OSC)를 생성하고, 주기신호(OSC)에 응답하여 데이터(DQ<1:N>)를 출력할 수 있다. 제2 반도체장치(2)는 주기신호(OSC)가 기 설정된 구간 동안 토글링되지 않는 경우 내부노드(도 2의 nd21)의 전하를 방출하여 토글링되는 주기신호(OSC)를 생성할 수 있다.
앞서, 도 1 내지 도 8에서 살펴본 주기신호생성회로를 포함하는 반도체시스템은 메모리시스템, 그래픽시스템, 컴퓨팅시스템 및 모바일시스템 등을 포함하는 전자시스템에 적용될 수 있다. 예를 들어, 도 9를 참고하면 본 발명의 일 실시예에 따른 전자시스템(1000)은 데이터저장부(1001), 메모리컨트롤러(1002), 버퍼메모리(1003) 및 입출력인터페이스(1004)를 포함할 수 있다.
데이터저장부(1001)는 메모리컨트롤러(1002)로부터의 제어신호에 따라 메모리컨트롤러(1002)로부터 인가되는 데이터를 저장하고 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 데이터저장부(1001)는 도 8에 도시된 제2 반도체장치(2)를 포함할 수 있다. 한편, 데이터저장부(1001)는 전원이 차단되어도 데이터를 잃지 않고 계속 저장할 수 있는 비휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 플래쉬 메모리(Nor Flash Memory, NAND Flash Memory), 상변환 메모리(Phase Change Random Access Memory; PRAM), 저항 메모리(Resistive Random Access Memory;RRAM), 스핀 주입자화반전 메모리(Spin Transfer Torque Random Access Memory; STTRAM), 자기메모리(Magnetic Random Access Memory; MRAM)로 구현될 수 있다.
메모리컨트롤러(1002)는 입출력인터페이스(1004)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터저장부(1001) 및 버퍼메모리(1003)에 대한 데이터 입출력을 제어한다. 메모리컨트롤러(1002)는 도 8에 도시된 제1 반도체장치(1)를 포함할 수 있다. 도 9에서는 메모리컨트롤러(1002)가 하나의 블록으로 표시되었으나, 메모리컨트롤러(1002)는 비휘발성 메모리를 제어하기 위한 컨트롤러와 휘발성 메모리인 버퍼메모리(1003)를 제어하기 위한 컨트롤러가 독립적으로 구성될 수 있다.
버퍼메모리(1003)는 메모리컨트롤러(1002)에서 처리할 데이터 즉 데이터저장부(1001)에 입출력되는 데이터를 임시적으로 저장할 수 있다. 버퍼메모리(1003)는 제어신호에 따라 메모리컨트롤러(1002)에서 인가되는 데이터(DATA)를 저장할 수 있다. 버퍼메모리(1003)는 저장된 데이터를 판독하여 메모리컨트롤러(1002)에 출력한다. 버퍼메모리(1003)는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(1004)는 메모리컨트롤러(1002)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리컨트롤러(1002)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 해준다. 입출력인터페이스(1004)는 USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 및 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
전자시스템(1000)은 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 전자시스템(1000)은 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
1. 제1 반도체장치 2. 제2 반도체장치
21. 내부커맨드생성회로 22. 주기신호생성회로
23. 내부회로 220. 오실레이터
221,223: 버퍼부 222,224: 제1 전하방출부
230. 감지신호생성부 240. 리셋신호생성부
231,233,235: 비교부 232,234,236: 감지신호출력부
2321,2341,2361: 전하공급부 2322,2342,2362: 제2 전하방출부

Claims (20)

  1. 커맨드를 출력하고, 데이터를 수신하는 제1 반도체장치; 및
    상기 커맨드에 응답하여 주기적으로 토글링하는 주기신호를 생성하고, 상기 주기신호에 응답하여 상기 데이터를 출력하되, 상기 주기신호가 기 설정된 구간 동안 토글링되지 않는 경우 내부노드의 전하를 방출하는 제2 반도체장치를 포함하는 반도체시스템.
  2. 제 1 항에 있어서, 상기 주기신호는 상기 기 설정된 구간 동안 토글링되지 않는 경우 상기 내부노드의 전하가 방출되어 토글링되는 신호인 반도체시스템.
  3. 제 1 항에 있어서, 상기 제2 반도체장치는
    상기 커맨드에 응답하여 인에이블되는 인에이블신호 및 내부커맨드를 생성하는 내부커맨드생성회로;
    상기 인에이블신호에 응답하여 주기적으로 토글링되는 상기 주기신호를 생성하되, 상기 주기신호의 토글링 주기를 감지하여 상기 내부노드의 전하를 방출하는 주기신호생성회로; 및
    상기 내부커맨드 및 상기 주기신호에 응답하여 구동되어 상기 데이터를 출력하는 내부회로를 포함하는 반도체시스템.
  4. 제 3 항에 있어서, 상기 주기신호생성회로는
    상기 인에이블신호에 응답하여 상기 내부노드의 전하량에 따라 토글링되는 상기 주기신호를 생성하는 오실레이터;
    상기 주기신호의 토글링 주기를 감지하여 상기 주기신호가 기 설정된 구간 동안 토글링되지 않는 경우 인에이블되는 감지신호를 생성하는 감지신호생성부; 및
    상기 감지신호에 응답하여 인에이블되는 상기 리셋신호를 생성하는 리셋신호생성부를 포함하는 반도체시스템.
  5. 제 4 항에 있어서, 상기 리셋신호는 상기 감지신호의 레벨이 목표레벨보다 높은 경우 인에이블되는 신호인 반도체시스템.
  6. 제 4 항에 있어서, 상기 오실레이터는
    상기 인에이블신호 및 상기 주기신호에 응답하여 상기 내부노드의 전하량에 따라 토글링되는 상기 주기신호를 생성하는 버퍼부; 및
    상기 리셋신호에 응답하여 상기 내부노드의 전하를 방출하는 제1 전하방출부를 포함하는 반도체시스템.
  7. 제 6 항에 있어서, 상기 버퍼부는
    상기 인에이블신호에 응답하여 상기 주기신호를 반전 버퍼링하여 제1 내부노드로 출력하는 제1 논리소자;
    상기 제1 내부노드의 신호를 반전 버퍼링하여 출력하는 제2 논리소자; 및
    상기 제2 논리소자의 출력신호를 반전 버퍼링하여 상기 주기신호를 생성하는 제3 논리소자를 포함하는 반도체시스템.
  8. 제 4 항에 있어서, 상기 감지신호생성부는
    상기 주기신호와 기준전압을 비교하여 비교신호를 생성하는 비교부; 및
    접지전압의 레벨로부터 점차 증가하는 레벨을 갖는 상기 감지신호를 생성하되, 상기 비교신호에 응답하여 상기 감지신호의 레벨을 상기 접지전압 레벨로 생성하는 감지신호출력부를 포함하는 반도체시스템.
  9. 제 8 항에 있어서, 상기 감지신호출력부는
    전원전압과 제2 내부노드 사이에 위치하여 내부저항값에 따라 상기 전원전압으로부터 상기 제2 내부노드에 전하를 공급하는 전하공급부; 및
    상기 제2 내부노드와 상기 접지전압 사이에 전기적으로 연결되고, 상기 비교신호에 응답하여 상기 제2 내부노드의 전하를 방출하는 제2 전하방출부를 포함하는 반도체시스템.
  10. 제 9 항에 있어서, 상기 전하공급부는
    상기 전원전압과 상기 제2 내부노드 사이에 전기적으로 연결되는 캐패시터; 및
    상기 전원전압과 상기 제2 내부노드 사이에 전기적으로 연결되고, 상기 캐패시터와 병렬로 연결되는 저항을 포함하는 반도체시스템.
  11. 제 9 항에 있어서, 상기 전하공급부는
    상기 전원전압과 소스가 연결되고 상기 제2 내부노드와 드레인이 연결되며, 상기 전원전압을 게이트로 입력 받아 내부저항값에 따라 상기 제2 내부노드에 전하를 공급하는 트랜지스터를 포함하는 반도체시스템.
  12. 제 9 항에 있어서, 상기 전하공급부는
    상기 전원전압과 게이트가 연결되고 소스와 드레인이 상기 제2 내부노드에 연결되어 게이트의 절연막에 의해 설정되는 내부저항값에 따라 상기 제2 내부노드에 전하를 공급하는 트랜지스터를 포함하는 반도체시스템.
  13. 인에이블신호에 응답하여 내부노드의 전하량에 따라 토글링되는 주기신호를 생성하되, 리셋신호에 응답하여 상기 내부노드의 전하를 방출하는 오실레이터;
    상기 주기신호의 토글링 주기를 감지하여 상기 주기신호가 기 설정된 구간 동안 토글링되지 않는 경우 인에이블되는 감지신호를 생성하는 감지신호생성부; 및
    상기 감지신호에 응답하여 인에이블되는 상기 리셋신호를 생성하는 리셋신호생성부를 포함하는 주기신호생성회로.
  14. 제 13 항에 있어서, 상기 주기신호는 상기 기 설정된 구간 동안 토글링되지 않는 경우 상기 내부노드의 전하가 방출되어 토글링되는 신호인 주기신호생성회로.
  15. 제 13 항에 있어서, 상기 리셋신호는 상기 감지신호의 레벨이 목표레벨보다 높은 경우 인에이블되는 신호인 주기신호생성회로.
  16. 제 13 항에 있어서, 상기 오실레이터는
    상기 인에이블신호 및 상기 주기신호에 응답하여 상기 전하량에 따라 토글링되는 상기 주기신호를 생성하는 버퍼부; 및
    상기 리셋신호에 응답하여 상기 내부노드의 전하를 방출하는 제1 전하방출부를 포함하는 주기신호생성회로.
  17. 제 16 항에 있어서, 상기 버퍼부는
    상기 인에이블신호에 응답하여 상기 주기신호를 반전 버퍼링하여 제1 내부노드로 출력하는 제1 논리소자;
    상기 제1 내부노드의 신호를 반전 버퍼링하여 출력하는 제2 논리소자; 및
    상기 제2 논리소자의 출력신호를 반전 버퍼링하여 상기 주기신호를 생성하는 제3 논리소자를 포함하는 주기신호생성회로.
  18. 제 13 항에 있어서, 상기 감지신호생성부는
    상기 주기신호와 기준전압을 비교하여 비교신호를 생성하는 비교부; 및
    접지전압의 레벨로부터 점차 증가하는 레벨을 갖는 상기 감지신호를 생성하되, 상기 비교신호에 응답하여 상기 감지신호의 레벨을 상기 접지전압 레벨로 생성하는 감지신호출력부를 포함하는 주기신호생성회로.
  19. 제 18 항에 있어서, 상기 감지신호출력부는
    전원전압과 제2 내부노드 사이에 위치하여 내부저항값에 따라 상기 전원전압으로부터 상기 제2 내부노드에 전하를 공급하는 전하공급부; 및
    상기 제2 내부노드와 상기 접지전압 사이에 전기적으로 연결되고, 상기 비교신호에 응답하여 상기 제2 내부노드의 전하를 방출하는 제2 전하방출부를 포함하는 주기신호생성회로.
  20. 제 19 항에 있어서, 상기 전하공급부는
    상기 전원전압과 상기 제2 내부노드 사이에 전기적으로 연결되는 캐패시터; 및
    상기 전원전압과 상기 제2 내부노드 사이에 전기적으로 연결되고, 상기 캐패시터와 병렬로 연결되는 저항을 포함하는 주기신호생성회로.
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