JPH03237692A - 不揮発性多値記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第８図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 （ｉ）第１の実施例の説明（第２〜第４図）（ｉｉ）第
２の実施例の説明（第５図）（ｎｉ）第３の実施例の説
明（第６図）（ｔｖ　）第４の実施例の説明（第７図）
発明の効果 〔概　要〕 不揮発性多値記憶装置、特に電気的に情報の書換えが可
能で電源を切っても情報が消えない性質（不揮発性）を
有するＥ　Ｅ　Ｐ　ＲＯＭ　（Ｅｌｅｃｔｒｉｃａｌｌ
ｙ　　Ｅｒａｓａｂｌｓ　　Ｐｒｏｇｒａｍｍａｂｌｅ
　　Ｒｅａｄ　　０ｎｌｙ　　Ｍｅｍｏｒｙ　　）や磁
気記憶装置の記憶機能の拡張に関し、該ＥＥＰＲＯＭ等
の記憶状態を２以下に設定することなく、書き込み／読
出機能を工夫して１ビツトに２値以上の記憶状態を持た
せ、データ記憶素子数の低減化を図ることを目的とし、
ｎ値の外部入力データ及び書き込み／読出制御信号を入
力してレベル選択信号、書き込み／読出制御信号及び読
み出し選択信号を出力する制御手段と、前記レベル選択
信号及び書き込み／読出制御信号を人力して特定レベル
量を出力するレベル選択手段と、前記特定レベル量を素
子選択信号に基づいて格納する記憶手段と、前記素子選
択信号。

レベル選択信号及び読み出し選択信号に基づいて読み出
された２値の出力データを判定してｎ（１の外部出力デ
ータに変換する出力値判定手段とを具備し、前記記憶手
段の一記憶素子が複数の量的記憶状態の内の一つの記憶
状態を保持することを含み構成する。

〔産業上の利用分野〕

本発明は、不揮発性多値記憶装置に関するものであり、
さらに詳しく言えば、電気的に情報の書換えが可能で電
源を切っても情報が消えない性質（不揮発性）を有する
ＥＥＰＲＯＭや磁気記憶装置の記憶機能の拡張に関する
ものである。

近年、データ処理装置の高機能・高性能化の要求に伴い
、該処理装置が取り扱うデータは膨大な量となり、その
データ記憶装置の記憶容量の増大化が余儀無くされてい
る。

そこで、１ビツトに２値以上の記憶状態を持たせ、デー
タ記憶素子数の低減化を図ることができる記憶装置の要
望がある。

〔従来の技術〕

第８図は、従来例に係る不揮発性２値記憶装置の構成図
である。

図において、ＥＥＰＲＯＭ等の不揮発性２値記憶装置は
、書き込み／読出制御回路ｌと記憶素子２及び書き込み
電圧発生回路３等から戒る。

書き込み／読出制御回路１は、２値の外部入力データＤ
ｉｎに基づいてアドレスＡＤＨ，書き込み／読出制御信
号Ｓｌ及び消去信号Ｓ２を出力するものである。記憶素
子２は、破線円内図に示すように一つの記憶細胞がビッ
ト線ＢＬに接続された選択トランジスタＴ１とフローテ
ィングゲート電極ＦＣを持つメモリトランジスタＴ２か
ら成る。

当該装置の機能は、外部入力データＤｉｎに基づいてデ
ータを書き込む場合には、セレクトゲートＳＧを介して
選択トランジスタＴＩが活性化され、選択されたメモリ
トランジスタＴ２のコントロールゲートＣＧがドレイン
Ｄに対して正に設定され、書き込み電圧発生回路３によ
りフローティングゲート電極ＦＧに電荷ｅが注入されて
閾値電圧が上げられる。

また、外部入力データＤｉｎに基づいてデータを読み出
す場合には、記憶素子２にアドレスＡＤＩ＋を指定する
。これにより、選択されたメモリトランジスタＴ２の２
４ｔｉの外部出力データＤｏｕｔを得ることができる。

なお、データを消去する場合には、コントロールゲート
ＣＧを接地してドレインＤに逆向の高電圧を印加する。

これにより、電荷ｅが放出されてデータが消去される。

〔発明が解決しようとする課題〕

ところで、従来例によればメモリトランジスタＴ２の閾
値電圧を制御することにより、一つの記憶細胞に２値の
データを記憶している。しかし、データ処理装置の高機
能・高性能化の要求に伴い、該処理装置が取り扱うデー
タ量は膨大化の傾向にある。

このため、データ記憶装置のメモリ容量の堆設化が余儀
無くされている。この場合のメモリ容量は２０に比例す
るものである。

これにより、一つの記憶装置に多くのデータ記憶素子の
形成要求がされることから、半導体集積回路装置の高集
積化の妨げとなるという問題がある。

本発明はかかる従来例の問題点に鑑みて創作されたもの
であり、ＥＥＦＲＯＭ等の記憶状態を２以下に設定する
ことなく、書き込み／読出機能を工夫して一つの記憶細
胞に２４１以上の記憶状態を持たせ、データ記憶素子数
の低減化を図ることを可能とする不揮発性多値記憶装置
の提供を目的とする。

〔課題を解決するための手段〕

第１図は、本発明に係る不揮発性多値記憶装置の原理図
を示している。

その装置は、ｎ値の外部入力データＤｉｎ及び書き込み
／読出制御信号−／Ｒを入力してレベル選択信号ＬＬ、
書き込み／読出制御信号−／Ｒ及び読み出し選択信号Ｌ
Ａを出力する制御手段１１と、前記レベル選択信号Ｌ１
及び書き込み／読出制御信号Ｗ／Ｒを入力して特定レベ
ル量Ｍを出力するレベル選択手段１２と、前記特定レベ
ル量Ｍを素子選択信号ＡＤＲに基づいて格納する記憶手
段１３と、前記素子選択信号ＡＤＨ，レベル選択信号Ｌ
ｌ及び読み出し選択信号ＬＡに基づいて読み出された２
値の出力データＲＤを判定してｎ値の外部出力データＤ
ｏｕｔに変換する出力値判定手段１４とを具備し、前記
記憶手段１３の一記憶素子が複数の量的記憶状態の内の
一つの記憶状態を保持することを特徴とし、上記目的を
達成する。

〔作　用〕

本発明によれば、特定レベル量Ｍを素子選択信号ＡＤＨ
に基づいて格納する記憶手段１３にレベル選択手段１２
と出力値判定手段１４とが設けられている。

例えば、３値の外部入力データＤｉｎ及び書き込み／読
出制御信号−／Ｒを入力した制御手段１１からレベル選
択信号Ｌ１がレベル選択手段１２と出力値判定手段１４
とに、読み出し選択信号ＬＡが出力値判定手段１４に、
書き込み／読出制御信号Ｗ／Ｒがレベル選択手段１２に
それぞれ出力される。

これにより、データ書き込み時には、素子選択信号ＡＤ
Ｒに基づいて指定された記憶手段１３の一記憶素子に３
値の外部入力データＤｉｎに基づく特定レベル量Ｍが格
納される。この際の特定レベル量Ｍの格納方法は、例え
ばＥＥＰＯＭの場合には電荷注入量をフィードバック制
御しながら変化させ、闇値電圧レベルを変化させること
で、一つの記憶素子を３値の外部入力データＤｉｎに基
づく３つの記憶状態のいずれか−の状態にすることがで
きる。

また、データ続出時には、素子選択信号ＡＤＲに基づい
て指定された記憶手段１３の一つの記憶素子の記憶状態
が制御手段１１及び出力値判定手段１４により判定され
、判定結果が読み出し選択信号ＬＡ基づいて３値の外部
出力データＤｏｕｔとして出力される。

このため、従来例の２値の記憶装置のメモリ容量２″″
に比べて３値の記憶装置のメモリ容量を３″に拡張する
ことができる。このことで、データ処理装置の高機能・
高性能化の要求に伴うデータ量が膨大化された場合であ
っても十分対処することが可能となる。

これにより、データ記憶素子数の削減をすることができ
ることから半導体集積回路装置の高集積化を図ることが
可能となる。

〔実施例〕

次に図を参照しながら本発明の実施例について説明をす
る。

第２〜第７図は、本発明の実施例に係る不揮発性多値記
憶装置を説明する図である。

（ｉ）第１の実施例の説明 第２図は、本発明の各実施例の係る３値ＥＥＰＲＯＭの
構成図を示している。

図において、２１は制御手段１■の一実施例となる書き
込み／読出制御回路であり、３値の外部入力データＤｉ
ｎを入力してレベル選択信号ＳＯＯ。

Ｓｏｌ、　　Ｓｌｌ、書き込み／読出制御信号Ｗ／Ｒ、
読出し制御信号ＳＲ，ラッチ選択信号（読み出し選択信
号）ＬＡ及び消去／書き込み選択信号ＳＥを出力するも
のである。

２２はレベル選択手段１２の一実施例となるレベル選択
回路であり、パルス信号発生回路２２ａ。

続出電圧発生選択回路２２ｂ、パルス電圧選択回路２２
ｃ及びゲート回路２２ｄから成る。パルス電圧選択回路
２２ｃは、書き込み制御信号ＳＷ及びレベル選択信号Ｌ
１に基づいて３つの書き込みパルス電圧１例えば、２０
．１０．　　Ｏ（Ｖ）を選択し、パルス信号発生回路２
２ａからそれを選択出力させるものである。

続出電圧発生回路２２ｂは、読出し制御信号ＳＲに基づ
いて２つの続出電圧１例えば、３，５　（Ｖ）を出力す
るものである。ゲート回路２２ｄは、書き込み／読出制
御信号−／Ｒ及び消去信号ＳＨに基づいて書き込み或い
は消去パルス又は続出電圧に切り換えて、それをワード
線ＷＬＩ〜ＷＬｎを選択するトランジスタＴＷＩ〜ＴＷ
ｎ或いは消去用トランジスタＴ　ｒＥｌに出力するもの
である。

２３は記憶手段１３の一実施例となるｍＸｎ個のメモリ
素子であり、特定レベル量Ｍとして電荷量を格納するも
のである。またメモリ素子２３は、フローティングゲー
ト電極ＦＧを持つメモリトランジスタＴＭと出力信号の
比較増幅回路２３ａから戒る。トランジスタＴＭのコン
トロールゲートＣＧはトランジスタＴＷＩ〜ＴＷｎに、
そのソースＳは接地線ＧＮＤに、そのドレインＤはビッ
ト線選択トランジスタＴＢＩ−ＴＢ−にそれぞれ接続さ
れる。さらに、比較増幅回路２３ａは出力値判定回路２
４に接続される。これにより、メモリトランジスタＴＭ
はビット線ＢＬＩ〜ＢＬ髄とワード線ＷＬＩ〜ＷＬｎの
交点によって選択されたデータが読み出される。

２４は出力値判定手段１４の一実施例となる比較判定出
力回路であり、ラッチ回路２４ａ、ゲート回路２４ｂ及
び比較器２４ｃから成る。ラッチ回路２４ａは、続出制
御信号ＳＲに基づいて２つの続出電圧３．５　（Ｖ）が
選択回路２２ｂに出力されたときに、当該続出電圧のと
きの出力データＲＤを記憶するものである。また、出力
データＲＤはラッチ選択信号ＬＡに基づいて出力される
。

ゲート回路２４ｂは、ランチ回路２４ａの出力データＤ
Ｒを３値の外部データＤｏｕｔに変換するものである。

また、比較器２４ｃは選択されたメモリトランジスタＴ
Ｍから読出された出力データＤＲと書き込もうとしてい
るデータとを比較し、その比較結果を制御回路２１にフ
ィードバンクするものである。

これらにより、本発明の各実施例に係る３値ＥＥＰＲＯ
Ｍを構成する。

次に、当該ＥＥＰＲＯＭの動作について説明をする。

第３図は、本発明の第１の実施例に係る書き込み時の動
作フローチャートである。

図において、まず、ステップＰ１でアドレスＡＯＲを指
定する。この際に、３値の外部入力データＤｉｎを入力
した書き込み／読出制御回路２Ｉがレベル選択信号ＳＯ
Ｏ，ＳＱＬ、　　Ｓｌｌをパルス電圧選択回路２２ｃに
書き込み／読出制御信号−／Ｒをゲート回路２２ｄに、
書き込み制御信号ＳＷをパルス信号発生回路２２ａに、
それぞれ出力をする。

次いで、ステップＰ２でパルス信号発生回路２２ａを活
性化してデータ書き込みをする。この際のデータ書き込
みは、同図の破線円内図に示すようなパルス信号の振幅
変調方式による。この変調方式は、予め、３値の外部入
力データＤｉｎ＝（０１／２．１）に対応した書き込み
電圧０（Ｖ）、１０（Ｖ）　、　２０　（Ｖ）に基づい
て、指定されたメモリ素子２３のフローティングゲート
ＦＧへの電荷注入量を変化させるものである。これによ
り、メモリトランジスタＴＭの闇値電圧が３段階に設定
され、３つの記憶状態のうち−の状態を該トランジスタ
ＴＭに持たせることができる。

次に、ステップＰ３で仮り続出し処理をする。

この際の読出し処理は、予め規定されたトランジスタＴ
Ｍの閾値電圧になる電荷が注入されたか、否かを判定す
るためのものである。その処理は、読出し制御信号ＳＲ
により活性化された続出電圧発生回路２２ｂが２つの続
出電圧３．５　（Ｖ）を２回に分けてメモリトランジス
タＴＭのコントロールゲートＣＧに印加することにより
行われる。

その後、ステップＰ４で書き込みデーター出力データの
比較判定をする。

次いで、ステップＰ５で他のアドレスＡＤＨの処理をす
る。

第４図は、本発明の第１の実施例に係る読出し時の動作
フローチャートを示している。

図において、まず、ステップＰ１でアドレスＡＤＨを指
定する。

次いで、ステップＰ２で続出電圧発生回路２２ｂ及びラ
ッチ１　（ＬＡＴＣＨ１）を活性化して続出処理をする
。この際の続出処理は、読出し制御信号ＳＲにより活性
化された続出電圧発生回路２２ｂが続出電圧３〔ｖ〕を
メモリトランジスタＴＭのコントロールゲートＣＧに印
加することにより行われる。

次いで、ステップＰ３でトランジスタＴＭの○Ｎ１０Ｆ
Ｆ動作の判定が行われ、ラッチｌに出力データＤＲが記
憶される。

次に、ステップＰ４で制御回路２１からの読出し制御信
号ＳＲによって続出電圧５〔Ｖ〕を選択する信号が続出
電圧発生回路２２ｂに与えられる。

これにより、続出電圧５〔Ｖ〕がメモリトランジスタＴ
ＭのコントロールゲートＣＧに印加される。

この際に信号ＬＡによりラッチ１は、不活性化され、ス
テップＰ３の出力データＤＲが保存されると同時に、ラ
ッチ２　（ＬＡＴＣＨ２）が活性化される。

さらに、ステップＰ５でステップＰ３と同様に読み出し
が行われ、ラッチ２に出力データＲＤが記憶される。

その後、ステップＰ６でラッチ１．２のデータＲＤが出
力値判定回路２４ｂにより３値のデータに変換出力され
る。例えば、読出電圧３，５　（Ｖ）に対して、該トラ
ンジスタＴＭが全て「○Ｎ」動作したときには、３値の
外部出力データＤｏｕｔ　＝１を出力する。また、続出
電圧３〔Ｖ〕に対して該トランジスタＴＭがｒＯＦＦＪ
動作し、続出電圧５〔ｖ〕に対してｒＯＮ、動作したと
きには、３値の外部出力データＤｏｕｔ　＝１／２を出
力する。

さらに、続出電圧３．５　（Ｖ）に対して、該トランジ
スタＴＭが全てｒＯＦＦＪ動作ししたときには、３値の
外部出力データＤｏｕｔ＝１を出力する。

なお、これらの３値の外部出力データＤｏｕｔ　＝（０
，Ｌ／２　、　　ｌ）は、２値のデジタル信号０→００
．１／２→０１又は１０．１→１１にして伝送される。

次いで、ステップＰ７で他のアドレスＡＤＲの処理をす
る。

（ｉｉ）第２の実施例の説明 第５図は、本発明の第２の実施例に係る書き込み時の動
作フローチャートを示している。

図において、第１の実施例と異なるのは、第２の実施例
ではパルス信号発生回路２２ａが、パルス回数制御方式
に基づいてデータ書き込みをするものである。

すなわち、第２図のＥＥＰＲＯＭの構成図において、パ
ルス信号発生回路２２ａは書き込み制御信号ＳＷに基づ
いて振幅一定であって、パルス回数が異なる書き込みパ
ルス電圧を選択回路２２ｃに出力するものである。

従って、書き込み時の動作は第１の実施例と同様に、ま
ず、ステップＰＬでアドレスＡＤＲを指定する。

次いで、ステップＰ２で書き込みパルスを任意回数入力
する。この際のデータ書き込みは、同図の破線円内図に
示すようなパルス回数制御方式による。この制御方式は
、３値の外部入力データＤｉｎ＝　（０，１／２　、　
１　）に対応して、例えば書き込み回数０．２．４　Ｃ
回〕に基づいて、指定されたメモリ素子２３のフローテ
ィングゲートＦＧへの電荷注入量を変化させるものであ
る。これにより、第１の実施例と同様にメモリトランジ
スタＴＭの閾値電圧が３段階に設定され、３つの記憶状
態のうちの−の状態を該トランジスタＴＭに持たせるこ
とができる。

次に、ステップＰ３で仮り続出し処理をする。

この際の読出し処理は、予め規定されたトランジスタＴ
Ｍの閾値電圧になる電荷が注入されたか、否かを判定す
るためのものである。その処理は、第１の実施例と同様
である。

その後、ステップＰ４で書き込みデーター出力データの
比較判定をする。この際の判定も、第１の実施例と同様
である。

次いで、ステップＰ５で他のアドレスＡＤＨの処理をす
る。

なお、続出処理動作は第１の実施例と同様であるため説
明を省略する（第４図参照）。

（ｉｊ）第３の実施例の説明 第６図は、本発明の第３の実施例に係る書き込み時の動
作フローチャートを示している。

図において、第１．第２の実施例と異なるのは、第３の
実施例ではパルス信号発生回路２２ａが、パルス幅変調
方式に基づいてデータ書き込みをするものである。

すなわち、第２図のＥＥＰＲＯＭの構成国において、パ
ルス信号発生回路２２ａは書き込み制御信号ＳＷに基づ
いて振幅一定であって、パルス通電期間が異なる書き込
みパルス電圧を選択回路２２ｃに出力するものである。

従って、書き込み時の動作は第１．第２の実施例と同様
に、まず、ステップＰ１でアドレスＡＤＨを指定する。

次いで、ステップＰ２で書き込みパルスの通電時間を任
意に変える。この際のデータ書き込みは、同図の破線円
内図に示すようなパルス幅変調方式による。この変調方
式は、３値の外部人力データＤｉｎ＝　（０，１／２．
１）に対応して、例えば書き込み通電時間０．　ｔｌ、
　ｔ２に基づいて指定されたメモリ素子２３のフローテ
ィングゲートＦＣへの電荷注入量を変化させるものであ
る。これにより、第１．第２の実施例と同様にメモリト
ランジスタＴＭの閾値電圧が３段階に設定され、３つの
記憶状態のうちの−の状態を該トランジスタＴＭに持た
せることができる。

次に、ステップＰ３で仮り続出し処理をする。

この際の読出し処理は、予め規定されたトランジスタＴ
Ｍの閾（＋！電圧になる電荷が注入されたか、否かを判
定するためのものである。その処理は、第１．第２の実
施例と同様である。

その後、ステップＰ４で書き込みデーター出力データの
比較判定をする。この際の判定も、第１゜第２の実施例
と同様である。

次いで、ステップＰ５で他のアドレスＡ口０の処理をす
る。

なお、続出処理動作は第１．第２の実施例と同様である
ため説明を省略する（第４図参照）。

（ｉｖ）第４の実施例の説明 第７図は、本発明の第４の実施例に係る書き込み時の動
作フローチャートを示している。

図において、第１．第２．第３の実施例と異なるのは、
第４の実施例ではパルス信号発生回路２２ａが、固定パ
ルスを１回のみ発生し、比較回路２４Ｃと制御回路２１
とで出力値を監視しながら外部入力データＤｉｎと外部
出力データＤｏｕｔとが一致するまで書き込みをするも
のである。

すなわち、第２図のＥＥＰＲＯＭの構成国において、制
御回路２１内に第７図に示した動作フローチャートのス
テップＰ４→Ｐ６→Ｐ２又はＰ７を実行することが可能
なプログラムをハードウェア上で実現するものである。

この際の書き込み方式は、ステップＰ２の破線円内図に
示すように、例えば、３値の外部入力データＤｉｎ−（
０，１／２　、　　ｌ　）に対応して、通電期間ｔ、書
き込み電圧１０（Ｖ）の固定パルスを〔パルス発生、パ
ルス発生、パルス未発生〕と対応させて、指定されたメ
モリ素子２３のフローティングゲートＦＧへの電荷注入
量を変化させるものである０例えば、パルス発生ｒＯ，
１／２」に対して、ステップＰ３で仮読み出し処理の結
果、ステップＰ４で書き込みデーター出力データとなっ
た場合に、その値が記憶されたと比較回路２４ｃが判定
し、制御回路２１の次の処理が行われるまで書き込み動
作が行われる。このようにして、メモリ素子２３のフロ
ーティングゲートＦＧへの電荷注入量を変化させるもの
である。

これにより、第１．第２　第３の実施例と同様にメモリ
トランジスタＴＭの閾値電圧が３段階に設定され、３つ
の記憶状態のうちの−の状態を該トランジスタＴＭに持
たせることができる。

なお、その他の動作は第１．第２．第３の実施例と同様
であるため説明を省略する（第４図参照）。

また、第４の実施例では、第１．第２．第３の実施例に
比べて、製造プロセス精度を原因とするメモリ素子２３
のバラツキに対して固定パルスを１回加える毎に書き込
みデーター出力データを判定することにより、他の書き
込み動作に比較して高速化を図ることができる。

このようにして、本発明の各実施例によれば、電荷量を
格納する複数のメモリ素子２３にレベル選択回路２２と
出力値判定回路２４とが設けられている。

このため、データ書き込み時には、アドレスＡＤＨに基
づいて指定されたメモリ素子２３のメモリトランジスタ
ＴＭに３値の外部入力データＤｉｎに基づく電荷量がフ
ィードバック制御されながら変化し、闇値電圧レベルを
変化させることで、該トランジスタＴＭを３値の外部入
力データＤｉｎに基づく３つの記憶状態のいずれか−の
状態にすることができる。

また、データ続出時には、アドレスＡＤＲに基づいて指
定されたメモリ素子２３の一つのトランジスタＴＭの記
憶状態が出力値判定回路２４により判定され、その判定
結果に基づいて３値の外部出力データＤｏｕｔ　＝　（
０，ｌ／２．１　）が出力される。

このため、従来例の２値の記憶装置のメモリ容量２″に
比べて３値の記憶装置のメモリ容量を３″に拡張するこ
とができる。このことで、データ処理装置の高機能・高
性能化の要求に伴うデータ量が膨大化された場合であっ
ても十分対処することが可能となる。

これにより、データ記憶素子数の削減をすることができ
ることから半導体集積回路装置の高集積化を図ることが
可能となる。

なお、本発明の各実施例では特定レベル量Ｍに電荷量を
用いた３値のＥＥＰＲＲＯＭの場合について述べたが、
それ以上のｎ値のＥＥＰＲＲＯＭについてもトランジス
タ特性が許容される限り、メモリ容量の削減を図ること
ができる。また、該特定レベル量Ｍに電荷量を用いる磁
気記憶装置についても同様な効果が得られる。

〔発明の効果〕

以上説明したように、本発明によれば記憶手段の一記憶
素子に３値の外部入力データに基づく電荷量を格納する
ことによって、該素子を３つの記憶状態のいずれか−の
状態にすることができる。

このため、指定された記憶素子の３つの記憶状態のいず
れかを判定出力することにより、記憶装置のメモリ容量
を３″に拡張することができる。

このことで、データ記憶素子数の削減が図られ、半導体
集積回路装置の高集積化をすることが可能となる。

これにより、膨大のデータ量を扱うデータ処理装置の高
機能・高性能化に寄与するところが太きいる。

【図面の簡単な説明】

第１図は、本発明に係る不揮発性多値記憶装置の原理図
、 第２図は、本発明の各実施例に係る３値ＥＥＰＲＯＭの
構成図、 第３図は、本発明の第１の実施例に係る書き込み時の動
作フローチャート、 第４図は、本発明の第１の実施例に係る続出し時の動作
フローチャート、 第５図は、本発明の第２の実施例に係る書き込み時の動
作フローチャート、 第６図は、本発明の第３の実施例に係る書き込み時の動
作フローチャート、 第７図は、本発明の第４の実施例に係る書き込み時の動
作フローチャート、 第８図は、従来例に係る不揮発性２値記憶装置の構成図
である。 （符号の説明） １１・・・制御手段、 １２・・・レベル選択手段、 １３・・・記憶手段、 １４・・・出力値判定手段、 １５・・・制御手段、 Ｌｌ・・・レベル選択信号、 ＬＡ・・・読み出し選択信号、 Ｗ／Ｒ・・・書き込み／読出制御信号、ＡＤＲ・・・素
子選択信号、 Ｍ・・・特定レベル量、 Ｄｉｎ・・・ｎ値の外部入力データ、 ＤＲ・・・２値の出力データ、 Ｄｏｕｔ・・・ｎ値の外部出力データ。

Claims (1)

1. 【特許請求の範囲】 ｎ値の外部入力データ（Ｄｉｎ）及び書き込み／読出制
   御信号（Ｗ／Ｒ）を入力してレベル選択信号（Ｌｉ）、
   書き込み／読出制御信号（Ｗ／Ｒ）及び読み出し選択信
   号（ＬＡ）を出力する制御手段（１１）と、前記レベル
   選択信号（Ｌｉ）及び書き込み／読出制御信号（Ｗ／Ｒ
   ）を入力して特定レベル量（Ｍ）を出力するレベル選択
   手段（１２）と、前記特定レベル量（Ｍ）を素子選択信
   号（ＡＤＲ）に基づいて格納する記憶手段（１３）と、
   前記素子選択信号（ＡＤＲ）、レベル選択信号（Ｌｉ）
   及び読み出し選択信号（ＬＡ）に基づいて読み出された
   ２値の出力データ（ＲＤ）を判定してｎ値の外部出力デ
   ータ（Ｄｏｕｔ）に変換する出力値判定手段（１４）と
   を具備し、 前記記憶手段（１３）の一記憶素子が複数の量的記憶状
   態の内の一つの記憶状態を保持することを特徴とする不
   揮発性多値記憶装置。