JP2021149997A - メモリシステム - Google Patents

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万里江 高田
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Abstract

【課題】メモリシステムの性能を向上する。【解決手段】実施形態のメモリシステムは、複数のメモリセルを含む半導体メモリと、前記半導体メモリに対して、書き込み動作及び読み出し動作を命令するメモリコントローラと、備え、前記メモリコントローラは、第１の電圧を用いた第１の書き込み動作を、前記半導体メモリに実行させ、前記読み出し動作において、前記複数のメモリセルのうち閾値電圧が記憶すべきデータに対応する電圧値より高い閾値電圧を有する第１のメモリセルを検出し、前記第１のメモリセルの検出結果に基づいて、前記第１の書き込み動作の後の第２の書き込み動作に用いられる第２の電圧を設定する。【選択図】図５

Description

実施形態は、メモリシステムに関する。
半導体記憶装置としてのＮＡＮＤ型フラッシュメモリと、半導体記憶装置を制御するメモリコントローラと、を含むメモリシステムが知られている。
米国特許出願公開第２０１８／９０２１２号明細書 特開２０１５−１３３１６１号公報
高性能のメモリシステムを提供する。
実施形態のメモリシステムは、複数のメモリセルを含む半導体記憶装置と、前記半導体記憶装置に対して、書き込み動作及び読み出し動作を命令するメモリコントローラと、備え、前記メモリコントローラは、第１の電圧を用いた第１の書き込み動作を、前記半導体記憶装置に実行させ、前記読み出し動作において、前記複数のメモリセルのうち閾値電圧が記憶すべきデータに対応する電圧値より高い閾値電圧を有する第１のメモリセルを検出し、前記第１のメモリセルの検出結果に基づいて、前記第１の書き込み動作の後の第２の書き込み動作に用いられる第２の電圧を設定する、
第１の実施形態のメモリシステムの構成を説明するためのブロック図。 第１の実施形態のメモリシステムの構成例を説明するためのブロック図。 第１の実施形態のメモリシステムの構成例を説明するための等価回路図。 第１の実施形態のメモリシステムの構成例を説明するための模式的断面図。 第１の実施形態のメモリシステムの構成例を説明するための図。 第１の実施形態のメモリシステムの構成例を説明するための図。 第１の実施形態のメモリシステムの構成例を説明するための図。 第１の実施形態のメモリシステムの構成例を説明するための図。 第１の実施形態のメモリシステムの動作例を説明するためのブロック図。 第１の実施形態のメモリシステムの動作例を説明するための模式図。 第１の実施形態のメモリシステムの動作例を示すフローチャート。 第１の実施形態のメモリシステムの動作例を示すフローチャート。 第１の実施形態のメモリシステムの動作例を説明するための模式図。 第１の実施形態のメモリシステムの動作例を説明するための模式図。 第１の実施形態のメモリシステムの動作例を説明するための模式図。 第１の実施形態のメモリシステムの動作例を示すフローチャート。 第１の実施形態のメモリシステムの動作例を示すフローチャート。 第１の実施形態のメモリシステムの動作例を説明するための模式図。 第１の実施形態のメモリシステムの動作例を説明するための模式図。 第１の実施形態のメモリシステムの動作例を示すフローチャート。 第２の実施形態のメモリシステムの動作例を示すフローチャート。 第２の実施形態のメモリシステムの動作例を示すフローチャート。 第２の実施形態のメモリシステムの動作例を説明するための模式図。 第２の実施形態のメモリシステムの動作例を説明するための模式図。 第２の実施形態のメモリシステムの動作例を説明するための模式図。 第２の実施形態のメモリシステムの動作例を示すフローチャート。 第３の実施形態のメモリシステムを説明するための図 第３の実施形態のメモリシステムの動作例を示すフローチャート。 第３の実施形態のメモリシステムの動作例を示すフローチャート。 第３の実施形態のメモリシステムの動作例を示すフローチャート。 第４の実施形態のメモリシステムを説明するための図 第４の実施形態のメモリシステムの動作例を示すフローチャート。 第４の実施形態のメモリシステムの動作例を示すフローチャート。 第４の実施形態のメモリシステムの動作例を示すフローチャート。 第５の実施形態のメモリシステムの動作例を示すフローチャート。 実施形態のメモリシステムの変形例を示すフローチャート。 実施形態のメモリシステムの変形例を示すフローチャート。 実施形態のメモリシステムの変形例を示すフローチャート。 実施形態のメモリシステムの変形例を示すフローチャート。 実施形態のメモリシステムの変形例を示すフローチャート。 実施形態のメモリシステムの変形例を示すフローチャート。
以下、図面を参照して実施形態について説明する。尚、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。また、共通する参照符号を有する複数の構成要素を区別する場合、共通する参照符号に添え字を付して区別する。尚、複数の構成要素について特に区別を要さない場合、当該複数の構成要素には、共通する参照符号のみが付され、添え字は付さない。
［実施形態］
（１）第１の実施形態
図１乃至図２０を参照して、第１の実施形態のメモリシステム及びその制御方法について説明する。
（ａ） 構成
（ａ−１）メモリシステム
第１実施形態に係るメモリシステムの構成について、図１を用いて説明する。
図１に示すように、メモリシステム１は、メモリコントローラ１００及びＮＡＮＤパッケージ群２００を含む。メモリコントローラ１００とＮＡＮＤパッケージ群２００とは、例えばそれらの組み合わせにより一つのストレージデバイスを構成してもよい。例えば、ＳＤＴＭカードのようなメモリカード又はＳＳＤ（solid state drive）等が、ストレージデバイスとして提供され得る。
メモリコントローラ１００は、ホストバスによってホストデバイス２に接続される。
ホストデバイス２は、例えば、デジタルカメラ、パーソナルコンピュータ、スマートフォン、フューチャーフォン、ゲーム機器、無人航空機、又は、サーバ等である。ホストバスは、例えばＳＤＴＭインターフェース、ＳＡＳ（Serial attached SCSI(small computer system interface)）、ＳＡＴＡ（Serial ATA(advanced technology attachment)）、ＰＣＩｅ（Peripheral component interconnect express）、又はＮＶＭｅ（Non‐volatile memory express）に従ったバスである。尚、メモリコントローラ１００は、無線通信によって、ホストデバイス２に接続されてもよい。
メモリコントローラ１００は、ＮＡＮＤパッケージ群２００を制御する。メモリコントローラ１００は、ホストデバイス２から受けた命令に応答して、ＮＡＮＤパッケージ群２００にアクセスする。
メモリコントローラ１００は、ある規格（又は仕様）に基づいたデータ転送方式のバスによって、ＮＡＮＤパッケージ群２００に接続される。
ＮＡＮＤパッケージ群２００は、半導体記憶装置（例えば、不揮発性半導体記憶装置）である。ＮＡＮＤパッケージ群２００は、複数のチャネルＣＨ（ＣＨ０、ＣＨ１、…）を含む。複数のチャネルＣＨの各々は、対応するバスによって、メモリコントローラ１００に対して個別に接続される。ＮＡＮＤパッケージ群２００内のチャネル数は、任意の数が適用可能である。
複数のチャネルＣＨの各々は、複数のチップＣＰ（ＣＰ０，ＣＰ１，…）を含む。複数のチップＣＰの各々は、例えば、ＮＡＮＤフラッシュメモリ（不揮発性半導体メモリデバイス）１０としての機能を有する。尚、チャネルＣＨ内のチップ数は、任意の数が適用可能である。この構成は、図示されない他のチャネルＣＨにおいても同様である。ＮＡＮＤフラッシュメモリ１０（チップＣＰ）の構成については、後述する。
尚、以下において、ＮＡＮＤフラッシュメモリ１０は、簡略化のために、フラッシュメモリ１０と表記する場合もある。
（ａ−２） メモリコントローラの構成
図１を用いて、メモリコントローラ１００の構成の詳細について説明する。
メモリコントローラ（例えば、ＮＡＮＤコントローラともよばれる）１００は、ホストインターフェース回路１１０、メモリ１２０、プロセッサ（ＣＰＵ）１３０、バッファメモリ１４０、ＮＡＮＤインターフェース回路１５０、ＥＣＣ回路１６０、ＮＡＮＤコントローラ群１７０、及び電圧補正回路１８０などを含む。
メモリコントローラ１００は、例えば、ＳｏＣ（System on a chip）である。尚、以下に説明されるメモリコントローラ１００の各部１１０〜１７０の機能は、ハードウェア、又は、ハードウェアとファームウェア（ソフトウェア）との組合せによって、実現可能である。電圧補正回路１８０は、特に記載する場合を除き、ファームウェアとは独立して機能し得るハードウェア構成によって実現可能であるものとする。
ホストインターフェース回路１１０は、ホストバスを介してホストデバイス２と接続される。ホストインターフェース回路１１０は、ホストデバイス２から受信した命令及びデータを、それぞれプロセッサ１３０及びバッファメモリ１４０に転送する。またプロセッサ１３０の命令に応答して、バッファメモリ１４０内のデータをホストデバイス２へ転送する。
メモリ（例えば、ＲＡＭ）１２０は、プロセッサ１３０の作業領域（ワークメモリ）として使用される。メモリ１２０は、ＮＡＮＤパッケージ群２００を管理するためのファームウェア、後述する電圧情報テーブルＴＢＬのような各種のテーブルＴＢＬ，ＴＢＬｚ等を保持する。メモリ１２０は、例えばＤＲＡＭ又はＳＲＡＭ等のメモリデバイス（例えば、揮発性半導体メモリデバイス）である。
プロセッサ１３０は、メモリコントローラ１００全体の動作を制御する。
例えば、プロセッサ１３０は、ホストデバイス２からの書き込み命令を受けた場合、書き込み命令に応答して、ＮＡＮＤコントローラ群１７０を制御し、書き込み命令をＮＡＮＤコントローラ群１７０に発行させる。プロセッサ１３０は、ホストデバイス２からの読み出し命令を受けた場合、読み出し命令に応答して、ＮＡＮＤコントローラ群１７０を制御して、読み出し命令をＮＡＮＤコントローラ群１７０に発行される。以下において、ホストデバイス２からの指示に基づく読み出し処理は、ホストリード処理ともよばれる。プロセッサ１３０は、ホストデバイス２からの消去命令を受けた場合、消去命令に応答して、ＮＡＮＤコントローラ群１７０を制御し、消去命令をＮＡＮＤコントローラ群１７０に発行される。
プロセッサ１３０は、ホストデバイス２からの命令に依らずに、ＮＡＮＤコントローラ群１７０を制御して、ＮＡＮＤパッケージ群２００を管理するための様々な内部処理を実行させることができる。例えば、プロセッサ１３０は、メモリシステム１内における内部処理を、ＮＡＮＤコントローラ群１７０及びＮＡＮＤパッケージ群２００に実行させ得る。
バッファメモリ１４０は、書き込みデータ、読み出しデータ、及びＥＣＣ回路１６０によって誤り訂正された読み出しデータ（以下では、期待データともよばれる）を、一時的に保持する。
ＮＡＮＤインターフェース回路１５０は、ＮＡＮＤバスを介してＮＡＮＤパッケージ群２００に接続される。ＮＡＮＤインターフェース回路１５０は、ＮＡＮＤコントローラ群１７０とＮＡＮＤパッケージ群２００との間の通信を制御する。ＮＡＮＤインターフェース回路１５０は、プロセッサ１３０からの命令に基づき、後述するＮＡＮＤインターフェースに基づく各種信号を、ＮＡＮＤパッケージ群２００に送る、及びＮＡＮＤパッケージ群２００から受ける。
ＥＣＣ回路１６０は、ＮＡＮＤパッケージ群２００に記憶されるデータに関する誤り検出処理及び誤り訂正処理を行う。
ＥＣＣ回路１６０は、データの書き込み時に、誤り訂正符号を生成し、生成した誤り訂正符号を書き込みデータに付与する。ＥＣＣ回路１６０は、データの読み出し処理時に、誤り訂正符号を復号し、誤りビットの有無を検出する。ＥＣＣ回路１６０は、誤りビットが読み出しデータから検出された際に、その誤りビットの位置を特定し、特定された誤りを訂正する。
以下において、このようなＥＣＣ回路１６０によって実行されるデータ内の誤りの検出及び訂正は、ＥＣＣ処理とよばれる。
誤り訂正の方法は、例えば、硬判定復号（Hard bit decoding）及び軟判定復号（Soft bit decoding）を含む。硬判定復号に用いられる硬判定復号符号としては、例えば、ＢＣＨ（Bose‐Chaudhuri‐Hocquenghem）符号やＲＳ（Reed‐Solomon）符号等が、用いられ得る。軟判定復号に用いられる軟判定復号符号としては、例えば、ＬＤＰＣ（Low Density Parity Check）符号等が、用いられ得る。
ＮＡＮＤコントローラ群１７０は、プロセッサ１３０からの命令に基づき、ＮＡＮＤパッケージ群２００との間で送受信されるコマンド及びアドレス等を生成する。ＮＡＮＤコントローラ群１７０は、例えば、ホストデバイス２からのデータの読み出し命令に応じて、ＮＡＮＤインターフェースに基づく読み出しコマンドをＮＡＮＤパッケージ群２００に対して発行する。
ＮＡＮＤコントローラ群１７０は、例えば、ホストデバイス２からの命令に依らず、ＮＡＮＤインターフェースに基づく読み出しコマンドをＮＡＮＤパッケージ群２００に対して発行し得る。
ＮＡＮＤコントローラ群１７０は、複数のＮＡＮＤコントローラ１７１，１７２，…を含む。ＮＡＮＤコントローラ１７１，１７２，…はそれぞれ、ＮＡＮＤパッケージ群２００内のチャネルＣＨ０、ＣＨ１、…に対応して設けられる。ＮＡＮＤコントローラ１７１，１７２，…のそれぞれ、対応するチャネルＣＨ０，ＣＨ１，…との間の通信を制御するように構成される。
電圧補正回路１８０は、ＮＡＮＤパッケージ群２００内のＮＡＮＤフラッシュメモリに用いられる複数の電圧の補正量（シフト量）を算出するように構成される。本実施形態において、電圧補正回路１８０は、書き込み動作に用いられる各種の電圧の補正量を、計算できる。
電圧補正回路１８０は、例えば、ＮＡＮＤパッケージ群２００からの読み出しデータ（以下では、誤り訂正前読み出しデータとよばれる）を受ける。電圧補正回路１８０は、ＥＣＣ回路１６０から誤り訂正後読み出しデータを受ける。誤り訂正後読み出しデータは、ＥＣＣ回路１６０によって読み出しデータに対して誤り訂正処理を施した後のデータである。電圧補正回路１８０は、誤り訂正前読み出しデータ及び誤り訂正後読み出しデータに基づき、電圧の補正量を算出し、算出した補正量をメモリ１２０に転送して保持させる。例えば、電圧補正回路１８０は、プログラム電圧の初期値ＩＶＰＧＭの補正量、ステップ電圧ｄＶＰＧＭの補正量を、算出できる。電圧補正回路１８０の構成の詳細については、後述する。
以上の構成を用いて、メモリコントローラ１００は、ＮＡＮＤパッケージ群２００（ＮＡＮＤフラッシュメモリ１０）に、書き込み動作、読み出し動作、消去動作及びパトロール動作などを命令する。パトロール動作は、ホストデバイス２からの命令なしに、あるサイクルでフラッシュメモリ１０に実行される動作である。パトロール動作は、少なくとも読み出し動作及びＥＣＣ処理を含む。
（ａ−３） ＮＡＮＤフラッシュメモリの構成
図２を参照して、ＮＡＮＤフラッシュメモリのチップの構成について、説明する。図２において、メモリコントローラ１００とチャネルＣＨ０との接続関係と、チャネルＣＨ０内の１つのチップＣＰ０の構成と、が一例として示される。
メモリコントローラ１００とチャネルＣＨ０との接続関係について説明する。尚、メモリコントローラ１００と他のチャネルＣＨ１等との接続関係は、メモリコントローラ１００とチャネルＣＨ０との接続関係と実質的に同じであるため、説明を省略する。
図２に示すように、チャネルＣＨ０内の各チップ１０は、メモリコントローラ１００とＮＡＮＤバスを介して接続される。各チップＣＰは、ＮＡＮＤインターフェースに基づく信号を、送る及び受ける。
ＮＡＮＤインターフェースの信号の具体例は、チップイネーブル信号ＣＥｎ（ＣＥ０ｎ、ＣＥ１ｎ、…）、アドレスラッチイネーブル信号ＡＬＥ、コマンドラッチイネーブル信号ＣＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、レディ・ビジー信号ＲＢｎ（ＲＢ０ｎ、ＲＢ１ｎ、…）、及び入出力信号ＤＱである。
信号ＣＥ０ｎ，ＣＥ１ｎ，…のそれぞれは、対応するチップ１０−０，１０−１，…に個別に入力される。信号ＲＢｎ０，ＲＢｎ１，…のそれぞれは、対応するチップ１０から個別に出力される。信号ＡＬＥ，ＣＬＥ，ＷＥｎ，ＲＥｎ，ＤＱは、同一のチャネルＣＨ０内の各チップＣＰに対して共通して入力される。
信号ＣＥ０ｎ，ＣＥ１ｎ，…のそれぞれは、対応するチップ１０−０，１０−１，…をイネーブルにするための信号である。信号ＣＬＥは、各チップＣＰへの入力信号ＤＱがコマンドであることを各チップＣＰに通知する信号である。信号ＡＬＥは、各チップ１０への入力信号ＤＱがアドレスであることを各チップ１０に通知する信号である。信号ＷＥｎは、入力信号ＤＱを各チップ１０に取り込ませるための信号である。信号ＲＥｎは、各チップＣＰから出力信号ＤＱを読み出すための信号である。レディ／ビジー信号ＲＢ０ｎ，ＲＢ１ｎ，…のそれぞれは、対応するチップ１０−０，１０−１，…がレディ状態（メモリコントローラ１００からの命令を受信出来る状態）であるか、ビジー状態（メモリコントローラ１００からの命令を受信出来ない状態）であるかを示す信号である。チップ１０がビジー状態である場合、レディ／ビジー信号ＲＢの信号レベルは、“Ｌ”レベルに設定される。
入出力信号ＤＱは、例えば８ビットの信号セットである。入出力信号ＤＱは、各チップ１０とメモリコントローラ１００との間で送受信されるデータである。入出力信号ＤＱは、コマンドＣＭＤ、アドレスＡＤＤ、書き込みデータ及び読み出しデータである。
これによって、メモリコントローラ１００は、チャネルＣＨ間で独立して並行に、チャネルＣＨ内の任意の１つのチップ（ＮＡＮＤフラッシュメモリ）１０と通信することができる。
＜ＮＡＮＤフラッシュメモリの内部構成＞
ここで、ＮＡＮＤフラッシュメモリ１０の構成について説明する。尚、他のチップＣＰ１のＮＡＮＤフラッシュメモリ１０の構成は、チップＣＰ０のＮＡＮＤフラッシュメモリの構成と実質的に同じであるため、説明を省略する。
図２に示されるように、ＮＡＮＤフラッシュメモリ（以下では、単にフラッシュメモリとも表記する）１０は、メモリセルアレイ１１、ロウデコーダ１２、ドライバ１３、センスアンプモジュール１４、アドレスレジスタ１５、コマンドレジスタ１６、及びシーケンサ１７などを含む。
メモリセルアレイ１１は、メモリコントローラ１００からのデータを記憶する。メモリセルアレイ１１は、複数のブロックＢＬＫを含む。各ブロックＢＬＫは、ロウ及びカラムに対応付けられた複数のメモリセルを含む。図２の例において、４つのブロックＢＬＫ０〜ＢＬＫ３が図示されている。
ロウデコーダ１２は、アドレスレジスタ１５内のブロックアドレスＢＡに基づいてブロックＢＬＫ０〜ＢＬＫ３のいずれか１つを選択する。ロウデコーダ１２は、選択したブロックＢＬＫ内の複数のワード線のうち１つを選択する。
ドライバ１３は、アドレスレジスタ１５内のページアドレスＰＡに基づいて、選択されたブロックＢＬＫに対して、ロウデコーダ１２を介して電圧を供給する。
センスアンプモジュール１４は、データの読み出し時に、メモリセルアレイ１１内のメモリセルの閾値電圧に応じた信号をセンスする。これによって、センスアンプモジュール１４は、データを読み出す。この読み出したデータＤＡＴをメモリコントローラ１００に出力する。データの書き込み時には、メモリコントローラ１００からの書き込みデータＤＡＴを、メモリセルアレイ１１に転送する。
アドレスレジスタ１５は、メモリコントローラ１００からのアドレスＡＤＤを保持する。このアドレスＡＤＤには、上述のブロックアドレスＢＡとページアドレスＰＡとが含まれる。
コマンドレジスタ１６は、メモリコントローラ１００から受信したコマンドＣＭＤを保持する。
シーケンサ１７は、コマンドレジスタ１６に保持されたコマンドＣＭＤに基づき、チップＣＰ０全体の動作を制御する。
＜ブロックの構成＞
図３を用いて、ブロックＢＬＫの構成について、説明する。図３は、いずれかのブロックＢＬＫの回路図である。
図３に示すように、ブロックＢＬＫは、複数（例えば４つ）のストリングユニットＳＵ（ＳＵ０〜ＳＵ３）を含む。そして各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。メモリセルアレイ１１内のブロック数、ブロックＢＬＫ内のストリングユニット数、及びストリングユニットＳＵ内のＮＡＮＤストリング数は任意である。
ＮＡＮＤストリングＮＳの各々は、複数（例えば、６４個）のメモリセルＭＴ（ＭＴ０〜ＭＴ６３）及びセレクトトランジスタＳＴ１，ＳＴ２を含んでいる。メモリセルＭＴは、セレクトトランジスタＳＴ１のソースとセレクトトランジスタＳＴ２のドレインとの間に直列接続されている。
メモリセルＭＴは、データを不揮発に保持する。メモリセル（メモリセルトランジスタともよばれる）ＭＴは、制御ゲートと電荷蓄積層とを有する電界効果トランジスタである。
ストリングユニットＳＵ０〜ＳＵ３の各々におけるセレクトトランジスタＳＴ１のゲートは、対応するセレクトゲート線ＳＧＤ０〜ＳＧＤ３にそれぞれ接続される。これに対してストリングユニットＳＵ０〜ＳＵ３の各々におけるセレクトトランジスタＳＴ２のゲートは、例えばセレクトゲート線ＳＧＳに共通接続される。セレクトトランジスタＳＴ２のゲートは、ストリングユニットＳＵ０〜ＳＵ３毎に異なるセレクトゲート線に接続されても良い。
同一のブロックＢＬＫ内にあるメモリセルＭＴ０〜ＭＴ６３の制御ゲートは、対応するワード線ＷＬ０〜ＷＬ６３にそれぞれ接続される。
メモリセルアレイ１１内において同一カラムにあるＮＡＮＤストリングＮＳのセレクトトランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０〜ＢＬ（ｍ−１）、但しｍは２以上の自然数）に接続される。ビット線ＢＬは、複数のブロックＢＬＫ間で同一列にあるＮＡＮＤストリングＮＳを共通に接続する。複数のセレクトトランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続されている。
ストリングユニットＳＵは、異なるビット線ＢＬに接続され、かつ同一のセレクトゲート線ＳＧＤに接続されたＮＡＮＤストリングＮＳの集合体である。以下において、ストリングユニットＳＵのうち、同一のワード線ＷＬに共通接続されたメモリセルＭＴの集合（メモリセル群）は、セルユニットＣＵ（又はメモリグループ）ともよばれる。ブロックＢＬＫは、ワード線ＷＬを共通にする複数のストリングユニットＳＵの集合体である。メモリセルアレイ１１は、ビット線ＢＬを共通にする複数のブロックＢＬＫの集合体である。
図４は、ブロックＢＬＫの一部領域の断面図である。図４に示すように、ｐ型ウェル領域２０上に、複数のＮＡＮＤストリングＮＳが形成されている。ｐ型ウェル領域２０上に、セレクトゲート線ＳＧＳとして機能する複数（例えば、４層）の導電層２１、ワード線ＷＬ０〜ＷＬ６３として機能する複数（例えば、６４層）の導電層２２、及びセレクトゲート線ＳＧＤとして機能する複数（例えば、４層）の導電層２３が、順次積層されている。積層された導電層間には、絶縁層（図示せず）が設けられている。
ピラー２４が、導電層２３，２２，２１を含む積層体内に設けられている。ピラー２４は、導電層２３，２２，２１を通過して、ｐ型ウェル領域２０に達する。ピラー２４は、半導体（半導体層）を含む。ピラー２４の側面上に、ゲート絶縁膜２５、電荷蓄積層（絶縁膜又は導電膜）２６、及びブロック絶縁膜２７が順次形成される。
これによって、メモリセルＭＴ及びセレクトトランジスタＳＴ１，Ｔ２が、ピラー２４が各層２１〜２３に対向する位置に、それぞれ設けられる。
ピラー２４は、ＮＡＮＤストリングＮＳの電流経路として機能する。ピラー２４は、各トランジスタのチャネルが形成される領域となる。ピラー２４の上端は、ビット線ＢＬとして機能する金属配線層２８に接続される。
ｐ型ウェル領域２０の表面領域内に、ｎ＋型不純物拡散層２９が設けられている。ｎ＋型不純物拡散層２９上に、コンタクトプラグ３０が設けられている。コンタクトプラグ３０は、ソース線ＳＬとして機能する金属配線３１に接続される。ｐ型ウェル領域２０の表面領域内に、ｐ＋型不純物拡散層３２が設けられている。ｐ＋型不純物拡散層３２上に、コンタクトプラグ３３が設けられている。コンタクトプラグ３３は、ウェル配線ＣＰＷＥＬＬとして機能する金属配線３４に接続される。ウェル配線ＣＰＷＥＬＬは、ｐ型ウェル領域２０を介してピラー２４に電位を印加するための配線である。
以上の構成が、図４を記載した紙面の奥行き方向（又は手前方向）に複数配列されている。奥行き方向に並ぶ複数のＮＡＮＤストリングＮＳの集合によってストリングユニットＳＵが構成される。
メモリセルアレイ１１の構成は、他の構成でもよい。例えば、メモリセルアレイ１１の他の構成は、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月19日に出願された米国特許出願12/407,403号に記載されている。メモリセルアレイ１１の他の構成は、“THREE DIMENSIONAL STACKED NONVOLATILE SEMICONDUCTOR MEMORY”という2009年3月18日に出願された米国特許出願12/406,524号、“NON‐VOLATILE SEMICONDUCTOR STORAGE DEVICE AND METHOD OF MANUFACTURING THE SAME”という2010年3月25日に出願された米国特許出願12/679,991号、及び“SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING SAME”という2009年3月23日に出願された米国特許出願12/532,030号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
図５を参照して、メモリセルＭＴが記憶するデータとメモリセルＭＴの閾値電圧分布との関係について、説明する。
本例では、１つのメモリセルＭＴが例えば３ビットデータを保持可能である。以下において、この３ビットデータは、下位のビットから下位（Lower）ビット、中位（Middle）ビット及び上位（Upper）ビットとよばれる。同一のセルユニットＣＵに属するメモリセルの保持する下位ビットの集合を下位ページ（又は下位データ）とよび、中位ビットの集合を中位ページ（又は中位データ）とよび、上位ビットの集合を上位ページ（又は上位データ）とよぶ。
例えば、１つのストリングユニットＳＵ内における１本のワード線ＷＬ（１つのセルユニットＣＵ）には３ページが割当てられる。あるいは言い換えるならば、「ページ」とは、セルユニットＣＵに形成されるメモリ空間の一部、と定義することもできる。データの書き込み及び読み出しは、このページ毎又はセルユニットＣＵ毎に行っても良い。
図５の（ａ）は、各メモリセルＭＴの取り得るデータ、閾値電圧分布、及びデータの読み出し時に用いる電圧について示したダイアグラムである。
図５の（ａ）に示されるように、メモリセルＭＴが３ビットデータを保持可能である場合、メモリセルＭＴは、閾値電圧に応じて８個の状態を取ることができる。この８個の状態は、閾値電圧の低いものから順に、“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート、及び“Ｇ”ステートとよばれる。
“Ｅｒ”ステートのメモリセルＭＴの閾値電圧は、電圧ＶＡＲ未満であり、データの消去状態に相当する。“Ａ”ステートのメモリセルＭＴの閾値電圧は、電圧ＶＡＲ以上であり且つ電圧ＶＢＲ（＞ＶＡＲ）未満である。“Ｂ”ステートのメモリセルＭＴの閾値電圧は、電圧ＶＢＲ以上であり且つ電圧ＶＣＲ（＞ＶＢＲ）未満である。“Ｃ”ステートのメモリセルＭＴの閾値電圧は、電圧ＶＣＲ以上であり且つ電圧ＶＤＲ（＞ＶＣＲ）未満である。“Ｄ”ステートのメモリセルＭＴの閾値電圧は、電圧ＶＤＲ以上であり且つ電圧ＶＥＲ（＞ＶＤＲ）未満である。“Ｅ”ステートのメモリセルＭＴの閾値電圧は、電圧ＶＥＲ以上であり且つ電圧ＶＦＲ（＞ＶＥＲ）未満である。“Ｆ”ステートのメモリセルＭＴの閾値電圧は、電圧ＶＦＲ以上であり且つ電圧ＶＧＲ（＞ＶＦＲ）未満である。“Ｇ”ステートのメモリセルＭＴの閾値電圧は、電圧ＶＧＲ以上であり且つ電圧ＶＲＥＡＤ（＞ＶＧＲ）未満である。
このように分布する８個のステートのうち、“Ｇ”ステートが、閾値電圧の最も高い状態である。各ステートは、対応するデータに関連付けられた電圧値の範囲を有する。“Ａ”から“Ｇ”までのステートは、プログラムステートとよばれる。
以下では、電圧ＶＡＲ〜ＶＧＲの各々は、判定レベル又は読み出しレベルともよばれる。電圧ＶＡＲ〜ＶＧＲは、総称して電圧ＶＣＧＲともよばれる。
電圧ＶＲＥＡＤは、例えば、読み出し動作時において読み出し対象でないワード線（非選択ワード線）ＷＬに印加される電圧である。電圧ＶＲＥＡＤがメモリセルＭＴに印加された場合、メモリセルＭＴの保持データにかかわらずメモリセルＭＴは、オンする。
データの書き込みの検証のために、電圧ＶＡＶ〜ＶＧＲが、各ステートに対して設けられている。電圧ＶＡＶは、読み出しレベルＶＡＲより高く、“Ａ”ステートの所望の閾値電圧分布の下限値以下である。電圧ＶＢＶは、読み出しレベルＶＢＲより高く、“Ｂ”ステートの所望の閾値電圧分布の下限値以下である。電圧ＶＣＶは、読み出しレベルＶＣＲより高く、“Ｃ”ステートの所望の閾値電圧分布の下限値以下である。電圧ＶＤＶは、読み出しレベルＶＤＲより高く、“Ｄ”ステートの所望の閾値電圧分布の下限値以下である。電圧ＶＥＶは、読み出しレベルＶＥＲより高く、“Ｅ”ステートの所望の閾値電圧分布の下限値以下である。電圧ＶＦＶは、読み出しレベルＶＦＲより高く、“Ｆ”ステートの所望の閾値電圧分布の下限値以下である。電圧ＶＧＶは、読み出しレベルＶＧＲより高く、“Ｇ”ステートの所望の閾値電圧分布の下限値以下である。
以下では、電圧ＶＡＶ〜ＶＧＶの各々は、ベリファイレベルともよばれる。
閾値電圧分布は、前述の下位ビット（lowerビット）、中位ビット（middleビット）及び上位ビット（upperビット）を含む３ビット（３ページ）のデータを、メモリセルアレイ内のメモリセルＭＴに書き込むことで実現される。閾値電圧の状態と下位／中位／上位ビットとの関係の一例は、次の通りである。
“Ｅｒ”ステート：“１１１”（“上位／中位／下位”の順で表記）
“Ａ”ステート：“１１０”
“Ｂ”ステート：“１００”
“Ｃ”ステート：“０００”
“Ｄ”ステート：“０１０”
“Ｅ”ステート：“０１１”
“Ｆ”ステート：“００１”
“Ｇ”ステート：“１０１”
このように、閾値電圧分布において隣り合う２つの状態に対応するデータ間では、３ビットのうちの１ビットのみが変化する。
下位ビットの読み出しは、下位ビットの値（“０”又は“１”）が変化する境界に相当する電圧を用いればよい。上位ビットの読み出しは、上位ビットの値が変化する境界に相当する電圧を用いればよい。中位ビットの読み出しは、中位ビットの値が変化する境界に相当する電圧を用いればよい。
図５の（ａ）に示されるように、下位ページの読み出しは、“Ｅｒ”ステートと“Ａ”ステートとを区別する電圧ＶＡＲ、及び“Ｄ”ステートと“Ｅ”ステートとを区別する電圧ＶＥＲを、読み出し電圧に用いて、実行される。
中位ページの読み出しは、“Ａ”ステートと“Ｂ”ステートとを区別する電圧ＶＢＲ、“Ｃ”ステートと“Ｄ”ステートとを区別する電圧ＶＤＲ、及び“Ｅ”ステートと“Ｆ”ステートとを区別する電圧ＶＦＲを、読み出し電圧に用いて、実行される。
上位ページの読み出しは、“Ｂ”ステートと“Ｃ”ステートとを区別する電圧ＶＣＲ、及び“Ｆ”ステートと“Ｇ”ステートとを区別する電圧ＶＧＲを、読み出し電圧に用いて、実行される。
電圧ＶＡＲを用いた読み出しにより、消去状態のメモリセルＭＴが特定される。
以下において、電圧ＶＡＲを用いた読み出し（判定）は、ＡＲ読み出しともよばれる。これと同様に、各電圧ＶＢＲ，ＶＣＲ，ＶＤＲ，ＶＥＲ，ＶＦＲ，ＶＧＲを用いた読み出しは、ＢＲ読み出し、ＣＲ読み出し、ＤＲ読み出し、ＥＲ読み出し、ＦＲ読み出し及びＧＲ読み出しと、それぞれよばれる。
図５の（ｂ）は、メモリセルの閾値電圧分布の状態を説明するためのダイアグラムである。
データを書き込んだ後に時間が経過すると、メモリセル間の干渉により閾値分布（ステート）がシフトするエラー（以下では、データリテンションエラーとよばれる）が生じる。フラッシュメモリの書き込み動作中及び読み出し動作中において、意図しない閾値分布のシフト及び閾値電圧の変動（以下では、プログラムディスターブ及びリードディスターブとそれぞれよばれる）が、生じ得る。
メモリセルアレイ内における複数のメモリセルの特性は、ばらつく傾向を有する。
例えば、或る値のプログラム電圧に対するメモリセルＭＴの閾値電圧の変動量（書き込み速度）は、ばらつく。このばらつきに起因して、或る値のプログラム電圧の印加時に、複数の書き込み対象のメモリセルにおいて、ある閾値電圧に達したメモリセルとある閾値電圧に達していないメモリセルとが混在する。
このため、プログラム動作において、メモリセルの閾値電圧が書き込むべきデータに対応するステートより上位のステートにシフトするエラー（以下では、オーバープログラムとよばれる）が、生じる可能性がある。
このような種々の変動要因に伴う閾値分布が変化すると、隣り合う閾値分布が重なってしまうことがある。
隣り合う閾値分布が重なることにより、上記の電圧ＶＡＲ，ＶＢＲ，ＶＣＲ，・・・，ＶＦＲ，ＶＧＲを用いた読み出し動作では、データを、分布が重なった領域９９９内に閾値電圧を有するメモリセルから正しく読み出せないことがある。
例えば、“Ａ”ステートの閾値分布と“Ｂ”ステートの閾値分布とが重なった場合、“Ａ”ステートの閾値分布のメモリセルのうち電圧ＶＢＲよりも閾値電圧が大きいメモリセルは、“Ｂ”ステートと誤って読み出される可能性があり、“Ｂ”ステートの閾値分布のメモリセルのうち電圧ＶＢＲよりも閾値電圧が小さいメモリセルは、“Ａ”ステートと誤って読み出される可能性がある。このように、誤って読み出されたビットの数（フェイルビット数）が、ＥＣＣ回路１６０の訂正可能ビット数を超えた場合、メモリコントローラ１００は、フラッシュメモリ１０からの正しいデータの読み出しに失敗する。
図６を参照して、本実施形態のメモリシステムの概要を、説明する。
図６は、隣り合うステート間の境界近傍の領域を模式的に説明するための模式図である。
図６の（ａ）乃至（ｃ）に示されるように、ある判定レベルＶＺＺを境界に隣り合うあるステートＱ０とステートＱ１に関して、変動要因によって記憶すべきデータに対応するステートから他方のステートにシフトしたメモリセルが、判定レベルＶＺＺの近傍の領域において、存在する。
閾値電圧があるステートＱ０に対応する値から上位のステートＱ１に対応する値に変化したメモリセルは、以下では、“Ｑ０ｔｏＱ１”セルと表記する。
閾値電圧があるステートＱ１に対応する値から下位のステートＱ０に対応する値に変化したメモリセルは、以下では、“Ｑ１ｔｏＱ０”セルと表記する。
図６の（ａ）に示されるように、“Ｑ０ｔｏＱ１”セルは、判定レベルＶＺＺより大きい閾値電圧の領域９０１ａ内に存在し、“Ｑ１ｔｏＱ０”セルは、判定レベルＶＺＺ以下の閾値電圧の領域９００ａ内に存在する。例えば、“Ｑ０ｔｏＱ１”セルは、過剰なプログラム電圧によってオーバープログラムが生じたメモリセルである。例えば、“Ｑ１ｔｏＱ０”セルは、データ保持状態時に閾値電圧の低下が生じたメモリセルである。
メモリコントローラ１００は、ＥＣＣ処理前の読み出しデータ及びＥＣＣ処理後の読み出しデータを用いた計算処理によって、“Ｑ０ｔｏＱ１”セル及び“Ｑ１ｔｏＱ０”セルをそれぞれ検出できる。メモリコントローラ１００は、この検出結果によって、“Ｑ０ｔｏＱ１”セルの個数及び“Ｑ１ｔｏＱ０”セルの個数を、カウントできる。
本実施形態のメモリシステムは、書き込み動作に用いられる書き込み方式に関して特定のステート間で生じる“Ｑ０ｔｏＱ１”セル及び“Ｑ１ｔｏＱ０”セルの個数に着目することで、初期プログラム電圧ＩＶＰＧＭの大きさの妥当性、及び、ステップアップ電圧の大きさの妥当性を、判断できる。
例えば、リードディスターブ及び（又は）リテンションエラーの影響が実質的に無いデータの書き込みの完了直後において、図６の（ａ）のように、実行される書き込み方式に対して特定のステート間における“Ｑ０ｔｏＱ１”セルの個数が、“Ｑ１ｔｏＱ０”セルの個数よりも多い場合、プログラム電圧の大きさが、書き込み動作時のメモリセルの特性に対して過剰であると予測される。
ある書き込み方式において、“Ａ”ステートに関連付けられたデータが書き込まれるメモリセルに関して、閾値電圧が“Ａ”ステートに応じた値から“Ｂ”ステートに応じた値へシフトしているメモリセルの発生数、及び、閾値電圧が“Ｂ”ステートに応じた値から“Ａ”ステートに応じた値へシフトしているメモリセルの発生数は、プログラム電圧内の初期プログラム電圧ＩＶＰＧＭの大きさに相関する。
本実施形態のメモリシステムは、“Ａ”ステートから“Ｂ”ステートへ閾値電圧がシフトしたメモリセルの発生数に基づいて初期プログラム電圧ＩＶＰＧＭの電圧値を適正化することで、書き込み動作を高速化する。
ある書き込み方式において、“Ｂ”ステート以上の各ステートに関連付けられたデータが書き込まれるメモリセルに関して、閾値電圧が記憶すべきデータのステートに応じた値から上位のステートに応じた値へシフトしているメモリセルの発生数、及び、閾値電圧が記憶すべきデータのステートに応じた値から下位のステートに応じた値へシフトしているメモリセルの発生数は、プログラム電圧内のステップアップ電圧の大きさに相関する。
それゆえ、本実施形態のメモリシステムは、記憶すべきデータに対応するステートより上位のステートにシフトしたメモリセルの発生数に基づいてステップアップ電圧ｄＶＰＧＭの電圧値を適正化することで、書き込み動作を高速化する。
一方、図６の（ｂ）のように、実行される書き込み方式に対して特定のステート間における“Ｑ０ｔｏＱ１”セルの個数がある基準値よりも少ない場合（例えば、ＥＣＣ処理によって訂正可能な個数よりも十分小さい場合）、プログラム電圧の大きさが、書き込み動作時のメモリセルの特性に対して高くないと予測される。
例えば、“Ａ”ステートに関連付けられたデータが書き込まれるメモリセルに関して、閾値電圧が“Ａ”ステートに応じた値から“Ｂ”ステートに応じた値へシフトしているメモリセルの発生数が、閾値電圧が“Ｂ”ステートに応じた値から“Ａ”ステートに応じた値へシフトしているメモリセルの発生数より少ない場合、メモリコントローラ１００は、初期プログラム電圧ＩＶＰＧＭの電圧値を増加するように、電圧ＩＶＰＧＭの電圧値を設定する。
このように、本実施形態のメモリシステムは、メモリセルの閾値電圧のシフトの大きさに応じて書き込み動作に用いられる電圧ＩＶＰＧＭ，ｄＶＰＧＭの大きさを制御（補正、調整）することで、書き込み動作のための期間を短縮できる。
尚、本実施形態のメモリシステムにおいて、読み出しレベルの電圧値は、デフォルト値でもよいし、シフトされてもよい。
本実施形態のメモリシステムは、ＥＣＣ処理の結果（例えば、誤り訂正前読み出しデータ及び誤り訂正後読み出しデータ）を用いて、記憶すべきデータに対応するステート（閾値電圧の範囲）から他のステートへシフトしたメモリセルの発生数を検出及びカウントできる。
本実施形態のメモリシステムは、ある書き込み動作時における記憶すべきデータに対応するステート（閾値電圧の範囲）から他のステートへシフトしたメモリセルの発生数に応じて、次の書き込み動作に用いられる電圧の大きさを、制御する。
他のステートへシフトしたメモリセル（“Ｑ０ｔｏＱ１”セル）の発生数がある基準値より小さい場合、メモリコントローラ１００は、書き込み動作に用いられるプログラム電圧及びステップアップ電圧のうち少なくとも一方の電圧値を増加（又は維持）する。
他のステートへシフトしたメモリセル（“Ｑ０ｔｏＱ１”）の発生数がある基準値以上である場合、メモリコントローラ１００は、書き込み動作に用いられる初期プログラム電圧及びステップアップ電圧のうち少なくとも一方の電圧値を低減する。
メモリコントローラ１００は、このような書き込み動作に用いられる電圧の増加又は減少に関する情報を、電圧情報テーブルに保存する。
メモリコントローラ１００は、電圧情報テーブル内の情報を、フラッシュメモリ１０に通知できる。これによって、判定処理後の書き込み動作において、初期プログラム電圧及びステップアップ電圧が、電圧情報テーブル内の情報に基づいて、設定される。
これによって、本実施形態のメモリシステムは、メモリセルＭＴの閾値電圧の意図しない変動を考慮して設定された各種の電圧に関する情報を含むテーブルを用いて、各種の動作を実行する。
この結果として、本実施形態のメモリシステムは、性能の向上を図ることができる。
（ａ−５） 電圧情報テーブルの構成
図７を参照して、本実施形態のメモリシステムにおける、電圧情報テーブルについて説明する。上述のように、メモリコントローラ１００は、例えば、メモリ１２０内に電圧情報テーブルＴＢＬを保持する。
図７は、本実施形態のメモリシステムの電圧情報テーブルの一例を示す概念図である。
本実施形態において、電圧情報テーブルは、書き込み動作に用いられる各種の電圧に関する情報を、含む。
図７に示されるように、電圧情報テーブルＴＢＬは、例えば、書き込み動作に用いられるプログラム電圧の初期値（以下では、初期プログラム電圧とよばれる）ＩＶＰＧＭ、及び、書き込み動作に用いられるステップ電圧ｄＶＰＧＭなどの情報を含む。
図８は、本実施形態のメモリシステムの書き込み動作時に用いられる各種の電圧を説明するための模式図である。
書き込み動作時において、選択されたフラッシュメモリ１０内のシーケンサ１７は、メモリコントローラ１００からの書き込みコマンドに応答して、選択アドレスに示されるブロック、ワード線及びストリングユニットに対して、様々な電圧を印加する。
ＮＡＮＤフラッシュメモリの書き込み動作時において、複数の書き込みループが、実行される。各書き込みループは、プログラム処理及びベリファイ処理を含む。
プログラム処理時において、選択ワード線に接続された複数のメモリセルは、データの書き込みの完了／未完了に応じて、書き込み可能状態又は書き込み禁止状態に設定される。
１回目の書き込みループのプログラム処理時において、プログラム電圧ＶＰＧＭとして、初期プログラム電圧ＩＶＰＧＭが、選択ワード線に印加される。
例えば、初期プログラム電圧ＩＶＰＧＭは、電圧値Ｖ１を有する。
１回目の書き込みループにおいて、プログラム処理の後、ベリファイ処理が実行される。ベリファイ処理において、ベリファイ電圧Ｖｖｆｙが、選択ワード線に印加される。ベリファイ動作によって、選択セルが、書き込むべきデータに対応した閾値電圧に達したか否か検証される。ベリファイ電圧の印加によって、選択セルがオンしたか否かが、検知される。これよって、選択セルが、書き込むべきデータに対応するステートに達したか否か判定される
ベリファイ動作においてオン状態の選択セルの閾値電圧は、書き込むべきデータに対応する値に達していない。選択セルの閾値電圧が書き込むべきデータに対応するステートに達していない場合、その選択セルは、書き込み可能状態に設定される。
ベリファイ動作においてオフ状態の選択セルの閾値電圧は、書き込むべきデータに対応する値に達している。選択セルの閾値電圧が書き込むべきデータに対応するステートに達した場合、以降の書き込みループにおいて、その選択セルは、書き込み禁止状態に設定される。
書き込みループの進行とともに、プログラム電圧ＶＰＧＭの電圧値は、書き込みループ毎にステップアップされる。２回目の書き込みループ以降のプログラム電圧は、初期プログラム電圧に書き込みループの回数に応じた大きさを有するステップアップ電圧ｄＶＰＧＭが加算された値を有する。ステップアップ電圧ｄＶＰＧＭは、電圧値Ｖ２を有する。
例えば、２回目の書き込みループのプログラム処理時において、プログラム電圧ＶＰＧＭの電圧値は、初期プログラム電圧ＩＶＰＧＭの電圧値とステップアップ電圧ｄＶＰＧＭの電圧値との合計の値を有する。
２回目以降の書き込みループにおいて、書き込みループの回数が１つ増えるたびに、ステップアップ電圧ｄＶＰＧＭに対応する電圧値が、初期プログラム電圧に順次加算される。ｊ回目（ｊは、１以上の整数）の書き込みループにおけるプログラム電圧ＶＰＧＭは、“ＩＶＰＧＭ＋（ｊ−１）×ｄＶＰＧＭ”と示される。
例えば、書き込みループの進行とともに、ベリファイ電圧Ｖｖｆｙの電圧値は、変更される。
初期プログラム電圧ＩＶＰＧＭ及びステップアップ電圧ｄＶＰＧＭの大きさは、書き込み動作時におけるオーバープログラムの発生に影響し得る。
初期プログラム電圧ＩＶＰＧＭ及びステップアップ電圧ｄＶＰＧＭの大きさ（電圧値Ｖ１，Ｖ２）の情報として、例えば、ＤＡＣ（Digital to Analogue Converter）値が、設定されている。
初期プログラム電圧ＩＶＰＧＭ及びステップアップ電圧ｄＶＰＧＭに関する情報（例えば、ＤＡＣ値）は、例えば、チャネルＣＨ毎、チップＣＰ（ＮＡＮＤフラッシュメモリ１０）毎、ブロックＢＬＫ毎、ワード線ＷＬ毎、及びストリングユニットＳＵ毎に個別に設定され得る。
尚、テーブルＴＢＬ内に、読み出し動作に用いられる電圧ＶＡＲ〜ＶＧＲのシフト量が、保持されていてもよい。または、電圧ＶＡＲ〜ＶＧＲのシフト量が保持されたテーブルが、別途に設けられてもよい。テーブル内の情報に基づいて、読み出し電圧の電圧値が、設定される。これによって、本実施形態のメモリシステムは、より信頼性の高い読み出し動作を実現できる。
本実施形態において、電圧情報テーブルＴＢＬは、プログラム電圧の初期値（初期プログラム電圧）ＩＶＰＧＭに関するＤＡＣ値及びステップアップ電圧ｄＶＰＧＭの電圧値に関するＤＡＣ値を、含む。
本実施形態において、メモリコントローラ１００は、読み出し動作の結果及びＥＣＣ処理の結果に基づいて、電圧ＩＶＰＧＭ及び電圧ｄＶＰＧＭに関するＤＡＣ値を決定する。
初期プログラム電圧及びステップアップ電圧の電圧値のそれぞれに関して、デフォルト値からのシフト量を示す情報が、チャネルＣＨ毎、チップＣＰ（ＮＡＮＤフラッシュメモリ１０）毎、ブロックＢＬＫ毎、ワード線ＷＬ毎、及びストリングユニットＳＵ毎に、電圧情報テーブルＴＢＬ内に保持されている
本例において、テーブルＴＢＬに関して、“００”の状態のＤＡＣ値は、メモリコントローラ１００が書き込み電圧に関する情報を保持していないことを、示す。メモリコントローラ１００は、テーブルＴＢＬ内のＤＡＣ値が“００”である場合において、フラッシュメモリ１０に対して、電圧値の設定に関する指示を行わない。この場合において、フラッシュメモリ１０は、フラッシュメモリ１０内の情報に基づいて、初期プログラム電圧及びステップアップ電圧の電圧値を、デフォルト値に設定する。
初期プログラム電圧ＩＶＰＧＭ及びステップアップ電圧ｄＶＰＧＭの電圧値におけるデフォルト値からのシフト量は、例えばメモリコントローラ１００によって、算出される。算出された値は、メモリ１２０内の電圧情報テーブルに保持される。このように、テーブルＴＢＬ内の値は、動作に応じて、随時更新される。
メモリコントローラ１００は、電圧情報テーブル内の情報を、フラッシュメモリ１０に通知できる。フラッシュメモリ１０は、通知された情報に基づいて、初期プログラム電圧の電圧値及びステップアップ電圧の電圧値を、設定する。
（１ａ−６） 電圧情報テーブルの構成
図９は、電圧補正回路１８０の内部構成の一例を示す模式図である。
図９に示されるように、電圧補正回路１８０は、メモリ回路１８１、計算回路１８２、検出回路１８３、カウンタ回路１８４、判定回路１８５などを含む。
メモリ回路１８１は、誤り訂正前読み出しデータ及び誤り訂正後読み出しデータを一時的に保持する。
計算回路１８２は、誤り訂正前読み出しデータ及び誤り訂正後読み出しデータに対して、各種の計算処理を施す。
検出回路１８３は、計算結果に基づいて、カウント及び判定の対象のメモリセルを検出（サンプリング）する。
カウンタ回路１８４は、ビットカウンタ、アップカウンタＵＣ及びダウンカウンタＤＣなどの複数のカウンタを含む。例えば、ビットカウンタＢＣは、読み出し動作の結果及びＥＣＣ処理の結果などに基づいて、オーバープログラム状態のメモリセル（以下では、オーバープログラムセルともよばれる）の個数、過消去状態のメモリセルの個数、又は、消去不足状態のメモリセルの個数などを、カウントできる。アップカウンタＵＣ及びダウンカウンタＤＣは、メモリコントローラ１００又は判定回路１９２による各種の判定処理の結果、又は、各種の処理の実行結果を、カウント値として保持できる。
判定回路１８５は、基準値とカウンタ値とを用いて、各種の判定処理を実行する。
基準値は、ＮＡＮＤフラッシュメモリに対する実験結果、各種のシミュレーションなどによって、あらかじめ設定される。尚、基準値は、メモリシステムの使用状態又は経時変化などに応じて、メモリシステムの使用中に変更されてもよい。
メモリコントローラ１００は、電圧補正回路１８０を用いて各種の処理を実行する。電圧補正回路１８０による各種の処理によって、電圧情報テーブル内の情報が、設定される。
メモリコントローラ１００は、電圧情報テーブルを参照することにより、書き込み対象のメモリセルＭＴの書き込み動作に用いられる初期プログラム電圧及びステップアップ値を決定する。
（１ｂ） 動作例
図１０乃至図２０を参照して、本実施形態のメモリシステムの動作例について説明する。
（１ｂ−１） データの書き込み方式
図１０を参照して、本実施形態のメモリシステムの書き込み動作に用いられるデータの書き込み方式について、説明する。
図１０は、本実施形態において、ＮＡＮＤフラッシュメモリ１０の書き込み方式の一例を説明するための模式図である。
図１０において、フルシーケンス方式の書き込み動作が、模式的に示される。
フルシーケンス方式の書き込み動作において、メモリセルの閾値電圧は、書き込むべきデータに応じて、下位のステートから上位のステートに向かって、シフトされる。
図１０の（ａ）に示されるように、プログラム電圧の印加前において、選択領域内の全てのメモリセルのステートは、“Ｅｒ”ステート（消去状態）に設定されている。
“Ｅｒ”ステートのメモリセルのうち、“Ａ”、“Ｂ”、…、“Ｇ”ステートに対応するデータが書き込まれるメモリセルの閾値電圧は、プログラム電圧の印加（電荷蓄積層に対する電荷の注入）によって、より高いレベルにシフトされる。
図１０の（ｂ）に示されるように、ある回数の書き込みループの実行によって、複数の選択セルの閾値電圧は、“Ａ”ステートに対応する電圧値に達する。例えば、複数の選択セルの閾値電圧は、電圧ＶＡＲ以上となる。
図１０の（ｃ）に示されるように、“Ａ”ステートに対応する電圧値以上の閾値電圧を有する複数のメモリセルのうち、“Ｂ”、“Ｃ”、…、“Ｇ”ステートに対応するデータが書き込まれるメモリセルの閾値電圧は、プログラム電圧の印加によって、さらに高いレベルにシフトされる。ここで、“Ａ”ステートに対応するデータが書き込まれるメモリセルは、プログラム禁止状態に設定される。これよって、“Ａ”ステートに対応するデータの書き込みが、完了する。
“Ｂ”〜“Ｇ”ステートのデータのプログラムが、対応するメモリセルに対して、引き続き実行される。
図１０の（ｄ）に示されるように、“Ｂ”ステート、“Ｃ”ステート、及び“Ｄ”ステートのように、下位のステートに対応するデータから順次、データのプログラムが完了する。
図１０の（ｅ）に示されるように、電圧ＶＦＲ以上のメモリセルに対するプログラム動作によって、“Ｇ”ステートのデータが、書き込まれる。
このように、“Ａ”ステートから“Ｇ”ステートまでのデータが、メモリセルアレイ内のセルユニットに、書き込まれる。
これによって、フルシーケンス方式による書き込み動作が、完了する。
フルシーケンス方式の書き込み動作において、プログラム電圧ＶＰＧＭの電圧値は、図８のように、書き込みループの回数に応じて、初期プログラム電圧ＩＶＰＧＭの電圧値からステップアップ電圧ｄＶＰＧＭの電圧値分ずつ増加する。
図１０の（ｆ）は、書き込み動作に用いられる電圧の設定に考慮すべき閾値電圧の変動を説明するための模式図である。
フルシーケンス方式の書き込み動作において、書き込み動作の１回目の書き込み電圧の印加時において、“Ｅｒ”ステートから“Ａ”及び“Ｂ”ステートに向かって、メモリセルの閾値電圧が、プログラム電圧の印加によって上昇される。
図１０の（ｆ）に示されるように、本書き込み方式において、初期プログラム電圧ＩＶＰＧＭの大きさは、“Ａ”ステートに対応する値（電圧値）から“Ｂ”ステートへ対応する値へ閾値電圧が変動したメモリセル（以下では、“ＡｔｏＢ”セルともよばれる）の発生数８１に応じて、設定されることが好ましい。
“ＡｔｏＢ”セルは、オーバープログラム状態のメモリセルである。
上述のように、“ＡｔｏＢ”セルのような、オーバープログラム状態のメモリセルＭＴは、メモリセルＭＴの閾値電圧が書き込むべきデータに関連付けられた電圧値（ステート）より高い電圧値になっている。
１回目のプログラム電圧の印加時に“Ｅｒ”ステートの分布から複数のステートのうちメモリセルの閾値電圧が最も低いステート（プログラムレベル）に可能な限り少ないパルス（プログラム電圧）の印加回数で到達すること、及び、２番目に低いステートに到達するメモリセルの個数がゼロである又は極めて少ないこと、が、初期プログラム電圧の電圧値に求められる。
以下において、１回のパルスの印加で２番目に低いステートに到達してしまうメモリセルが生じる状態は、１パルスオーバープログラムとする。
例えば、書き込み動作がフルシーケンス方式で実行される場合、最も低い書き込みレベルは“Ａ”ステートであり、２番目に低い書き込みレベルは“Ｂ”ステートである。
フルシーケンス方式の書き込み動作において、メモリセルの閾値電圧は、ステップアップ電圧を順次加えながら、下位のステートから上位のステートへ上昇される。
各ステートにおける閾値電圧の分布の広がり（分布幅）は、ステップアップ電圧ｄＶＰＧＭの大きさと相関関係を有する。一般的な傾向として、ステップアップ電圧ｄＶＰＧＭの電圧値が小さい場合、閾値電圧の分布幅は狭く、ステップアップ電圧ｄＶＰＧＭの電圧値が大きい場合、閾値電圧の分布幅は広くなる。
書き込み動作において、各ステートの閾値電圧分布の下限値は、ベリファイ動作のベリファイレベルによって決まっている。
ステップアップ電圧の電圧値の妥当性は、設定されるべきステートより上位のステートにシフトしたメモリセルの個数に応じて、判断され得る。
上述のように、初期プログラム電圧の電圧値の妥当性の判断に、最も低いステートのオーバープログラムセルが、用いられる。そのため、ステップアップ電圧ｄＶＰＧＭの電圧値の妥当性は、下位から２番目のステート以上のステートで発生したオーバープログラムセルの個数に基づいて、判断されることが望ましい。
例えば、本書き込み方式において、ステップアップ電圧ｄＶＰＧＭの大きさは、図１０の（ｆ）における、“Ｂ”ステートに対応する値（電圧値）から“Ｃ”ステートへ対応する値へ閾値電圧が変動したメモリセル（以下では、“ＢｔｏＣ”セルともよばれる）の発生数８２、“Ｃ”ステートに対応する値から“Ｄ”ステートへ対応する値へ閾値電圧が変動したメモリセル（以下では、“ＣｔｏＤ”セルともよばれる）の発生数８３、“Ｄ”ステートに対応する値から“Ｅ”ステートへ対応する値へ閾値電圧が変動したメモリセル（以下では、“ＤｔｏＥ”セルともよばれる）の発生数８４、“Ｅ”ステートに対応する値から“Ｆ”ステートへ対応する値へ閾値電圧が変動したメモリセル（以下では、“ＥｔｏＦ”セルともよばれる）の発生数８５、及び、“Ｆ”ステートに対応する値から“Ｇ”ステートへ対応する値へ閾値電圧が変動したメモリセル（以下では、“ＦｔｏＧ”セルともよばれる）の発生数８６に応じて、設定されることが好ましい。
以下において、記憶すべきデータに対応するステートから他のステートへ閾値電圧が意図せずにシフトしたメモリセル（エラーセル）は、総称して、ステートシフトセルとよばれる。
本実施形態のメモリシステムは、パトロール動作の読み出し動作及びＥＣＣ処理の結果に基づいて、フルシーケンス方式の書き込み動作に用いられる初期プログラム電圧ＩＶＰＧＭの設定処理及びステップアップ電圧ｄＶＰＧＭの設定処理をそれぞれ実行できる。
上述のように、パトロール動作は、ホストデバイス２からの要求無しに、メモリコントローラ１００の判断で実行される読み出し動作を含む。
例えば、パトロール動作によって、読み出し動作及びＥＣＣ処理が、アクセスの少ないアドレス（例えば、ブロック）に対して、定期的に行われる。パトロール動作の結果に応じて、フラッシュメモリ１０内のデータのリフレッシュ（データの引っ越し）が実行される。
本実施形態のメモリシステムのパトロール動作において、例えば、ＴＬＣを用いたフラッシュメモリにおける下位／中位／上位ページの読み出し動作の結果に基づいて、“ＡｔｏＢ”セルのような、３ビットのデータを保持するメモリセルで生じ得る１ビットのシフトエラーが、特定できる。
あるメモリシステムにおける初期プログラム電圧ＩＶＰＧＭ及びステップアップ電圧ｄＶＰＧＭの適した電圧値は、メモリセルの書き換え回数に応じて、変化する。
本実施形態のメモリシステムは、パトロール動作における各種の処理の結果に基づいて、メモリセルの特性の変化に追従して、適した値に設定できる。
（１ｂ−２） パトロール動作における初期プログラム電圧の設定
図１１を参照して、本実施形態のメモリシステムの動作例について、説明する。
図１１は、本実施形態のメモリシステムのパトロール動作における初期プログラム電圧ＩＶＰＧＭの適正化処理を説明するためのフローチャートである。
＜ステップＳ１＞
メモリシステム（ＮＡＮＤフラッシュメモリ１０）の使用の開始後（例えば、メモリシステムの電源の投入後）、ステップＳ１において、ホストデバイス２からのコマンドに応答して、メモリシステムは、書き込み動作及び読み出し動作を実行する。
例えば、メモリシステムの使用の開始から最初のパトロール処理の前までの書き込み動作において、初期プログラム電圧ＩＶＰＧＭ及びステップアップ電圧ｄＶＰＧＭは、デフォルトの電圧値ＩＶＰＧＭｄ，ｄＶＰＧＭｄに設定されている。
また、メモリシステムの使用の開始から最初の読み出し動作において、デフォルト電圧値の読み出し電圧が、用いられる。
例えば、読み出し動作及びＥＣＣ動作の結果に基づいて、読み出し電圧の補正量が決定されてもよい。これによって、読み出し電圧の適正化処理が実行される。
＜ステップＳ２＞
メモリシステムの使用の開始からある期間が経過した後、メモリコントローラ１００は、ＮＡＮＤパッケージ群２００に対して、パトロール動作を実行する。
＜ステップＳ３＞
パトロール動作時において、メモリコントローラ１００は、ホストデバイス２からの指示（ホストコマンド）無しに、読み出しコマンドを、ＮＡＮＤパッケージ群２００内の１以上のフラッシュメモリ１０に送る。
メモリコントローラ１００からの読み出しコマンドに応じて、フラッシュメモリ１０は、読み出し動作を実行する。フラッシュメモリ１０は、パトロール動作の対象のページを含むセルユニットＣＵの全てのページに対する読み出し動作を、実行する。例えば、この読み出し動作によって、１つのストリングユニット内の１本のワード線に割り当てられている下位ページ、中位ページ及び上位ページのデータが、読み出される。
フラッシュメモリ１０は、読み出しデータを、メモリコントローラ１００に送る。
＜ステップＳ４＞
読み出されたデータに対して、ＥＣＣ処理が実行される。
ステップＳ４において、メモリコントローラ１００は、フラッシュメモリ１０からの読み出しデータ（誤り訂正前読み出しデータ）に対して、エラーの検出をＥＣＣ回路によって実行する。
＜ステップＳ５＞
ステップＳ６において、メモリコントローラ１００は、検出されたエラーが訂正可能であるか否か判定する。
＜ステップＳ６−０＞
メモリコントローラ１００は、エラーの訂正が不可能である場合（ステップＳ６のＮｏの場合）、リトライシーケンスが実行される。
ステップＳ６−０において、メモリコントローラ１００は、リトライシーケンスにおける再度のデータ読み出しを試みる。例えば、メモリコントローラ１００は、所定のアルゴリズムにしたがって読み出し電圧を変化させたシフトリード処理を行う。メモリコントローラ１００は、シフトリード処理によって読み出されたデータの誤りの検出（及び訂正）を試みる。
尚、所定の回数のリトライシーケンスが実行されてもエラーの訂正が可能とならない場合、図１１の処理が終了されてもよい。
＜ステップＳ６−１＞
エラーの訂正が可能である場合（ステップＳ５のＹｅｓの場合）、ステップＳ６−１において、誤り訂正後読み出しデータ（期待値データ）が、ＥＣＣ回路１６０によるエラーの訂正によって生成される。
＜ステップＳ７＞
メモリコントローラ１００は、実行中のパトロール動作が、パトロール動作の対象（例えば、ページ）に対する書き込み動作後の最初のパトロール動作であるか否か判定する。
実行中のパトロール動作が、パトロール動作の対象における書き込み動作後の２回目以降のパトロール動作であった場合（ステップＳ７のＮｏの場合）、本実施形態のメモリシステムにおける書き込み動作に用いられる初期プログラム電圧の適正化処理を、終了する。
実行中のパトロール動作が、パトロール動作の対象における書き込み動作後の最初のパトロール動作であった場合（ステップＳ７のＹｅｓの場合）、ステップＳ８の処理が実行される。
初期プログラム電圧（及びステップアップ電圧）の適正化処理のために、書き込み動作後の最初のパトロール動作におけるエラーの検出及びエラーの訂正の結果が用いられるのは、以下の理由による。
書き込み動作後、メモリセルは、時間が経過するにつれて、様々なストレスを受ける。例えば、あるブロックに対して、多数の読み出し命令が発行された場合、たとえ初期プログラム電圧の電圧値が適切であったとしても、“ＡｔｏＢ”セルの数が、読み出しディスターブの影響で、増大する可能性がある。また、ステップアップ電圧ｄＶＰＧＭの電圧値が妥当であったとしても、読み出しディスターブによって、“ＢｔｏＣ”セル及び“ＣｔｏＤ”セルなどの数も増える。
例えば、過大な電圧値の初期プログラム電圧ＩＶＰＧＭの印加によって書き込み動作時に多数の“ＡｔｏＢ”セルが発生しても、時間の経過によるメモリセルのデータリテンション（閾値電圧の低下）に起因して、“ＡｔｏＢ”セルが“Ａ”ステートに対応する閾値電圧を有するセルに変わる可能性がある。
それゆえ、メモリセルの閾値電圧（電荷の蓄積状態）の検査は、書き込み動作の実行から時間を空けずに実行されることが好ましい。
したがって、初期プログラム電圧の電圧値（及びステップアップ電圧の電圧値）をより適切な値に設定するための処理は、ある頻度（サイクル）で実行される複数のパトロール動作において書き込み動作後の最初のパトロール時に実行されることが望ましい。
尚、初期プログラム電圧（及びステップアップ電圧）の電圧値の適正化処理は、電圧の適正化処理のための専用の読み出しシーケンスを用いずに、パトロール動作のようなメモリコントローラ１００の自律的な処理の結果を用いて、実行される。
これによって、メモリシステムに対する大きな負荷が、初期プログラム電圧の電圧値の適正化処理に起因して、メモリシステム内に発生するのを抑制できる。
＜ステップＳ８＞
実行中のパトロール動作が、パトロール動作の対象における書き込み動作後の最初のパトロール動作であった場合、ステップＳ８において、メモリコントローラ１００は、ＥＣＣ処理の結果に基づいて、書き込み動作に用いられる各種の電圧を調整及び設定するための計算処理を実行する。
例えば、メモリコントローラ１００は、読み出し動作の結果及びＥＣＣ処理の結果を用いた計算処理によって、ビットシフトテーブルＴＢＬｚを作成する。ビットシフトテーブルＴＢＬｚは、閾値電圧が書き込まれるべきデータに関連付けられたステートから他のステートへシフトしているメモリセルの検出結果及び個数などの情報を含むテーブルである。
作成されたビットシフトテーブルＴＢＬｚは、例えば、メモリ１２０内に格納される。
＜ステップＳ９＞
メモリコントローラ１００は、計算処理の結果に基づいて、“Ａ”ステートに対応する電圧値から“Ｂ”ステートに対応する電圧値へ閾値電圧がシフトしたメモリセル（“ＡｔｏＢ”セル）を、ビットシフトテーブルＴＢＬｚを用いて検出する。例えば、メモリコントローラ１００は、“ＡｔｏＢ”セルの個数をカウントする。
＜ステップＳ１０＞
ステップＳ１０において、メモリコントローラ１００は、記憶すべきデータに対応するステートより上位のステートへ閾値電圧がシフトしたメモリセルの検出結果に基づいて、初期プログラム電圧ＩＶＰＧＭの電圧値の設定処理を実行する。
これによって、初期プログラム電圧ＩＶＰＧＭの電圧値が、より適した値に設定される。
例えば、“ＡｔｏＢ”セルの発生数がある基準値より小さい場合、メモリコントローラ１００は、初期プログラム電圧ＩＶＰＧＭを増加するように、情報（例えば、ＤＡＣ値）を設定する。例えば、“ＡｔｏＢ”セルの発生数がある基準値以上である場合、メモリコントローラ１００は、初期プログラム電圧ＩＶＰＧＭを減少するように、情報（ＤＡＣ値）を設定する。
＜ステップＳ１１＞
ステップＳ１１において、メモリコントローラ１００は、初期プログラム電圧の設定処理の結果に基づいて、テーブルＴＢＬ内に保持されている初期プログラム電圧の電圧値を示す値を、ステップＳ１０の処理によって新たに設定された初期プログラム電圧ＩＶＰＧＭの電圧値を示す値に更新する。
メモリコントローラ１００は、初期プログラム電圧ＩＶＰＧＭの適正化処理の後に実行される書き込み動作（例えば、次回の書き込み動作）時に、更新された電圧情報テーブルＴＢＬの情報をフラッシュメモリ１０に通知する。
以上のように、本実施形態において、図１１の処理によって、初期プログラム電圧ＩＶＰＧＭの大きさが、より適した値に設定（調整、補正）される。尚、上述の処理に応じて、初期プログラム電圧の大きさが、デフォルト値に維持される場合もある。
以上のように、本実施形態のメモリシステムにおいて、パトロール動作は、あるメモリ空間に対する読み出し動作及びＥＣＣ処理に加えて、ＥＣＣ処理の結果に基づく計算処理（ステップＳ８）、オーバープログラム状態のメモリセルの検出（ステップＳ９）、初期プログラム電圧の設定（Ｓ１０）及び電圧情報テーブルの更新（ステップＳ１１）を含む。但し、ステップＳ８〜Ｓ１０までの処理は、パトロール動作とは別の動作（シーケンス）として、扱われてもよい。
［具体例］
図１２乃至図１５を参照して、本実施形態のメモリシステムのパトロール動作における、初期プログラム電圧の設定方法（例えば、電圧値の適正化処理）のより具体的な一例について説明する。
図１２は、本実施形態のメモリシステムにおける、パトロール動作におけるオーバープログラムセルの検出結果を用いた処理シーケンスの具体例を説明するためのフローチャートである。図１２において、図１１のフローチャートのステップＳ８〜Ｓ１１の処理の例が、示されている。
図１３は、本実施形態のメモリシステムにおける、初期プログラム電圧の設定処理時の各種のパラメータの推移を示す模式図である。図１３において、後述の着目領域内のメモリセルの個数、アップカウンタ値、ダウンカウンタ値及び初期プロラム電圧の電圧値と時間（書き込み動作の回数）との関係をそれぞれ示すグラフが示されている。
図１４及び図１５は、本実施形態のメモリシステムにおける、初期プログラム電圧の設定処理における、テーブル内の各値の推移を示す模式図である。
図１２乃至図１５の例において、チップＩＤが“０”、ブロック番号が“０”、ワード線番号が“０”、ストリングユニット番号が“０”である制御単位（データの書き込み／読み出しのためのアクセス単位）における、初期プログラム電圧ＩＶＰＧＭの設定処理について、説明する。
フルシーケンスの書き込み方式において、初期プログラム電圧の設定処理時、“Ａ”ステートの分布と“Ｂ”ステートの分布との間で、オーバープログラム領域（“ＡｔｏＢ”セルが存在する領域）が、生じ得る。プログラム動作によって生じるオーバープログラム領域が、着目領域として扱われる。着目領域内のメモリセル数が、各種の電圧（ここでは、初期プログラム電圧）の設定を変更するための指標として、カウント対象となる。
本実施形態において、メモリシステムの使用開始後、初期プログラム電圧ＩＶＰＧＭの電圧値は、オーバープログラムの発生状況（オーバープログラム状態のメモリセル数）に応じて、以下のように、設定される。
＜メモリシステムの初期状態＞
図１４の（ａ）は、初期プログラム電圧の設定に関するテーブルの初期状態を示している。図１４の（ａ）に示されるように、ＮＡＮＤフラッシュメモリの初期状態（メモリシステムの使用開始）時（例えば、メモリシステムの出荷時の状態）において、初期プログラム電圧ＩＶＰＧＭの電圧値ＩＶＰＧＭｏｆｆｓｅｔは、デフォルト値Ｖｄｅｆに設定されている。電圧値ＩＶＰＧＭｏｆｆｓｅｔは、“００”の情報で、テーブルＴＢＬ内に示されている。
アップカウンタのカウンタ値（以下では、アップカウンタ値とよばれる）及びダウンカウンタのカウンタ値（以下では、ダウンカウンタ値とよばれる）のそれぞれは、“０”に設定されている。
＜時刻ｔ１＞
例えば、時刻ｔ１（メモリシステムの使用の開始からある設定条件の書き込み動作後の最初のパトロール動作の実行前の期間内の或る時刻）において、書き込み動作は、図１４の（ａ）のパラメータに基づいて、デフォルト値の初期プログラム電圧ＩＶＰＧＭを用いて、実行される（図１１のステップＳ１）。
時刻ｔ１における書き込み動作（１回目の書き込み動作）の後において、この書き込み動作後の最初のパトロール動作が実行される（図１１のステップＳ２）。このパトロール動作のＥＣＣ処理（エラーの検出Ｓ４及びエラー訂正Ｓ６−１）の結果に基づいて、メモリコントローラ１００は、電圧情報テーブルを更新するための処理を実行する。
１回目の書き込み動作後（時刻ｔ１における書き込み動作後）の最初のパトロール動作のＥＣＣ処理の結果に基づいて、計算処理（例えば、ビットシフトテーブルＴＢＬｚの作成）及び“ＡｔｏＢ”セルの検出が、実行される。例えば、パトロール動作で検出された“ＡｔｏＢ”セルの個数は、判定値Ｃ０以下である。
パトロール動作によって得られた結果を用いて、図１２の処理フローが実行される。
＜ステップＳ１００＞
ステップＳ１００において、メモリコントローラ１００は、アップカウンタ値が基準値Ｃ１（例えば“２”）以上であるか否か、判定する。時刻ｔ１の書き込み動作において、アップカウンタ値は、基準値Ｃ１より小さい（ステップＳ１００のＮｏ）。
それゆえ、処理は、ステップＳ１００の後、ステップＳ１０１に進む。
＜ステップＳ１０１＞
ステップＳ１０１において、メモリコントローラ１００は、着目領域（ここでは、“ＡｔｏＢ”のオーバーラップ領域）内のメモリセル数が、基準値Ｃ０より大きいか否か判定する。時刻ｔ１の書き込み動作において、“ＡｔｏＢ”セルの数は、基準値Ｃ０以下である（ステップＳ１０１のＮｏ）。
それゆえ、処理は、ステップＳ１０１の判定が“Ｎｏ”である場合、ステップＳ１０２に進む。
＜ステップＳ１０２＞
ステップＳ１０２において、ステップＳ１０１の判定結果に基づいて、メモリコントローラ１００は、初期プログラム電圧ＩＶＰＧＭの電圧値ＩＶＰＧＭｏｆｆｓｅｔのＤＡＣ値を、所定の値“Ｎ１（例えば、４）”だけ上げる。
メモリコントローラ１００は、ステップＳ１０１の判定結果を反映するために、テーブルＴＢＬを更新する。
図１４の（ｂ）に示されるように、メモリコントローラ１００は、テーブルＴＢＬの初期プログラム電圧ＩＶＰＧＭの電圧値ＩＶＰＧＭｏｆｆｓｅｔの項目内に、“４”を書き込む。これによって、テーブルＴＢＬ内の電圧値ＩＶＰＧＭｏｆｆｓｅｔのＤＡＣ値が、“００”から“４”に変更される。
これによって、時刻ｔ１で実行された書き込み動作後のパトロール動作の結果に基づく処理は、終了する。
時刻ｔ１における書き込み動作の結果に対するテーブルＴＢＬの更新後において、書き込み動作は、“４”のＤＡＣ値に対応する電圧値ＩＶＰＧＭｏｆｆｓｅｔの初期プログラム電圧ＩＶＰＧＭを用いて、実行される。
＜時刻ｔ２＞
時刻ｔ２において、図１４の（ｂ）に示されるテーブルＴＢＬに基づいた書き込み動作（例えば、２回目の書き込み動作）が、実行される。時刻ｔ２における書き込み動作は、図１４の（ｂ）の情報に基づく初期プログラム電圧ＩＶＰＧＭを用いて、実行される。
この後、パトロール動作（例えば、時刻ｔ２における書き込み動作後の最初のパトロール動作）が、或るタイミングで実行される。
時刻ｔ２における書き込み動作の後、パトロール動作が、実行される。このパトロール動作は、時刻ｔ２における書き込み動作後の最初のパトロール動作である。
パトロール動作におけるＥＣＣ処理、計算処理及び“ＡｔｏＢ”セルの検出結果に基づいて、図１２の処理が実行される。
図１３に示されるように、時刻ｔ２における書き込み動作後のパトロール動作の結果は、時刻ｔ１における書き込み動作後のパトロール動作の結果と実質的に同じである。
それゆえ、メモリコントローラ１００は、ステップＳ１００，Ｓ１０１の後、ステップＳ１０２の処理を実行する。メモリコントローラ１００は、テーブルＴＢＬ内の電圧値ＩＶＰＧＭｏｆｆｓｅｔのＤＡＣ値を、値Ｎ１分だけ上げる。図１４の（ｃ）に示されるように、電圧値ＩＶＰＧＭｏｆｆｓｅｔのＤＡＣ値は、値Ｎ１の加算によって、“４”から“８”に変更される。
このように、メモリコントローラ１００は、時刻ｔ２の書き込み動作後の最初のパトロール動作の結果に基づいて、テーブルＴＢＬを、更新する。
時刻ｔ２の書き込み動作の結果に対応するテーブルＴＢＬの更新後において、書き込み動作は、“８”のＤＡＣ値に対応する電圧値ＩＶＰＧＭｏｆｆｓｅｔの初期プログラム電圧ＩＶＰＧＭを用いて、実行される。
＜時刻ｔ３＞
時刻ｔ３において、図１４の（ｃ）のテーブルＴＢＬに基づいた電圧値を有する初期プログラム電圧ＩＶＰＧＭを用いて、時刻ｔ３における書き込み動作後の最初の書き込み動作（例えば、３回目の書き込み動作）が、実行される。この後、パトロール動作（例えば、時刻ｔ２の書き込み動作に対応するテーブルＴＢＬの更新後の最初のパトロール動作）が、実行される。
時刻ｔ３の書き込み動作後のパトロール動作におけるＥＣＣ処理、計算処理及び“ＡｔｏＢ”セルの検出結果に基づいて、図１２の処理が実行される。
時刻ｔ１（及び時刻ｔ２）のパトロール動作に対する処理と同様に、メモリコントローラ１００は、テーブルＴＢＬ内の電圧値ＩＶＰＧＭｏｆｆｓｅｔのＤＡＣ値を、値Ｎ１だけ上げる。これによって、図１４の（ｄ）に示されるように、電圧値ＩＶＰＧＭｏｆｆｓｅｔのＤＡＣ値は、“８”から“１２”に変更される。
このように、テーブルＴＢＬは、時刻ｔ３の書き込み動作に対するパトロール動作における各種の処理の結果に基づいて、更新される。
時刻ｔ３の書き込み動作の結果に対するテーブルＴＢＬの更新後において、書き込み動作は、“１２”のＤＡＣ値に対応する電圧値ＩＶＰＧＭｏｆｆｓｅｔの初期プログラム電圧ＩＶＰＧＭを用いて、実行される。
＜時刻ｔ４＞
時刻ｔ４において、書き込み動作が、図１４の（ｄ）のテーブルＴＢＬに基づいた電圧値を有する初期プログラム電圧ＩＶＰＧＭを用いて、実行される。
時刻ｔ４における書き込み動作（例えば、４回目の書き込み動作）の後、時刻ｔ４の書き込み動作後の最初のパトロール動作（例えば、時刻ｔ３の書き込み動作に対応するテーブルＴＢＬの更新後の最初のパトロール動作）が、実行される。
このパトロール動作におけるＥＣＣ処理、計算処理及び検出処理の結果に基づいて、図１２の処理が実行される。
時刻ｔ４の書き込み動作に対するパトロール動作の“ＡｔｏＢ”セルの検出結果において、図１３に示されるように、“ＡｔｏＢ”セルの数が、基準値Ｃ０より大きくなる。
この場合において、ステップＳ１０１において、処理は、ステップＳ１０３に進む。
＜ステップＳ１０３＞
“ＡｔｏＢ”セルの数が基準値Ｃ０より大きい場合（ステップＳ１０１のＹｅｓの場合）、メモリコントローラ１００は、アップカウンタの値を更新する。これによって、アップカウンタ値は、増加する。
例えば、アップカウンタ値は、メモリコントローラ１００によって、インクリメントされる。図１４の（ｅ）に示されるように、アップカウンタ値は、“０”から“１”に増加する。例えば、アップカウンタ値の増加は、現在の初期プログラム電圧ＩＶＰＧＭを用いたプログラム動作による着目領域内のメモリセル（ここでは、“ＡｔｏＢ”セル）の個数が、増加している。これは、ＥＣＣ処理の訂正能力に対して十分なマージンがあるものの、現在の初期プログラム電圧ＩＶＰＧＭの電圧値が上限値に近くなっていることを示す。
＜ステップＳ１０４＞
ステップＳ１０４において、アップカウンタ値のインクリメントの後、メモリコントローラ１００は、インクリメントされたアップカウンタ値が基準値Ｃ１以上であるか否か判定する。
図１３の時刻ｔ４において、アップカウンタ値は、基準値Ｃ１より小さい。この場合において、図１２の処理は、ステップＳ１０４からステップＳ１０５へ進む。
＜ステップＳ１０５＞
アップカウンタ値が基準値Ｃ１より小さい場合（ステップＳ１０４のＮｏの場合）、メモリコントローラ１００は、初期プログラム電圧ＩＶＰＧＭの電圧値ＩＶＰＧＭｏｆｆｓｅｔのＤＡＣ値を、所定の値“Ｎ２”だけ上げる。例えば、値Ｎ２は、値Ｎ１の半分の大きさ程度に設定される。本例において、値Ｎ２は、“２”に設定される。
図１４の（ｅ）に示されるように、電圧値ＩＶＰＧＭｏｆｆｓｅｔのＤＡＣ値は、値Ｎ２の加算によって、“１２”から“１４”に変更される。
このように、メモリコントローラ１００は、時刻ｔ３のパトロール動作における各種の処理の結果に基づいて、テーブルＴＢＬを、更新する。
時刻ｔ４の書き込み動作の結果に対するテーブルＴＢＬの更新後において、書き込み動作は、“１４”のＤＡＣ値に対応する電圧値ＩＶＰＧＭｏｆｆｓｅｔの初期プログラム電圧ＩＶＰＧＭを用いて、実行される。
＜時刻ｔ５＞
時刻ｔ５において、書き込み動作が、図１４の（ｅ）のテーブルＴＢＬに基づいた電圧値を有する初期プログラム電圧ＩＶＰＧＭを用いて、実行される。
時刻ｔ５における書き込み動作（例えば、５回目の書き込み動作）の後、時刻ｔ５の書き込み動作後の最初のパトロール動作（例えば、時刻ｔ４におけるテーブルＴＢＬの更新後の最初のパトロール動作）が、実行される。
このパトロール動作のＥＣＣ処理、計算処理及び検出処理の結果に基づいて、図１２の処理が実行される。
時刻ｔ５の書き込み動作後の最初のパトロール動作の“ＡｔｏＢ”セルの検出結果において、図１３に示されるように、“ＡｔｏＢ”セルの数が基準値Ｃ０より大きいため、アップカウンタ値が、インクリメントされる。これによって、図１４の（ｆ）に示されるように、アップカウンタ値は、“１”から“２”に増加する。
アップカウンタ値の更新の後、ステップＳ１０４において、更新後のアップカウンタ値が基準値Ｃ１以上であるか否か判定される。時刻ｔ５の書き込み動作に対して、更新後のアップカウンタ値は、基準値Ｃ１（ここでは、“２”）以上である。
それゆえ、図１２の処理は、ステップＳ１０４からステップＳ１０６へ進む。
基準値Ｃ１以上のアップカウンタ値は、プログラム電圧の電圧値が時刻ｔ５の書き込み動作時におけるメモリセルの特性に対して過剰であることを示す。
＜ステップＳ１０６＞
アップカウンタ値が基準値Ｃ１以上である場合（ステップＳ１０４のＹｅｓの場合）、メモリコントローラ１００は、初期プログラム電圧ＩＶＰＧＭの電圧値ＩＶＰＧＭｏｆｆｓｅｔのＤＡＣ値を、所定の値“Ｎ３”だけ下げる。例えば、値Ｎ３の絶対値は、値Ｎ１の絶対値より大きい。本実施形態において、値Ｎ３は、“６”に設定される。
図１４の（ｆ）に示されるように、メモリコントローラ１００は、電圧値ＩＶＰＧＭｏｆｆｓｅｔのＤＡＣ値を、“１４”から“８”に下げる。この減算処理によって、テーブルＴＢＬ内の電圧値ＩＶＰＧＭｏｆｆｓｅｔのＤＡＣ値が、変更される。
メモリコントローラ１００は、時刻ｔ５の書き込み動作に対する最初のパトロール動作における各種の処理の結果に基づいて、テーブルＴＢＬを、更新する。
時刻ｔ５の書き込み動作に対応したテーブルＴＢＬの更新後において、書き込み動作は、“８”のＤＡＣ値に対応する電圧値ＩＶＰＧＭｏｆｆｓｅｔの初期プログラム電圧ＩＶＰＧＭを用いて、実行される。
＜時刻ｔ６＞
時刻ｔ６において、書き込み動作が、図１４の（ｆ）のテーブルＴＢＬに基づいた電圧値を有する初期プログラム電圧ＩＶＰＧＭを用いて、実行される。
この後、時刻ｔ６における書き込み動作（例えば、６回目の書き込み動作）の後の最初のパトロール動作（例えば、時刻ｔ６におけるテーブルＴＢＬの更新後の最初のパトロール動作）が、実行される。
このパトロール動作におけるＥＣＣ処理、計算処理及び検出処理の結果に基づいて、図１２の処理が実行される。
上述のように、時刻ｔ６の書き込み動作に対して、アップカウンタ値は、基準値Ｃ１（＝２）以上である。それゆえ、ステップＳ１００の判定処理において、処理は、ステップＳ１００からステップＳ１１０に進む。
＜Ｓ１１０＞
ステップＳ１１０において、メモリコントローラ１００は、“Ａ”ステートと“Ｂ”ステートとの間の着目領域内の“ＡｔｏＢ”セルの個数が、基準値Ｃ０より大きいか否か判定する。
図１３に示されるように、時刻ｔ６の書き込み動作において、“ＡｔｏＢ”セルの個数は、低減された初期プログラム電圧ＩＶＰＧＭＧＭの使用により、時刻ｔ５の書き込み動作における“ＡｔｏＢ”セルの個数より小さくなる。例えば、時刻ｔ６の書き込み動作における“ＡｔｏＢ”セルの個数は、基準値Ｃ０より小さい。
この場合（ステップＳ１１０のＮｏの場合）において、メモリコントローラ１００は、処理を終了する。
それゆえ、図１５の（ａ）に示されるように、テーブル内の各情報（例えば、初期プログラム電圧のＤＡＣ値）は、時刻ｔ６における書き込み動作に用いられた図１４の（ｆ）の情報（パラメータ）からの更新無しに、維持される。
この結果として、時刻ｔ６後において、書き込み動作は、“８”のＤＡＣ値に対応する電圧値ＩＶＰＧＭｏｆｆｓｅｔの初期プログラム電圧ＩＶＰＧＭを用いて、実行される。
＜時刻ｔｎ＞
時刻ｔｎにおいて、書き込み動作が、図１５の（ａ）のテーブルＴＢＬに基づいた電圧値を有する初期プログラム電圧ＩＶＰＧＭを用いて、実行される。この書き込み動作は、“８”のＤＡＣ値に対応する電圧値ＩＶＰＧＭｏｆｆｓｅｔの初期プログラム電圧ＩＶＰＧＭを用いて、実行される。この後、時刻ｔｎの書き込み動作後の最初のパトロール動作が、実行される。
このパトロール動作におけるＥＣＣ処理、計算処理及び検出処理の結果に基づいて、図１２の処理が実行される。
時刻ｔｎの書き込み動作後のパトロール動作において、図１３に示されるように、アップカウンタ値は、基準値Ｃ１に達している（ステップＳ１００のＹｅｓ）。“ＡｔｏＢ”セルの個数は基準値Ｃ０より大きい。
この場合において（ステップＳ１００のＹｅｓ及びステップＳ１１０のＹｅｓの場合）、メモリコントローラ１００は、ステップＳ１１１の処理を実行する。
＜ステップＳ１１１＞
メモリコントローラ１００は、ダウンカウンタの値を更新する。これによって、ダウンカウンタ値は、増加する。例えば、ダウンカウンタ値は、メモリコントローラ１００によって、インクリメントされる。図１５の（ｂ）に示されるように、ダウンカウンタ値は、“０”から“１”に増加する。
＜ステップＳ１１２＞
ステップＳ１１２において、ダウンカウンタ値のインクリメントの後、メモリコントローラ１００は、インクリメントされたダウンカウンタ値が基準値Ｃ２以上であるか否か判定する。
図１３の時刻ｔｎの書き込み動作において、ダウンカウンタ値は、基準値Ｃ２より小さい。この場合（ステップＳ１１２のＮｏの場合）において、図１２の処理は、ステップＳ１１２の後、終了する。
テーブルＴＢＬ内の電圧値ＩＶＰＧＭｏｆｆｓｅｔ（ＤＡＣ値）は、維持される。それゆえ、時刻ｔｎ後において、書き込み動作は、図１５の（ｂ）のテーブルＴＢＬに示されるように、“８”のＤＡＣ値に対応する電圧値ＩＶＰＧＭｏｆｆｓｅｔの初期プログラム電圧ＩＶＰＧＭを用いて、実行される。
＜時刻ｔｎ＋１＞
時刻ｔｎ＋１において、書き込み動作が、図１５の（ｂ）のテーブルＴＢＬに基づいた電圧値を有する初期プログラム電圧ＩＶＰＧＭを用いて、実行される。この後、時刻ｔｎ＋１の書き込み動作後における最初のパトロール動作が、実行される。
このパトロール動作におけるＥＣＣ処理及び計算処理の結果に基づいて、図１２の処理が実行される。
図１３に示されるように、時刻ｔｎ＋１の書き込み動作に対するパトロール動作において、アップカウンタ値は基準値Ｃ１以上であり、“ＡｔｏＢ”セルの個数は基準値Ｃ０より小さい。
それゆえ、メモリコントローラ１００は、ステップＳ１００及びステップＳ１１０の判定処理を経て、図１２の処理を終了する。
この結果として、図１５の（ｃ）に示されるように、テーブルＴＢＬ内の初期プログラム電圧ＩＶＰＧＭｏｆｆｓｅｔのＤＡＣ値は、維持される。
＜時刻ｔｎ＋２＞
時刻ｔｎ＋２において、書き込み動作が、図１５の（ｃ）のテーブルＴＢＬに基づいた電圧値を有する初期プログラム電圧ＩＶＰＧＭを用いて、実行される。書き込み動作後の最初のパトロール動作が、実行される。
図１３に示されるように、時刻ｔｎ＋２の書き込み動作に対するパトロール動作におけるＥＣＣ処理、計算処理及び検出処理の結果において、“ＡｔｏＢ”セルの個数は、基準値Ｃ０より大きい。
それゆえ、メモリコントローラ１００は、ステップＳ１００，Ｓ１１０の処理の後、ダウンカウンタ値を更新する。
これによって、図１５の（ｄ）に示されるように、ダウンカウンタ値は、“１”から“２”にインクリメントされる。
ステップＳ１１２において、インクリメントされたダウンカウンタ値は、基準値Ｃ２（ここでは、“３”）より小さい。
この場合において、メモリコントローラ１００は、図１２の処理を終了する。
この結果として、テーブルＴＢＬ内の初期プログラム電圧ＩＶＰＧＭｏｆｆｓｅｔのＤＡＣ値は、維持される。
＜時刻ｔｎ＋３＞
時刻ｔｎ＋３において、書き込み動作が、図１５の（ｄ）のテーブルＴＢＬに基づいた電圧値を有する初期プログラム電圧ＩＶＰＧＭを用いて、実行される。この後、時刻ｔｎ＋３の書き込み動作後の最初のパトロール動作が、実行される。
このパトロール動作におけるＥＣＣ処理、計算処理及び検出処理の結果に基づいて、図１２の処理が実行される。
図１３に示されるように、時刻ｔｎ＋３の書き込み動作に対するパトロール動作のＥＣＣ処理及び計算処理／検出処理の結果において、“ＡｔｏＢ”セルの個数は、基準値Ｃ０より大きい。
それゆえ、メモリコントローラ１００は、ステップＳ１００，Ｓ１１０の判定処理の後、ダウンカウンタ値をインクリメントする。これによって、図１５の（ｅ）に示されるように、ダウンカウンタ値は、“２”から“３”に増加する。
ステップＳ１１３において、メモリコントローラ１００は、現在のダウンカウンタ値が基準値Ｃ２以上であるか否か判定する。ここで、“３”に設定されたダウンカウンタ値は、基準値Ｃ２（“３”）以上である。基準値Ｃ２以上のダウンカウンタ値は、時刻ｔｎ＋３において実行された書き込み動作時におけるメモリセルの特性を考慮した場合、初期プログラム電圧ＩＶＰＧＭを低下させたほうが好ましいことを示す。
この場合（ステップＳ１１２のＹｅｓの場合）において、メモリコントローラ１００は、ステップＳ１１３の処理を実行する。
＜ステップＳ１１３＞
ステップＳ１１３において、ダウンカウンタ値が基準値Ｃ２以上である場合、メモリコントローラ１００は、初期プログラム電圧ＩＶＰＧＭの電圧値ＩＶＰＧＭｏｆｆｓｅｔのＤＡＣ値を、所定の値“Ｎ４”だけ下げる。例えば、値Ｎ４は、値Ｎ１以下である。本実施形態において、値Ｎ４は、“１”に設定される。
図１５の（ｅ）に示されるように、メモリコントローラ１００は、電圧値ＩＶＰＧＭｏｆｆｓｅｔのＤＡＣ値を、“８”から“７”に下げる。この減算処理に応じて、テーブルＴＢＬ内の電圧値ＩＶＰＧＭｏｆｆｓｅｔのＤＡＣ値が、変更される。
尚、ステップＳ１１３における電圧値ＩＶＰＧＭｏｆｆｓｅｔのＤＡＣ値の変更の後、ダウンカウンタ値は、“０”にリセットされてもよい。
このように、メモリコントローラ１００は、時刻ｔｎ＋３の書き込み動作に対するパトロール動作における各種の処理の結果に基づいて、テーブルＴＢＬを、更新する。
この結果として、時刻ｔｎ＋３後において、書き込み動作は、図１５の（ｅ）に示される電圧情報テーブルＴＢＬに基づいて、“７”のＤＡＣ値に対応する電圧値ＩＶＰＧＭｏｆｆｓｅｔの初期プログラム電圧ＩＶＰＧＭを用いて、実行される。
以上のように、本実施形態のメモリシステムにおいて、初期プログラム電圧の設定処理（例えば、初期プログラム電圧の適正化処理）が、完了する。
一般に、ＮＡＮＤ型フラッシュメモリは、初期プログラム電圧ＩＶＰＧＭの電圧値が上限値より低い値に設定された状態で、出荷される。
本実施形態において、例えば、初期プログラム電圧の設定の第１のステージ（例えば、時刻ｔ１から時刻ｔ５の期間）において、この初期プログラム電圧が、可能な限り上限値の近傍に達するように、オーバープログラム状態のメモリセルの検出結果を用いて設定される。
また、メモリシステムの使用期間の経過に伴って書き込み回数が増加すると、ＮＡＮＤ型フラッシュメモリのメモリセルは、データの書き込みが比較的容易になる（例えば、書き込み速度が速くなる）という特性を有する。このため、上限値の近傍の電圧値の初期プログラム電圧の使用が継続されると、オーバープログラムが発生しやすくなる。
本実施形態において、初期プログラム電圧の設定の第２のステージ（例えば、時刻ｔｎから時刻ｔｎ＋４の期間）において、オーバープログラムのメモリセルの検出結果によって、初期プログラム電圧の電圧値が、第１のステージで設定された電圧値より低い電圧値に再設定される。
これによって、本実施形態において、フルシーケンス方式の書き込み動作に用いられる初期プログラム電圧ＩＶＰＧＭが、メモリシステム（ＮＡＮＤフラッシュメモリ）の使用状況に応じて、より適した電圧値に設定される。この結果として、書き込み動作時において、オーバープログラムが低減される。
（１ｂ−３） パトロール動作におけるステップアップ電圧の設定
図１６を参照して、本実施形態のメモリシステムのパトロール動作におけるステップアップ電圧ｄＶＰＧＭの設定方法（電圧値の適正化処理）を説明するためのフローチャートである。
図１６に示されるように、図１１に示される例と同様に、ステップＳ１からステップＳ８までの処理が実行される。
＜ステップＳ１２−１〜Ｓ１２−５＞
ステップＳ８の計算処理の後、計算処理の結果（例えば、ビットシフトテーブルＴＢＬｚ）に基づいて、記憶すべきデータに対応したステートから上位のステートに閾値電圧がシフトしたメモリセルが、検出される。
ステップＳ１２−１において、メモリコントローラ１００は、“Ｂ”ステートから“Ｃ”ステートへ閾値電圧がシフトしたメモリセル（以下では、“ＢｔｏＣ”セルともよばれる）を、ビットシフトテーブルＴＢＬｚを用いて検出する。例えば、メモリコントローラ１００は、“Ｂ”ステートから“Ｃ”ステートへシフトしたメモリセルの個数をカウントする。
ステップＳ１２−２において、メモリコントローラ１００は、“Ｃ”ステートから“Ｄ”ステートへ閾値電圧がシフトしたメモリセル（以下では、“ＣｔｏＤ”セルともよばれる）を、ビットシフトテーブルＴＢＬｚを用いて検出する。例えば、メモリコントローラ１００は、ビットシフトテーブルＴＢＬｚ内の“Ｃ”ステートから“Ｄ”ステートへシフトしたメモリセルの個数をカウントする。
ステップＳ１２−３において、メモリコントローラ１００は、“Ｄ”ステートから“Ｅ”ステートへ閾値電圧がシフトしたメモリセル（以下では、“ＤｔｏＥ”セルともよばれる）を、ビットシフトテーブルＴＢＬｚを用いて検出する。例えば、メモリコントローラ１００は、ビットシフトテーブルＴＢＬｚ内の“Ｄ”ステートから“Ｅ”ステートへシフトしたメモリセルの個数をカウントする。
ステップＳ１２−４において、メモリコントローラ１００は、“Ｅ”ステートから“Ｆ”ステートへ閾値電圧がシフトしたメモリセル（以下では、“ＥｔｏＦ”セルともよばれる）を、ビットシフトテーブルＴＢＬｚを用いて検出する。例えば、メモリコントローラ１００は、ビットシフトテーブルＴＢＬｚ内の“Ｅ”ステートから“Ｆ”ステートへシフトしたメモリセルの個数をカウントする。
ステップＳ１２−５において、メモリコントローラ１００は、“Ｆ”ステートから“Ｇ”ステートへ閾値電圧がシフトしたメモリセル（以下では、“ＦｔｏＧ”セルともよばれる）を、ビットシフトテーブルＴＢＬｚを用いて検出する。例えば、メモリコントローラ１００は、ビットシフトテーブルＴＢＬｚ内の“Ｆ”ステートから“Ｇ”ステートへシフトしたメモリセルの個数をカウントする。
＜ステップＳ１３＞
ステップＳ１３において、メモリコントローラ１００は、上位のステートへ閾値電圧がシフトしたメモリセルの検出結果に基づいて、ステップアップ電圧ｄＶＰＧＭの電圧値の設定処理を実行する。
これによって、ステップアップ電圧ｄＶＰＧＭの電圧値が、より適した値に設定される。
例えば、“ＢｔｏＣ”セルの発生数、“ＣｔｏＤ”セルの発生数、“ＤｔｏＥ”セルの発生数、“ＥｔｏＦ”セルの発生数及び“ＦｔｏＧ”セルの発生数の合計がある基準値より小さい場合、メモリコントローラ１００は、ステップアップ電圧ｄＶＰＧＭの電圧値を維持又は増加するように、情報（例えば、ＤＡＣ値）を設定する。例えば、“ＢｔｏＣ”セル〜“ＦｔｏＧ”セルの発生数の合計がある基準値以上である場合、メモリコントローラ１００は、ステップアップ電圧ｄＶＰＧＭの電圧値を減少するように、情報（ＤＡＣ値）を設定する。
＜ステップＳ１４＞
ステップＳ１４において、メモリコントローラ１００は、ステップアップ電圧の設定処理の結果に基づいて、電圧情報テーブルＴＢＬ内の値を、設定されたステップアップ電圧ｄＶＰＧＭの電圧値を示す値に更新する。
メモリコントローラ１００は、あるタイミングで、更新された電圧情報テーブルＴＢＬの情報（値）をフラッシュメモリ１０に通知する。
以上のように、本実施形態において、図１６の処理によって、ステップアップ電圧ｄＶＰＧＭの大きさが、より適した値に設定（調整、補正）される。尚、上述の処理に応じて、ステップアップ電圧ｄＶＰＧＭの大きさが、デフォルト値に維持される場合もある。
以上のように、本実施形態のメモリシステムにおいて、パトロール動作は、あるメモリ空間に対する読み出し動作及びＥＣＣ処理に加えて、ＥＣＣ処理の結果に基づく計算処理（ステップＳ８）、オーバープログラム状態のメモリセルの検出（ステップＳ１２−１〜Ｓ１２−５）、ステップアップ電圧の設定（Ｓ１３）及び電圧情報テーブルの更新（ステップＳ１４）を含む。但し、ステップＳ８〜Ｓ１４までの処理は、パトロール動作とは別の動作（シーケンス）として、扱われてもよい。
［具体例］
図１７乃至図１９を参照して、本実施形態のメモリシステムのパトロール動作におけるステップアップ電圧の設定方法（例えば、電圧値の適正化処理）のより具体的な一例について説明する。
図１７は、本実施形態のメモリシステムのパトロール動作で実行されるにおける着目領域内のメモリセル（例えば、オーバープログラムセル）の検出結果を用いた処理シーケンスの具体例を説明するためのフローチャートである。
図１８は、本実施形態のメモリシステムにおける、ステップアップ電圧の設定処理時の各種のパラメータの推移を示す模式図である。図１８において、あるステート間で分布がオーバーラップした領域内のメモリセルの個数、ダウンカウンタ値及びステップアップ電圧の電圧値と時間との関係をそれぞれ示すグラフが示されている。
図１９は、本実施形態のメモリシステムにおける、ステップアップ電圧の設定処理における、テーブル内の各値の推移を示す模式図である。
図１７乃至図１９の例において、チップＩＤが“０”、ブロック番号が“０”、ワード線番号が“０”、ストリングユニット番号が“０”である制御単位（データの書き込み／読み出しのためのアクセス単位）における、ステップアップ電圧ｄＶＰＧＭの設定処理について、説明する。
ステップアップ電圧の設定処理において、“Ｂ”から“Ｇ”ステートに関して隣り合うステートの分布間のオーバープログラム領域のそれぞれが、着目領域となる。
メモリシステムの使用開始後（例えば、メモリシステムに対する電源投入後）、ステップアップ電圧ｄＶＰＧＭの電圧値は、オーバープログラムの発生状況（オーバープログラム状態のメモリセル数）に応じて、以下のように、設定される。
＜メモリシステムの初期状態時＞
図１９の（ａ）は、ステップアップ電圧の設定に関するテーブルの初期状態を示している。メモリシステムの初期状態において、ステップアップ電圧ｄＶＰＧＭの電圧値は、デフォルト値（ｄＶＰＧＭ０）に設定されている。
それゆえ、メモリシステムの使用開始（例えば、メモリシステムの出荷時の状態）から書き込み動作後の最初のパトロール動作の実行前の期間の或る時刻において、書き込み動作は、デフォルト値のステップアップ電圧ｄＶＰＧＭを用いて、実行される。
メモリシステムの使用開始後、書き込み動作が、実行される。
＜時刻ｔ１＞
時刻ｔ１において、デフォルト値ｄＶＰＧＭ０のステップアップ電圧ｄＶＰＧＭを用いた書き込み動作が実行される。この後、時刻ｔ１の書き込み動作後の最初のパトロール動作が、或るタイミングで実行される。パトロール動作において、ステップアップ電圧の設定に関するオーバープログラム領域（着目領域）内のメモリセルが、検出される。例えば、メモリコントローラ１００は、パトロール動作における全てのページの読み出し結果及びＥＣＣ処理の結果に基づいて、“ＢｔｏＣ”セル、“ＣｔｏＤ”セル、“ＤｔｏＥ”セル、“ＥｔｏＦ”セル及び“ＦｔｏＧ”セルを検出する。メモリコントローラ１００は、ＢｔｏＣ”セル、“ＣｔｏＤ”セル、“ＤｔｏＥ”セル、“ＥｔｏＦ”セル及び“ＦｔｏＧ”セルの個数を、作成されたビットシフトテーブルＴＢＬｚを用いて、カウントする。
＜ステップＳ２００＞
図１７のステップＳ２００において、メモリコントローラ１００は、これらのオーバープログラムセルの個数が基準値Ｃ０ａより大きいか否か判定する。
図１８に示されるように、時刻ｔ１における、“ＢｔｏＣ”セル、“ＣｔｏＤ”セル、“ＤｔｏＥ”セル、“ＥｔｏＦ”セル及び“ＦｔｏＧ”セル（以下では、単に、着目セルとも表記する）の合計の個数は、基準値Ｃ０ａより小さい。
この場合（ステップＳ２００のＮｏの場合）において、メモリコントローラ１００は、テーブルの更新無しに、図１７の処理を終了する。
この結果として、図１９の（ｂ）に示されるように、ステップアップ電圧ｄＶＰＧＭは、デフォルト値ｄＶＰＧＭ０に維持される。
＜時刻ｔ２＞
時刻ｔ２において、書き込み動作が、図１９の（ｂ）のテーブルＴＢＬに基づいた電圧値を有するステップアップ電圧ｄＶＰＧＭを用いて、実行される。この後、時刻ｔ２の書き込み動作の後の最初のパトロール動作が、実行される。
図１８に示されるように、時刻ｔ２の書き込み動作後の最初のパトロール動作のＥＣＣ処理及び計算処理において、検出された“ＢｔｏＣ”〜“ＦｔｏＧ”セルの合計数は、基準値Ｃ０ａ以下である。
それゆえ、メモリコントローラ１００は、ステップＳ２００の処理の後、ステップアップ電圧ｄＶＰＧＭの電圧値の変更（テーブルの更新）なしに、図１７の処理を終了する。
時刻ｔ２以降の“ＢｔｏＣ”〜“ＦｔｏＧ”セルの合計数が基準値Ｃ０ａより大きくなるまでの期間において、メモリコントローラ１００は、テーブルＴＢＬ内のステップアップ電圧ｄＶＰＧＭの電圧値の更新無しに、図１７の処理を終了する。
それゆえ、本実施形態のメモリシステムにおいて、“ＢｔｏＣ”〜“ＦｔｏＧ”セルの合計数が基準値Ｃ０ａ以下の期間において、デフォルト値ｄＶＰＧＭ０のステップアップ電圧ｄＶＰＧＭを用いた書き込み動作が、実行される。
＜時刻ｔｍ＞
時刻ｔｍにおいて、書き込み動作が、図１９の（ｂ）のテーブルＴＢＬに基づいた電圧値を有するステップアップ電圧ｄＶＰＧＭを用いて、実行される。時刻ｔｍの書き込み動作の後における最初のパトロール動作が、時刻ｔｍ後の或るタイミングで実行される。
図１８に示されるように、時刻ｔｍの書き込み動作に対するパトロール動作におけるＥＣＣ処理、計算処理及び処理の結果において、“ＢｔｏＣ”〜“ＦｔｏＧ”セル（着目セル）の合計数が、基準値Ｃ０ａより大きくなる。
この場合（ステップＳ２００のＹｅｓの場合）において、処理は、ステップＳ２００からステップＳ２０１へ進む。
着目セルの数が基準値Ｃ０ａより大きい場合、メモリコントローラ１００は、ステップＳ２０１の処理を実行する。
メモリコントローラ１００は、ダウンカウンタの値を更新する。これによって、ダウンカウンタ値は、増加する。
例えば、ダウンカウンタ値は、メモリコントローラ１００によって、インクリメントされる。図１９の（ｃ）に示されるように、ダウンカウンタ値は、“０”から“１”に増加する。
＜ステップＳ２０２＞
ステップＳ２０２において、ダウンカウンタ値のインクリメントの後、メモリコントローラ１００は、インクリメントされたダウンカウンタ値が基準値Ｃ２ａ以上であるか否か判定する。
図１８に示されるように、時刻ｔｍの書き込み動作に対応するパトロール動作において、ダウンカウンタ値は、基準値Ｃ２ａ（例えば、Ｃ２ａ＝“３”）より小さい。
この場合（ステップＳ２０２のＮｏの場合）において、メモリコントローラ１００は、ステップアップ電圧の更新無しに、時刻ｔｍの書き込み動作の結果に対する図１７の処理を終了する。
この結果として、図１９の（ｃ）に示されるように、ステップアップ電圧ｄＶＰＧＭは、デフォルト値ｄＶＰＧＭ０に維持される。時刻ｔｍの書き込み動作に対する最初のパトロール動作後において、書き込み動作に用いられるステップアップ電圧ｄＶＰＧＭは、図１９の（ｃ）のテーブルＴＢＬ内のパラメータに基づいて、設定される。
＜時刻ｔｍ＋１＞
時刻ｔｍ＋１において、書き込み動作が、図１９の（ｃ）のテーブルＴＢＬに基づいた電圧値を有するステップアップ電圧ｄＶＰＧＭを用いて、実行される。この後、時刻ｔｍ＋１の書き込み動作後の最初のパトロール動作が、実行される。
図１８に示されるように、時刻ｔｍ＋１におけるパトロール動作におけるＥＣＣ処理、計算処理及び検出処理の結果において、着目セルの合計数は、基準値Ｃ０ａ以下である。
この場合（ステップＳ２００のＮｏの場合）において、メモリコントローラ１００は、時刻ｔｍ＋１における図１７の処理を終了する。
この結果として、テーブルＴＢＬ内のステップアップ電圧ｄＶＰＧＭの値及びダウンカウンタ値の値は、更新無しに、維持される。
それゆえ、ステップアップ電圧ｄＶＰＧＭの値は、デフォルト値ｄＶＰＧＭ０に維持される。
＜時刻ｔｍ＋２＞
時刻ｔｍ＋２において、書き込み動作が、図１９の（ｃ）のテーブルＴＢＬに基づいた電圧値を有するステップアップ電圧ｄＶＰＧＭを用いて、実行される。この後、時刻ｔｍ＋２の書き込み動作後の最初のパトロール動作が、実行される。
図１８に示されるように、時刻ｔｍ＋２の書き込み動作に対するパトロール動作におけるＥＣＣ処理、計算処理及び検出処理の結果において、着目セルの合計数は、基準値Ｃ０ａより大きい。
それゆえ、メモリコントローラ１００は、ダウンカウンタ値を更新する。例えば、ダウンカウンタ値は、インクリメントされる。図１９の（ｄ）に示されるように、ダウンカウンタ値は、“１”から“２”に増加する。
この後、ステップＳ２０２において、メモリコントローラ１００は、更新されたダウンカウンタ値が基準値Ｃ２ａ以上であるか否か判定する。
図１８に示されるように、時刻ｔｍ＋２において、ダウンカウンタ値は基準値Ｃ２ａより小さい。
それゆえ、メモリコントローラ１００は、時刻ｔｍ＋２の書き込み動作の結果に対する図１７の処理を、終了する。
＜時刻ｔｍ＋３＞
時刻ｔｍ＋３において、書き込み動作が、図１９の（ｄ）のテーブルＴＢＬに基づいた電圧値を有するステップアップ電圧ｄＶＰＧＭを用いて、実行される。時刻ｔｍ＋３以降の書き込み動作後の最初のパトロール動作が、実行される。
図１８に示されるように、時刻ｔｍ＋３の書き込み動作に対するパトロール動作におけるＥＣＣ処理、計算処理及び検出処理の結果において、着目セルの合計数は、基準値Ｃ０ａより大きい。
それゆえ、ダウンカウンタ値は、メモリコントローラ１００によるインクリメントによって、更新される。図１９の（ｅ）に示されるように、ダウンカウンタ値は、“２”から“３”に増加する。
この後、ステップＳ２０２において、更新されたダウンカウンタ値が、基準値Ｃ２ａ以上であるか否か判定される。
図１８に示されるように、時刻ｔｍ＋３において、ダウンカウンタ値は基準値Ｃ２ａ以上になる。時刻ｔｍ＋３におけるステップＳ２００及びステップＳ２０２の判定結果は、現在設定されているステップアップ電圧の大きさが現在（例えば、時刻ｔｍ＋３の書き込み動作時）のメモリセルの特性に対して過大であることを、示している。
この場合（ステップＳ２０２のＹｅｓの場合）において、メモリコントローラ１００は、ステップアップ電圧ｄＶＰＧＭの電圧値のＤＡＣ値を、所定の値だけ下げる。
図１９の（ｅ）に示されるように、ステップアップ電圧ｄＶＰＧＭの電圧値は、電圧値ｄＶＰＧＭ０から電圧値ｄＶＰＧＭ１に変更される。電圧ｄＶＰＧＭ１は、電圧ｄＶＰＧＭ０より小さい。
このように、メモリコントローラ１００は、パトロール動作における各種の処理の結果に基づいて、ステップアップ電圧の大きさを低下させる。
これによって、メモリコントローラ１００は、時刻ｔｍ＋３のパトロール動作における各種の処理の結果に基づいて、ステップアップ電圧ｄＶＰＧＭの情報に関するテーブルＴＢＬを更新する。テーブル内のステップアップ電圧ｄＶＰＧＭに関するパラメータは、図１９の（ｅ）に示されるように、設定される。尚、テーブルＴＢＬ内のダウンカウンタ値は、“０”にリセットされてもよい。
この後、メモリコントローラ１００は、時刻ｔｍ＋３の書き込み動作に対する図１７の処理を終了する。
時刻ｔｍ＋３におけるテーブルＴＢＬの更新後において、書き込み動作は、図１９の（ｅ）のテーブルＴＢＬに基づいて、デフォルト値より低いステップアップ電圧ｄＶＰＧＭ（ｄＶＰＧＭ１）を用いて、実行される。
この後、図１７乃至図１９の処理と実質的に同じ処理が、メモリシステムの使用の経過とともに、実行される。
以上のように、本実施形態のメモリシステムにおいて、ステップアップ電圧の設定処理（例えば、ステップアップ電圧の適正化処理）が、完了する。
これによって、本実施形態において、フルシーケンス方式の書き込み動作に用いられる初期プログラム電圧ＩＶＰＧＭが、より適した電圧値に設定される。
この結果として、本実施形態のメモリシステムは、フラッシュメモリにおける書き込みループの回数を削減できる。
また、本実施形態のメモリシステムは、書き込み動作時において、メモリセルの特性に対して過剰な電圧によるオーバープログラムが低減される。
（１ｂ−４） 適用例
図２０を参照して、本実施形態のメモリシステムの適用例について、を説明する。
上述のように、パトロール動作において、全ページに対するデータの読み出しが実行される。全ページのデータの読み出し結果及び読み出しデータに対するＥＣＣ処理の結果を用いて、プログラム電圧の初期プログラム電圧ＩＶＰＧＭ及びステップアップ電圧ｄＶＰＧＭの適正化処理が、実行される。
それゆえ、以下のように、本実施形態における初期プログラム電圧ＩＶＰＧＭの適正化処理とステップアップ電圧ｄＶＰＧＭの適正化処理は、連続した処理として、実行できる。
図２０は、本実施形態のメモリシステムの適用例を説明するためのフローチャートである。
図２０に示されるように、図１１（及び図１６）のステップＳ１〜Ｓ８の処理に同様に、ステップＳ１からステップＳ８までの処理において、書き込み動作後の最初のパトロール動作が実行される。この最初のパトロール動作において、フラッシュメモリ１０のパトロール対象（例えば、セルユニット内の全てのページ）から、データが読み出される。読み出されたデータに対して、エラーの検出及び訂正が、実行される。
ステップＳ８の計算処理が、誤り訂正前読み出しデータ及び誤り訂正後読み出しデータを用いて実行される。例えば、この計算処理の結果に基づいて、ビットシフトテーブルＴＢＬｚが、作成される。
計算処理の後、ステップＳ９において、メモリコントローラ１００は、計算処理の結果に基づいて、“ＥｒｔｏＡ”セルを検出する。例えば、メモリコントローラ１００は、“ＥｒｔｏＡ”セルの個数をカウントする。
ステップＳ１０において、メモリコントローラ１００は、“ＡｔｏＢ”セルの検出結果に基づいて、初期プログラム電圧ＩＶＰＧＭの電圧の適正化処理を実行する。
これによって、初期プログラム電圧ＩＶＰＧＭの電圧値が、取得される。
この後、ステップＳ１２−１からステップＳ１２−５のように、メモリコントローラ１００は、計算処理の結果に基づいて、“ＢｔｏＣ”セル、“ＣｔｏＤ”セル、“ＤｔｏＥ”セル、“ＥｔｏＦ”セル及び“ＦｔｏＧ”セルを検出する。例えば、それらのメモリセルの個数（オーバープログラムセル）が、カウントされる。
ステップＳ１３において、メモリコントローラは、ステップＳ１２−１〜Ｓ１２−５におけるセルの検出結果に基づいて、ステップアップ電圧ｄＶＰＧＭの電圧の適正化処理を実行する。
これによって、ステップアップ電圧ｄＶＰＧＭの電圧値が、取得される。
本来記憶すべきデータに対応するステートから１つ上位のステートに閾値電圧がシフトしたメモリセルの個数が、カウントされる。
この結果に基づいて、ステップアップ電圧ｄＶＰＧＭの電圧値が、設定される。
ステップＳ１４において、メモリコントローラ１００は、初期プログラム電圧の設定処理の結果及びステップアップ電圧の設定処理の結果に基づいて、電圧情報テーブルＴＢＬ内の値を、設定された電圧ＩＶＰＧＭ，ｄＶＰＧＭの電圧値を示す値に更新する。
例えば、初期プログラム電圧の設定時及びステップアップ電圧の設定時に、図１２及び図１７の処理が、それぞれ実行されてもよい。
以上のように、本実施形態のメモリシステムは、１つの処理シーケンスで、プログラム電圧及びステップアップ電圧の適正化処理を、実行できる。
（ｄ） まとめ
以上のように、本実施形態のメモリシステムは、データの読み出しの結果及びＥＣＣ処理の結果に応じて、書き込み動作に用いられる複数の電圧（例えば、初期プログラム電圧及びステップアップ電圧の少なくとも一方）を、調整及び設定する。例えば、本実施形態のメモリシステムは、フラッシュメモリの現在のメモリセルの特性（例えば、メモリセルの書き込み速度）に応じて、書き込み動作に用いられる複数の電圧を、より適した値に設定する。
これによって、本実施形態のメモリシステムは、フラッシュメモリの書き込み動作中の書き込みループの回数を、削減できる。
この結果として、本実施形態のメモリシステムは、書き込み動作を高速化できる。
また、本実施形態のメモリシステムは、フラッシュメモリの特性の変化（例えば、経時変化又は使用による劣化）に応じた電圧を設定できる。これによって、本実施形態のメモリシステムは、例えば、メモリセルの特性に対して過大なプログラム電圧に起因するオーバープログラムのように、メモリセルの閾値電圧が意図しない値（ステート）になるのを、抑制できる。
この結果として、本実施形態のメモリシステムは、データの信頼性を改善できる。
以上のように、本実施形態のメモリシステムは、高性能なメモリシステムを提供できる。
（２） 第２の実施形態
図２１乃至図２６を参照して、第２の実施形態のメモリシステム及びその制御方法について、説明する。
書き込み動作に用いられる各種の電圧に加えて、消去動作に用いられる電圧が、ステートがシフトしたメモリセルの個数に応じて、決定されてもよい。
以下に、読み出し動作及びＥＣＣ処理の結果に基づく消去動作に用いられる電圧の設定方法（適正化処理）について、説明する。
図２１は、本実施形態のメモリシステムの動作例における、パトロール動作における消去電圧の設定方法を説明するためのフローチャートである。
図２１に示されるように、第１の実施形態の処理フロー（例えば、図１１の処理フロー）ように、初期プログラム電圧ＩＶＰＧＭの電圧値及びステップアップ電圧ｄＶＰＧＭの電圧値が、パトロール動作の読み出し動作の結果及びＥＣＣ処理の結果に基づいて、それぞれ決定される。
この後、ステップＳ２０，Ｓ２１のように、消去動作に用いられる電圧の設定処理（例えば、初期消去電圧の適正化処理）が、実行される。
＜ステップＳ２０＞
初期消去電圧の設定処理において、“Ｅｒ”ステートの分布と“Ａ”ステートの分布との間のオーバープログラム領域（“ＥｒｔｏＡ”セルが存在する領域）が、初期消去電圧ＩＶＥＲＡの設定のための着目領域（以下では、消去不足領域ともよばれる）となる。
ステップＳ２０において、メモリコントローラ１００は、“Ｅｒ”ステートに対応する値から“Ａ”ステートに対応する値へ閾値電圧がシフトしたメモリセル（“ＥｒｔｏＡ”セル）を、検出する。例えば、メモリコントローラ１００は、“ＥｒｔｏＡ”セルの個数をカウントする。
＜ステップＳ２１＞
メモリコントローラ１００は、“ＥｒｔｏＡ”セルの検出結果（“ＥｒｔｏＡ”セルの個数）に基づいて、初期消去電圧ＩＶＥＲＡの電圧値を決定する。
この後、ステップＳ９０において、メモリコントローラ１００は、初期プログラム電圧ＩＶＰＧＭの電圧値及びステップアップ電圧ｄＶＰＧＭの電圧値とともに、初期消去電圧ＩＶＥＲＡの電圧値に関して、電圧情報テーブルＴＢＬ内の値を更新する。
このように、本実施形態のメモリシステムは、消去動作に用いられる電圧（例えば、初期消去電圧）の適正化処理を実行できる。
尚、本実施形態において、初期プログラム電圧ＩＶＰＧＭ及びステップアップ電圧ｄＶＰＧＭの設定処理を実行せずに、初期消去電圧の設定処理のみが、パトロール動作における読み出し動作の結果及びＥＣＣ処理の結果に基づいて、実行されてもよい。
［具体例］
図２２乃至図２５を参照して、本実施形態のメモリシステムにおける、パトロール動作における消去電圧の設定方法（例えば、電圧値の適正化処理）のより具体的な一例について説明する。
図２２は、本実施形態のメモリシステムのパトロール動作における消去不良のメモリセルの検出結果を用いた処理シーケンスの具体例を説明するためのフローチャートである。
図２３は、本実施形態のメモリシステムにおける、消去電圧の設定処理時の各種のパラメータの推移を示す模式図である。図２３において、“Ｅｒ”ステートと“Ａ”ステートとに関する着目領域内のメモリセルの個数、アップカウンタ値、ダウンカウンタ値及び消去電圧の電圧値と時間との関係をそれぞれ示すグラフが示されている。
図２４及び図２５は、本実施形態のメモリシステムにおける、消去電圧の設定処理における、電圧情報テーブル内の各値の推移を示す模式図である。
図２２乃至図２５の例において、チップＩＤが“０”及びブロック番号が“０”の制御単位における、初期消去電圧ＩＶＥＲＡの設定処理について、説明する。尚、ここでは、ワード線番号が“０”、ストリングユニット番号が“０”である制御単位から、初期消去電圧ＩＶＥＲＡの値が、計算される。但し、ワード線番号及びストリングユニット番号は、上記の値に限定されない。
上述のように、初期消去電圧の設定処理において、“ＥｒｔｏＡ”セルが存在する消去不足領域が、初期消去電圧ＩＶＥＲＡの設定のための着目領域となる。
本例において、メモリシステムの使用開始後、初期消去電圧ＩＶＥＲＡの電圧値は、“ＥｒｔｏＡ”セルの発生状況（“ＥｒｔｏＡ”状態のメモリセル数）に応じて、以下のように、設定される。
＜メモリシステムの初期状態＞
図２４の（ａ）は、消去電圧の設定に関するテーブルの初期状態を示している。図２４の（ａ）に示されるように、ＮＡＮＤフラッシュメモリの初期状態（メモリシステムの初期状態）において、電圧値ＩＶＥＲＡｏｆｆｓｅｔは、“００”の情報で、消去電圧情報テーブルＴＢＬ−ＥＲＡ内に示されている。メモリコントローラ１００は、初期消去電圧ＩＶＥＲＡの電圧値に関する設定情報を保持していない。初期消去電圧ＩＶＥＲＡの電圧値ＩＶＥＲＡｏｆｆｓｅｔは、デフォルト値に設定されている。フラッシュメモリ１０は、デフォルト値の初期消去電圧ＩＶＥＲＡを用いて、消去動作を実行する。
アップカウンタのカウンタ値及びダウンカウンタのカウンタ値のそれぞれは、“０”に設定されている。
メモリシステムの使用開始後、消去動作及び書き込み動作が、実行される。
本実施形態において、メモリシステムは、メモリシステムの使用開始後から或る時刻までの期間内において、デフォルト値を有する初期消去電圧ＩＶＥＲＡを用いて、ＮＡＮＤフラッシュメモリに対する消去動作を実行する。消去動作の後、書き込み動作が実行される。
＜時刻ｔ１＞
メモリシステムの使用開始から或る時刻ｔ１において、書き込み動作（例えば、メモリシステムの使用開始から最初の書き込み動作）が、図２４の（ａ）の電圧情報テーブルの設定条件に基づく消去動作の後、実行される。時刻ｔ1における消去動作／書き込み動作の後の或るタイミングで、時刻ｔ１における書き込み動作後の最初のパトロール動作が、実行される（図２１のステップＳ２）。パトロール動作に基づいて、計算処理及び“ＥｒｔｏＡ”セルの検出が、実行される（図２１のステップＳ８，Ｓ２０）。これによって、着目領域（消去不足領域）内の“ＥｒｔｏＡ”セルの個数が、カウントされる。例えば、時刻ｔ１のパトロール動作で検出された“ＥｒｔｏＡ”セルの個数は、判定値ＣＥ０より小さい。
パトロール動作によって得られた結果を用いて、図２２の処理フローが実行される。
＜ステップＳ３００＞
ステップＳ３００において、メモリコントローラ１００は、ダウンカウンタ値が基準値ＣＥ２（例えば“２”）より小さいか否か、判定する。時刻ｔ１において、図２３及び図２４の（ａ）に示されるように、ダウンカウンタ値は、基準値ＣＥ２より小さい。
ステップＳ３００の判定結果が“Ｙｅｓ”である場合、処理は、ステップＳ３００の後、ステップＳ３０１に進む。
＜ステップＳ３０１＞
ステップＳ３０１において、メモリコントローラ１００は、着目領域（ここでは、“ＥｒｔｏＡ”セルの領域）内のメモリセル数が、基準値ＣＥ０より大きいか否か判定する。メモリシステムの初期状態において、“ＥｒｔｏＡ”セルの数は、基準値ＣＥ０以下である。これは、現在の消去電圧の条件でメモリセルが過消去状態になる傾向であることを、示している。この場合において、初期消去電圧ＩＶＥＲＡの大きさを小さくすることが可能である。
ステップＳ３０１の判定結果が“Ｎｏ”である場合、処理は、ステップＳ３０１の後、ステップＳ３０２に進む。
＜ステップＳ３０２＞
ステップＳ３０２において、ステップＳ３０１の判定結果に基づいて、メモリコントローラ１００は、初期消去電圧ＩＶＥＲＡの電圧値ＩＶＥＲＡｏｆｆｓｅｔのＤＡＣ値を、所定の値“Ｎ５（例えば、４）”だけ下げる。
メモリコントローラ１００は、ステップＳ３０１の判定結果を反映するために、電圧情報テーブルＴＢＬ−ＥＲＡを更新する。
図２４の（ｂ）に示されるように、メモリコントローラ１００は、テーブルＴＢＬの初期消去電圧ＩＶＥＲＡの電圧値ＩＶＥＲＡｏｆｆｓｅｔの項目内に、“−４”を書き込む。これによって、テーブルＴＢＬ内の値ＩＶＥＲＡｏｆｆｓｅｔのＤＡＣ値が、“００”から“−４”に変更される。
これによって、時刻ｔ１の書き込み動作に対するパトロール動作の結果に基づく処理は、終了する。
時刻ｔ１の書き込み動作及びパトロール動作における各種の処理の結果に基づいたテーブルＴＢＬの更新後において、消去動作は、図２４の（ｂ）のテーブルＴＢＬのパラメータのように“−４”のＤＡＣ値に対応する電圧値ＩＶＥＲＡｏｆｆｓｅｔの初期消去電圧ＩＶＥＲＡを用いて、実行される。このように、初期消去電圧ＩＶＥＲＡの電圧値が、小さくされる。
＜時刻ｔ２＞
時刻ｔ２において、図２４の（ｂ）のテーブルＴＢＬに基づいた電圧値を有する初期消去電圧を用いて、消去動作及び書き込み動作（例えば、２回目の消去動作／書き込み動作）が実行される。この後、時刻ｔ２の消去動作／書き込み動作後における最初のパトロール動作（例えば、時刻ｔ１におけるテーブルＴＢＬの更新後の最初のパトロール動作）が、実行される。
時刻ｔ２の消去動作／書き込み動作後のパトロール動作における計算処理及び“ＥｒｔｏＡ”セルの検出結果に基づいて、図２２の処理が実行される。
図２３に示されるように、時刻ｔ２の消去動作／書き込み動作に対するパトロール動作における各種の処理の結果は、時刻ｔ１の消去動作／書き込み動作のパトロール動作における各種の処理の結果と同様である。
それゆえ、メモリコントローラ１００は、ステップＳ３００，Ｓ３０１の後、ステップＳ３０２の処理を実行する。メモリコントローラ１００は、テーブルＴＢＬ内の電圧値ＩＶＥＲＡｏｆｆｓｅｔのＤＡＣ値を、値Ｎ５分だけ下げる。図２４の（ｃ）に示されるように、電圧値ＩＶＥＲＡｏｆｆｓｅｔのＤＡＣ値は、“−４”から“−８”に変更される。
このように、メモリコントローラ１００は、時刻ｔ２の消去動作／書き込み動作に対するパトロール動作における各種の処理の結果に基づいて、テーブルＴＢＬを、更新する。
時刻ｔ２の書き込み動作及びパトロール動作における各種の処理の結果に基づくテーブルＴＢＬの更新後において、消去動作は、図２４の（ｃ）のテーブルＴＢＬのパラメータのように“−８”のＤＡＣ値に対応する電圧値ＩＶＥＲＡｏｆｆｓｅｔの初期消去電圧ＩＶＥＲＡを用いて、実行される。
＜時刻ｔ３＞
時刻ｔ３において、図２４の（ｃ）のテーブルＴＢＬに基づいた電圧値を有する消去電圧を用いて、消去動作／書き込み動作（例えば、３回目の消去動作／書き込み動作）が実行される。この後、時刻ｔ３の消去動作／書き込み動作後における最初のパトロール動作（例えば、時刻ｔ２におけるテーブルＴＢＬの更新後の最初のパトロール動作）が、実行される。
時刻ｔ３の消去動作／書き込み動作に対するパトロール動作における計算処理及び“ＥｒｔｏＡ”セルの検出結果に基づいて、図２２の処理が実行される。
時刻ｔ２の消去動作／書き込み動作に対するパトロール動作時の処理と同様に、メモリコントローラ１００は、テーブルＴＢＬ内の電圧値ＩＶＥＲＡｏｆｆｓｅｔのＤＡＣ値を、値Ｎ５だけ下げる。これによって、図２４の（ｄ）に示されるように、電圧値ＩＶＥＲＡｏｆｆｓｅｔのＤＡＣ値は、“−８”から“−１２”に変更される。
このように、テーブルＴＢＬは、時刻ｔ３の消去動作／書き込み動作に対するパトロール動作における各種の処理の結果に基づいて、更新される。
時刻ｔ３の書き込み動作及びパトロール動作における各種の処理の結果に基づくテーブルＴＢＬの更新後において、消去動作は、図２４の（ｄ）のテーブルＴＢＬのパラメータのように“−１２”のＤＡＣ値に対応する電圧値ＩＶＥＲＡｏｆｆｓｅｔの初期消去電圧ＩＶＥＲＡを用いて、実行される。
＜時刻ｔ４＞
時刻ｔ４において、図２４の（ｂ）のテーブルＴＢＬに基づいた電圧値を有する初期消去電圧を用いて、消去動作／書き込み動作（例えば、４回目の消去動作／書き込み動作）が実行される。この後、時刻ｔ４の消去動作／書き込み動作後における最初のパトロール動作（例えば、時刻ｔ３におけるテーブルＴＢＬの更新後の最初のパトロール動作）が、実行される。
このパトロール動作における各種の処理の結果に基づいて、図２２の処理が実行される。
例えば、時刻ｔ４の消去動作／書き込み動作に対するパトロール動作の“ＥｒｔｏＡ”セルの検出結果において、図２３に示されるように、“ＥｒｔｏＡ”セルの数が、基準値ＣＥ０より大きくなる。
この場合において、処理は、ステップＳ３０１からステップＳ３０３に進む。
＜ステップＳ３０３＞
“ＥｒｔｏＡ”セルの数が基準値ＣＥ０より大きい場合（ステップＳ３０１のＹｅｓの場合）、ステップＳ３０３において、メモリコントローラ１００は、ダウンカウンタの値を更新する。これによって、ダウンカウンタ値は、増加する。ダウンカウンタ値の増加は、消去電圧ＩＶＥＲＡの大きさが下限値に近づいてきたことを示す。
例えば、ダウンカウンタ値は、メモリコントローラ１００によって、インクリメントされる。図２４の（ｅ）に示されるように、ダウンカウンタ値は、“０”から“１”に増加する。
＜ステップＳ３０４＞
ステップＳ３０４において、ダウンカウンタ値の増加の後、メモリコントローラ１００は、増加されたダウンカウンタ値が基準値ＣＥ２以上であるか否か判定する。
図２３の時刻ｔ４において、ダウンカウンタ値は、基準値ＣＥ２より小さい。この場合において、図２２の処理は、ステップＳ３０４からステップＳ３０５へ進む。
＜ステップＳ３０５＞
ダウンカウンタ値が基準値ＣＥ２より小さい場合（ステップＳ３０４のＮｏの場合）、メモリコントローラ１００は、初期消去電圧ＩＶＥＲＡの電圧値ＩＶＥＲＡｏｆｆｓｅｔのＤＡＣ値を、所定の値“Ｎ６”だけ下げる。例えば、値Ｎ６は、値Ｎ５の半分の大きさ程度に設定される。本例において、値Ｎ６は、“−２”に設定される。
図２４の（ｅ）に示されるように、電圧値ＩＶＥＲＡｏｆｆｓｅｔのＤＡＣ値は、 “−１２”から“−１４”に変更される。
このように、メモリコントローラ１００は、時刻ｔ４の消去動作／書き込み動作に対するパトロール動作における各種の処理の結果に基づいて、電圧情報テーブルＴＢＬを、更新する。
時刻ｔ４の書き込み動作及びパトロール動作における各種の処理の結果に基づくテーブルＴＢＬの更新後において、消去動作は、図２４の（ｅ）のテーブルＴＢＬのパラメータのように、“−１４”のＤＡＣ値に対応する電圧値ＩＶＥＲＡｏｆｆｓｅｔの初期消去電圧ＩＶＥＲＡを用いて、実行される。
＜時刻ｔ５＞
時刻ｔ５において、図２４の（ｅ）のテーブルＴＢＬに基づいた電圧値を有する初期消去電圧を用いて、消去動作／書き込み動作（例えば、５回目の消去動作／書き込み動作）が実行される。この後、時刻ｔ５の消去動作／書き込み動作後の最初のパトロール動作（例えば、時刻ｔ４におけるテーブルＴＢＬの更新後の最初のパトロール動作）が、実行される。
パトロール動作におけるＥＣＣ処理、計算処理及び“ＥｒｔｏＡ”セルの検出結果に基づいて、図２２の処理が実行される。
時刻ｔ５の消去動作／書き込み動作に対するパトロール動作の“ＥｒｔｏＡ”セルの検出結果において、図２３に示されるように、“ＥｒｔｏＡ”セルの数が基準値ＣＥ０より大きい。このため、ダウンカウンタ値が、インクリメントされる。これによって、図２４の（ｆ）に示されるように、ダウンカウンタ値は、“１”から“２”に増加する。
ダウンカウンタ値の更新の後、ステップＳ３０４において、更新後のダウンカウンタ値が基準値ＣＥ２以上であるか否か判定される。時刻ｔ５において、更新後のダウンカウンタ値は、基準値ＣＥ２（ここでは、“２”）以上である。
それゆえ、図２２の処理は、ステップＳ３０４からステップＳ３０６へ進む。
＜ステップＳ３０６＞
ステップＳ３０４における判定結果が更新後のダウンカウンタ値が基準値ＣＥ２以上となることは、初期消去電圧ＩＶＥＲＡの大きさが、現在（時刻ｔ５の消去動作／書き込み動作の時点）のメモリセルの特性に対して、低すぎることを示す。それゆえ、現在の設定値の初期消去電圧ＩＶＥＲＡを用いて消去動作が実行された場合、消去不足のメモリセルの個数が過剰である可能性がある。
したがって、ダウンカウンタ値が基準値ＣＥ２以上である場合（ステップＳ３０４のＹｅｓの場合）、ステップＳ３０６において、メモリコントローラ１００は、初期消去電圧ＩＶＥＲＡの電圧値ＩＶＥＲＡｏｆｆｓｅｔのＤＡＣ値を、所定の値“Ｎ７”だけ上げる。例えば、値Ｎ７の絶対値は、値Ｎ５の絶対値より大きい。本実施形態において、値Ｎ７は、“６”に設定される。
図２４の（ｆ）に示されるように、メモリコントローラ１００は、電圧値ＩＶＥＲＡｏｆｆｓｅｔのＤＡＣ値を、“−１４”から“−８”に上げる。この処理によって、テーブルＴＢＬ内の電圧値ＩＶＥＲＡｏｆｆｓｅｔのＤＡＣ値が、変更される。
このように、メモリコントローラ１００は、時刻ｔ５の消去動作／書き込み動作に対するパトロール動作における各種の処理の結果に基づいて、テーブルＴＢＬを、更新する。
時刻ｔ５における書き込み動作及びパトロール動作における各種の処理の結果に基づくテーブルＴＢＬの更新後において、消去動作は、図２４の（ｆ）のテーブルＴＢＬのパラメータのように、“−８”のＤＡＣ値に対応する電圧値ＩＶＥＲＡｏｆｆｓｅｔの初期消去電圧ＩＶＥＲＡを用いて、実行される。このように、初期消去電圧ＩＶＥＲＡの電圧値が、大きくされる。
＜時刻ｔ６＞
時刻ｔ６において、図２４の（ｆ）のテーブルＴＢＬに基づいた電圧値を有する初期消去電圧を用いて、消去動作／書き込み動作（例えば、６回目の消去動作／書き込み動作）が実行される。この後、時刻ｔ６の消去動作／書き込み動作後の最初のパトロール動作（例えば、時刻ｔ５におけるテーブルＴＢＬの更新後の最初のパトロール動作）が、或るタイミングで実行される。
上述のように、時刻ｔ６の消去動作／書き込み動作に対するパトロール動作における各種の処理の結果において、ダウンカウンタ値は、基準値ＣＥ２（＝２）以上である。ステップＳ３００の判定処理において、処理は、ステップＳ３００からステップＳ３１０に進む。
＜Ｓ３１０＞
図２２のステップＳ３１０において、メモリコントローラ１００は、着目領域内の“ＥｒｔｏＡ”セルの個数が、基準値ＣＥ０より大きいか否か判定する。
図２３に示されるように、時刻ｔ６の消去動作／書き込み動作において、“ＥｒｔｏＡ”セルの個数は、低減された初期消去電圧ＩＶＥＲＡの使用により、時刻ｔ５の消去動作／書き込み動作における“ＥｒｔｏＡ”セルの個数より少なくなる。例えば、時刻ｔ６における“ＥｒｔｏＡ”セルの個数は、基準値ＣＥ０より小さい。
ステップＳ３１０の判定結果が“Ｎｏ”である場合において、メモリコントローラ１００は、図２２の処理を終了する。
それゆえ、図２５の（ａ）に示されるように、電圧情報テーブルＴＢＬ内の各情報（例えば、初期消去電圧のＤＡＣ値）は、時刻ｔ５の消去動作／書き込み動作における設定からの更新無しに、維持される。
この結果として、時刻ｔ６の消去動作／書き込み動作に対するパトロール動作後において、消去動作は、図２５の（ａ）のテーブルＴＢＬのパラメータのように、“−８”のＤＡＣ値に対応する電圧値ＩＶＥＲＡｏｆｆｓｅｔを用いて、実行される。
＜時刻ｔｐ＞
時刻ｔｐにおいて、図２４の（ｆ）のテーブルＴＢＬに基づいて、“−８”のＤＡＣ値に対応する電圧値ＩＶＥＲＡｏｆｆｓｅｔの初期消去電圧ＩＶＥＲＡを用いて消去動作が実行された後、書き込み動作が実行される。この後、その消去動作／書き込み動作後の最初のパトロール動作が、実行される。
時刻ｔｐの消去動作／書き込み動作に対するパトロール動作において、図２３に示されるように、ダウンカウンタ値は、基準値ＣＥ２に達している（ステップＳ３００のＮｏ）。時刻ｔｐの消去動作／書き込み動作において、“ＥｒｔｏＡ”セルの個数は、基準値ＣＥ０より大きい。
この場合において（ステップ３００のＮｏ及びステップＳ３１０のＹｅｓの場合）、メモリコントローラ１００は、図２２のステップＳ３１１の処理を実行する。
＜ステップＳ３１１＞
ステップＳ３１１において、メモリコントローラ１００は、アップカウンタの値を更新する。これによって、アップカウンタ値は、増加する。例えば、アップカウンタ値は、メモリコントローラ１００によって、インクリメントされる。図２５の（ｂ）に示されるように、アップカウンタ値は、“０”から“１”に増加する。
＜ステップＳ３１２＞
ステップＳ３１２において、アップカウンタ値のインクリメントの後、メモリコントローラ１００は、インクリメントされたアップカウンタ値が基準値ＣＥ１以上であるか否か判定する。
時刻ｔｐにおいて、アップカウンタ値は、基準値ＣＥ１より小さい。この場合（ステップＳ１１２のＮｏの場合）において、図２２の処理は、ステップＳ３１２の後、終了する。
テーブルＴＢＬ内の電圧値ＩＶＥＲＡｏｆｆｓｅｔのパラメータ（ＤＡＣ値）は、維持される。それゆえ、時刻ｔｐの消去動作／書き込み動作に対するパトロール動作後において、消去動作は、図２５の（ｂ）のテーブルＴＢＬのパラメータのように、“−８”のＤＡＣ値に対応する電圧値ＩＶＥＲＡｏｆｆｓｅｔの初期消去電圧ＩＶＥＲＡを用いて、実行される。
＜時刻ｔｐ＋１＞
時刻ｔｐ＋１において、消去動作／書き込み動作が、図２５の（ｂ）の電圧情報テーブルＴＢＬに基づいた電圧値を有する初期消去電圧を用いて、実行される。この後、時刻ｔｐ＋１の消去動作／書き込み動作後における最初のパトロール動作が、或るタイミングで実行される。
図２３に示されるように、時刻ｔｐ＋１の消去動作／書き込み動作後における最初のパトロール動作における各種の処理の結果において、ダウンカウンタ値は基準値ＣＥ２以上であり、“ＥｒｔｏＡ”セルの個数は基準値ＣＥ０より小さい。それゆえ、メモリコントローラ１００は、ステップＳ３００及びステップＳ３１０の判定処理を経て、図２２の処理を終了する。
この結果として、図２５の（ｃ）に示されるように、電圧情報テーブルＴＢＬ内の初期消去電圧ＩＶＥＲＡｏｆｆｓｅｔのＤＡＣ値は、維持される。
＜時刻ｔｐ＋２＞
時刻ｔｐ＋２において、図２４の（ｆ）の電圧情報テーブルＴＢＬに基づいた電圧値を有する初期消去電圧を用いて、消去動作／書き込み動作が、実行される。この後、消去動作／書き込み動作後の最初のパトロール動作が、実行される。
図２３に示されるように、時刻ｔｐ＋２の消去動作／書き込み動作に対するパトロール動作において、“ＥｒｔｏＡ”セルの個数は、基準値ＣＥ０より大きい。
それゆえ、メモリコントローラ１００は、ステップＳ３００，Ｓ３１０の処理の後、アップカウンタ値を更新する。
これによって、図２５の（ｄ）に示されるように、アップカウンタ値は、“１”から“２”にインクリメントされる。
ステップＳ３１２において、インクリメントされたアップカウンタ値は、基準値ＣＥ１（ここでは、“３”）より小さい。
それゆえ、メモリコントローラ１００は、図２２の処理を終了する。
電圧情報テーブルＴＢＬの更新後において、図２５の（ｄ）に示されるように、テーブルＴＢＬ内の初期消去電圧ＩＶＥＲＡｏｆｆｓｅｔのＤＡＣ値は、維持される。時刻ｔｐ＋２の消去動作／書き込み動作に対するパトロール動作後において、消去動作は、図２５の（ｄ）のテーブルＴＢＬのパラメータのように、“−８”のＤＡＣ値に対応する電圧値ＩＶＥＲＡｏｆｆｓｅｔの初期消去電圧ＩＶＥＲＡを用いて、実行される。
＜時刻ｔｐ＋３＞
時刻ｔｐ＋３において、図２５の（ｄ）の電圧情報テーブルＴＢＬに基づいた電圧値を有する初期消去電圧を用いて、消去動作／書き込み動作（例えば、６回目の消去動作／書き込み動作）が実行される。この後、時刻ｔｐ＋３の消去動作／書き込み動作後の最初のパトロール動作が、実行される。
図２３に示されるように、時刻ｔｐ＋３の消去動作／書き込み動作における“ＥｒｔｏＡ”セルの個数は、基準値ＣＥ０より大きい。
それゆえ、メモリコントローラ１００は、ステップＳ３００，Ｓ３１０の判定処理の後、図２２のステップＳ３１１において、アップカウンタ値をインクリメントする。これによって、図２５の（ｅ）に示されるように、アップカウンタ値は、“２”から“３”に増加する。
ステップＳ３１２において、メモリコントローラ１００は、現在のアップカウンタ値が基準値ＣＥ１以上であるか否か判定する。ここで、時刻ｔｐ＋３の消去動作／書き込み動作の結果において、“３”に設定されたアップカウンタ値は、基準値ＣＥ１（ここでは“３”）以上である。
この場合（ステップＳ３１２のＹｅｓの場合）において、メモリコントローラ１００は、ステップＳ３１３の処理を実行する。
アップカウンタ値が基準値ＣＥ１以上である場合、初期消去電圧ＩＶＥＲＡの電圧値が、時刻ｔｐ＋３の時点におけるメモリセルの特性に対して不足していることを示す。
＜ステップＳ３１３＞
ステップ３１３において、アップカウンタ値が基準値ＣＥ１以上である場合、メモリコントローラ１００は、初期消去電圧ＩＶＥＲＡの電圧値ＩＶＥＲＡｏｆｆｓｅｔのＤＡＣ値を、所定の値“Ｎ８”だけ上げる。例えば、値Ｎ８は、値Ｎ７以下である。本実施形態において、値Ｎ８は、“１”に設定される。
図２５の（ｅ）に示されるように、メモリコントローラ１００は、電圧値ＩＶＥＲＡｏｆｆｓｅｔのＤＡＣ値を、“−８”から“−７”に上げる。このように、テーブルＴＢＬ内の電圧値ＩＶＥＲＡｏｆｆｓｅｔのＤＡＣ値が、変更される。
尚、ステップＳ３１３における電圧値ＩＶＥＲＡｏｆｆｓｅｔのＤＡＣ値の変更の後、アップカウンタ値は“０”にリセットされてもよい。
このように、メモリコントローラ１００は、時刻ｔｐ＋３の消去動作／書き込み動作後の最初のパトロール動作における各種の処理の結果に基づいて、電圧情報テーブルＴＢＬを、更新する。
この結果として、時刻ｔｐ＋３の消去動作／書き込み動作に対するパトロール動作（及び消去電圧の設定処理）後において、消去動作は、図２５の（ｅ）の電圧情報テーブルＴＢＬのパラメータのように、“−７”のＤＡＣ値に対応する電圧値ＩＶＥＲＡｏｆｆｓｅｔの初期消去電圧ＩＶＥＲＡを用いて、実行される。このように、初期消去電圧ＩＶＥＲＡの電圧値が、大きくされる。
この後、図２２乃至図２５の処理と実質的に同じ処理が、メモリシステムの使用の経過とともに、実行される。
図２６は、本実施形態のメモリシステムの消去電圧の設定方法の変形例を示すフローチャートである。
図２６に示されるように、消去電圧（例えば、初期消去電圧）の設定（適正化）のみが、初期プログラム電圧及びステップアップ電圧の少なくとも一方の設定処理なしに、パトロール動作における各種の処理の結果に基づいて、実行されてもよい。
本実施形態のメモリシステムにおいて、パトロール動作は、あるメモリ空間に対する読み出し動作及びＥＣＣ処理に加えて、ＥＣＣ処理の結果に基づく計算処理（ステップＳ８）、メモリセルの検出処理（ステップＳ９，Ｓ１２−１〜Ｓ１２−５，Ｓ２０）、初期消去電圧の設定（ステップＳ２１）及び電圧情報テーブルの更新（ステップＳ９０）を含む。但し、ステップＳ８〜Ｓ９０までの処理は、パトロール動作とは別の動作（シーケンス）として、扱われてもよい。
以上のように、本実施形態のメモリシステムは、パトロール動作の各種の処理の結果に基づいて、消去電圧の電圧値を適正化できる。
したがって、本実施形態のメモリシステムは、高性能化が図られる。
（３） 第３の実施形態
図２７乃至図３０を参照して、第３の実施形態のメモリシステム及びその制御方法について、説明する。
上述の実施形態において、Ａステートに対応するデータ、Ｂステートに対応するデータ、・・・、Ｆステートに対応するデータ、及びＧステートに対応するデータに対する一括の書き込み動作が実行される例（フルシーケンス方式）が、示される。
但し、ＮＡＮＤ型フラッシュメモリに用いられる書き込み動作は、フルシーケンス方式に限定されない。
例えば、Ｆｏｇｇｙ−Ｆｉｎｅ方式の書き込み動作が、ＮＡＮＤ型フラッシュメモリの書き込み動作に用いられてもよい。
図２７は、Ｆｏｇｇｙ−Ｆｉｎｅ方式の書き込み動作を説明するための模式図である。
Ｆｏｇｇｙ−Ｆｉｎｅ方式の書き込み動作において、ＦｏｇｇｙプログラムとＦｉｎｅプログラムとが、実行される。以下において、Ｆｏｇｇｙプログラムが実行される段階は、Ｆｏｇｇｙステージとよばれ、Ｆｉｎｅプログラムが実行される段階は、Ｆｉｎｅステージとよばれる。
図２７の（ａ）に示されるように、Ｆｏｇｇｙプログラム（Ｆｏｇｇｙステージ）において、２つの独立した閾値電圧分布８０１，８０２が、“Ｅｒ”ステートのメモリセルに対するプログラム電圧の印加によって、形成される。
例えば、分布８０１は、“Ｅｒ”ステートのメモリセル及び“Ａ”ステートに対応するデータが書き込まれるメモリセルを含む分布である。
分布８０２は、“Ｂ”ステートから“Ｇ”ステートにそれぞれ対応するデータが書き込まれるメモリセルを含む分布である。
図２７の（ｂ）に示されるように、Ｆｉｎｅプログラム（Ｆｉｎｅステージ）において、８つのステートにそれぞれ対応するように、データの書き込み（プログラム電圧の印加）が実行される。例えば、図８の例と同様に、下位のステートから上位のステートへのプログラム動作が、ステップアップ電圧が初期プログラム電圧に順次加算されながら、実行される。
Ｆｏｇｇｙ−Ｆｉｎｅ方式の書き込み動作において、“Ａ”ステートの分布が分布８０１から形成され、“Ｂ”ステート、“Ｃ”ステート、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート及び“Ｇ”ステートの分布が、分布８０２から形成される。
これによって、メモリセルの閾値電圧が、書き込むべきデータに対応する電圧値に、達する。
このように、Ｆｏｇｇｙ−Ｆｉｎｅ方式の書き込み動作は、メモリセルの閾値電圧がラフなプログラム状態からデータに対応したプログラム状態に移行するように、２つの段階（ステージ）に分けてデータの書き込みを行うプログラム方式である。
図２７の（ｃ）は、書き込み動作に用いられる電圧の設定に考慮すべき閾値電圧の変動を説明するための模式図である。
Ｆｏｇｇｙ−Ｆｉｎｅ方式の書き込み動作において、書き込み動作のＦｉｎｅステージにおいて、分布８０１から“Ａ”ステートに向かって、及び、分布８０２から“Ｂ”、“Ｃ”、“Ｄ”、“Ｆ”及び“Ｇ”ステートに向かって、メモリセルの閾値電圧が、プログラム電圧の印加によって上昇される。Ｆｉｎｅステージの開始から最初の数回の書き込みループにおいて、プログラム電圧の電圧値は、ステップアップ電圧の加算量が小さいため、初期プログラム電圧の大きさに依存する。
本書き込み方式において、Ｆｉｎｅステージの初期プログラム電圧ＩＶＰＧＭ（以下では、“ＩＶＰＧＭｂ”とも表記する）の大きさは、“Ａ”ステートに対応する値（電圧値）から“Ｂ”ステートへ対応する値へ閾値電圧が変動したメモリセル（“ＡｔｏＢ”セル）の発生数９１に応じて設定されることが好ましい。
また、Ｆｏｇｇｙステージの初期プログラム電圧ＩＶＰＧＭ（以下では、“ＩＶＰＧＭａ”とも表記する）の大きさは、“Ｂ”ステートに対応する値から“Ｃ”ステートへ対応する値へ閾値電圧が変動したメモリセル（“ＢｔｏＣ”セル）の発生数９２に応じて、設定されることが好ましい。
Ｆｏｇｇｙ−Ｆｉｎｅ方式の書き込み動作において、ステップアップ電圧の電圧値は、“ＣｔｏＤ”セル、“ＤｔｏＥ”セル、“ＥｔｏＦ”セル及び“ＦｔｏＧ”セルの発生数に応じて、設定されることが好ましい。
（３ａ）動作例
図２８を参照して、本実施形態のメモリシステムの動作例について、説明する。
図２８は、本実施形態における、Ｆｏｇｇｙ−Ｆｉｎｅ方式の書き込み動作に用いられる初期プログラム電圧の設定処理を説明するためのフローチャートである。
＜ステップＳ１〜Ｓ８＞
図２８に示されるように、上述の実施形態と同様に、メモリシステムの使用の開始後、デフォルトのプログラム電圧を用いて、Ｆｏｇｇｙ−Ｆｉｎｅ方式の書き込み動作が、ＮＡＮＤフラッシュメモリ１０内の選択領域に対して実行される（ステップＳ１）。
ある期間の経過の後、メモリコントローラ１００は、パトロール動作を実行する（ステップＳ２）。例えば、パトロール動作の対象に属する全てのページ（例えば、ストリングユニットの全てのページ）のデータが、読み出される（ステップＳ３）。
ＥＣＣ処理が、全てのページの読み出しデータに対して実行される（ステップＳ４，Ｓ５，Ｓ６）。これによって、訂正後読み出しデータが、生成される。
メモリコントローラ１００は、実行中のパトロール動作が、書き込み動作後の最初のパトロール動作であるか否か、判定する（ステップＳ７）。
実行中のパトロール動作が、書き込み動作後の最初のパトロール動作である場合、計算処理が、訂正前読み出しデータ及び訂正後読み出しデータを用いて、実行される（ステップＳ８）。これによって、ビットシフトテーブルＴＢＬｚが、作成される。
＜ステップＳ９−１Ａ＞
ステップＳ９−１Ａにおいて、本実施形態において、メモリコントローラ１００は、“Ｂ”ステートから“Ｃ”ステートへシフトしたメモリセル（“ＢｔｏＣ”セル）を、ビットシフトテーブルＴＢＬｚを用いて検出する。例えば、メモリコントローラ１００は、“ＢｔｏＣ”セルの個数をカウントする。
＜ステップＳ１０−１Ａ＞
ステップＳ１０−１Ａにおいて、メモリコントローラ１００は、ステップＳ９−１Ａから得られた検出結果を用いて、Ｆｏｇｇｙ−Ｆｉｎｅ方式の書き込み動作におけるＦｏｇｇｙステージ（Ｆｏｇｇｙプログラム）の初期プログラム電圧ＩＶＰＧＭａの電圧値の設定処理（例えば、電圧値の適正化処理）を実行する。
メモリコントローラ１００は、ステップＳ９−１Ａの処理によって得られた検出結果（例えば、カウント数）に基づいて、Ｆｏｇｇｙステージの初期プログラム電圧ＩＶＰＧＭａの電圧値を取得する。
Ｆｏｇｇｙ−Ｆｉｎｅ方式の書き込み動作において、Ｆｏｇｇｙステージの初期プログラム電圧ＩＶＰＧＭａの値は、“Ｂ”ステートのデータが書き込まれるメモリセルの閾値電圧に作用する。それゆえ、本実施形態のメモリシステムは、Ｆｏｇｇｙステージの初期プログラム電圧ＩＰＧＭａに関して、ステップＳ９−１Ａにおける“Ｂ”ステートから“Ｃ”ステートへシフトするエラーの度合い（例えば、“ＢｔｏＣ”セルの個数）に着目した計算処理に基づいて、初期プログラム電圧ＩＶＰＧＭａにおけるより適した電圧値を設定できる。
これによって、Ｆｏｇｇｙ−Ｆｉｎｅ方式の書き込み動作におけるＦｏｇｇｙステージの初期プログラム電圧ＩＶＰＧＭａの電圧値は、より適した値に設定される。
＜ステップＳ９−２Ａ＞
ステップＳ９−２Ａにおいて、本実施形態において、メモリコントローラ１００は、“Ａ”ステートから“Ｂ”ステートへシフトしたメモリセル（“ＡｔｏＢ”セル）を、ビットシフトテーブルＴＢＬｚを用いて検出する。例えば、メモリコントローラ１００は、“ＡｔｏＢ”セルの個数をカウントする。
＜ステップＳ１０−２Ａ＞
ステップＳ１０−２Ａにおいて、メモリコントローラ１００は、ステップＳ９−２Ａから得られた検出結果を用いて、Ｆｏｇｇｙ−Ｆｉｎｅ方式の書き込み動作におけるＦｉｎｅステージ（Ｆｉｎｅプログラム）の初期プログラム電圧ＩＶＰＧＭｂの電圧値の設定処理（例えば、電圧値の適正化処理）を実行する。
メモリコントローラ１００は、ステップＳ９−２Ａの処理によって得られた検出結果（例えば、カウント数）に基づいて、Ｆｏｇｇｙステージの初期プログラム電圧ＩＶＰＧＭｂの電圧値を取得する。
Ｆｏｇｇｙ−Ｆｉｎｅ方式の書き込み動作において、Ｆｉｎｅステージの初期プログラム電圧ＩＶＰＧＭｂの値は、“Ａ”ステートのデータが書き込まれるメモリセルの閾値電圧に作用する。それゆえ、本実施形態のメモリシステムは、ステップＳ９−２Ａにおける“Ａ”ステートから“Ｂ”ステートへシフトするエラーの度合い（例えば、“ＡｔｏＢ”セルの個数）に着目した計算処理に基づいて、Ｆｉｎｅステージの初期プログラム電圧ＩＶＰＧＭｂにおけるより適した電圧値を設定できる。
これによって、Ｆｏｇｇｙ−Ｆｉｎｅ方式の書き込み動作におけるＦｉｎｅステージの初期プログラム電圧ＩＶＰＧＭｂの電圧値は、より適した値に設定される。
例えば、本実施形態において、初期プログラム電圧の設定処理に続いて、ステップアップ電圧の設定処理が実行される。
＜ステップＳ１２−１Ａ＞
ステップＳ１２−１Ａにおいて、メモリコントローラ１００は、“Ｃ”ステートから“Ｄ”ステートへシフトしたメモリセル（“ＣｔｏＤ”セル）を、ビットシフトテーブルＴＢＬｚを用いて検出する。例えば、メモリコントローラ１００は、“ＣｔｏＤ”セルの個数をカウントする。
＜ステップＳ１２−２Ａ＞
ステップＳ１２−１Ａにおいて、メモリコントローラ１００は、“Ｄ”ステートから“Ｅ”ステートへシフトしたメモリセル（“ＤｔｏＥ”セル）を、ビットシフトテーブルＴＢＬｚを用いて検出する。例えば、メモリコントローラ１００は、“ＤｔｏＥ”セルの個数をカウントする。
＜ステップＳ１２−３Ａ＞
ステップＳ１２−３Ａにおいて、メモリコントローラ１００は、“Ｅ”ステートから“Ｆ”ステートへシフトしたメモリセル（“ＥｔｏＦ”セル）を、ビットシフトテーブルＴＢＬｚを用いて検出する。例えば、メモリコントローラ１００は、“ＥｔｏＦ”セルの個数をカウントする。
＜ステップＳ１２−４Ａ＞
ステップＳ１２−４Ａにおいて、メモリコントローラ１００は、“Ｆ”ステートから“Ｇ”ステートへシフトしたメモリセル（“ＦｔｏＧ”セル）を、ビットシフトテーブルＴＢＬｚを用いて検出する。例えば、メモリコントローラ１００は、“ＦｔｏＧ”セルの個数をカウントする。
＜ステップＳ１３＞
ステップＳ１３において、メモリコントローラ１００は、ステップアップ電圧の設定処理を実行する。
メモリコントローラ１００は、ステップＳ１２−１ＡからステップＳ１２−４Ａまでの処理によって得られた検出結果（例えば、カウント数）に基づいて、ステップアップ電圧ｄＶＰＧＭの電圧値を取得する。
例えば、“ＣｔｏＤ”セルの発生数、“ＤｔｏＥ”セルの発生数、“ＥｔｏＦ”セルの発生数及び“ＦｔｏＧ”セルの発生数の合計がある基準値より小さい場合、メモリコントローラ１００は、ステップアップ電圧ｄＶＰＧＭの電圧値を維持又は増加するように、情報（例えば、ＤＡＣ値）を設定する。例えば、“ＣｔｏＤ”セル〜“ＦｔｏＧ”セルの発生数の合計がある基準値以上である場合、メモリコントローラ１００は、ステップアップ電圧ｄＶＰＧＭの電圧値を減少するように、情報（ＤＡＣ値）を設定する。
これによって、Ｆｏｇｇｙ−Ｆｉｎｅ方式の書き込み動作に用いられるステップアップ電圧ｄＶＰＧＭは、より適した電圧値に設定される。
Ｆｏｇｇｙ−Ｆｉｎｅ方式の書き込み動作を実行するメモリシステムにおいて、フルシーケンス方式の書き込み動作を実行するメモリシステムと同様に、読み出し動作の結果及びＥＣＣ処理の結果に基づいて、消去電圧に用いられる電圧が、決定されてもよい。
図２８のステップＳ２０，Ｓ２１に示されるように、ステップＳ１３におけるステップアップ電圧ｄＶＰＧＭの電圧値の設定処理の後、消去動作に用いられる電圧の設定処理（例えば、初期消去電圧ＩＶＥＲＡの適正化処理）が実行される。
ステップＳ２０，Ｓ２１において、メモリコントローラ１００は、“ＥｒｔｏＡ”セルの検出結果（“ＥｒｔｏＡ”セルの個数）に基づいて、初期消去電圧ＩＶＥＲＡの電圧値を決定する。
この後、ステップＳ９０において、メモリコントローラ１００は、初期プログラム電圧ＩＶＰＧＭの電圧値及びステップアップ電圧ｄＶＰＧＭの電圧値とともに、初期消去電圧ＩＶＥＲＡの電圧値に関して、電圧情報テーブルＴＢＬ内の値を更新する。
このように、本実施形態のメモリシステムにおいて、書き込み動作及び消去動作に用いられる各種の電圧が、より適した値に設定される。
図２９及び図３０を用いて、本実施形態のフラッシュメモリの変形例について、説明する。
Ｆｏｇｇｙ−Ｆｉｎｅ方式の書き込み動作の初期プログラム電圧ＩＶＰＧＭａ，ＩＶＰＧＭｂ及びステップ電圧ｄＶＰＧＭは、それぞれ異なる処理で、決定されてもよい。
図２９は、本実施形態における、Ｆｏｇｇｙ−Ｆｉｎｅ方式の書き込み動作に用いられる初期プログラム電圧の設定処理を説明するためのフローチャートである。
図２９の処理フローは、Ｆｏｇｇｙ−Ｆｉｎｅ方式の書き込み動作後の最初のパトロール動作時において、ステップアップ電圧の設定処理を実行せずに、初期プログラム電圧の設定処理のみを実行する処理フローを示している。
図２９に示されるように、パトロール動作の読み出し動作の結果及びＥＣＣ処理の結果に基づいて、計算処理が実行される（ステップＳ８）。“ＢｔｏＣ”セル及び“ＡｔｏＢ”セルの検出結果（カウントされたメモリセル数）に基づいて、Ｆｏｇｇｙステージの初期プログラム電圧ＩＶＰＧＭａ、Ｆｉｎｅステージの初期プログラム電圧ＩＶＰＧＭｂの電圧値が、それぞれ設定される（ステップＳ９−１Ａ，Ｓ９−２Ａ，Ｓ１０−１Ａ，Ｓ１０−２Ａ）。電圧情報テーブルＴＢＬの値が、設定された各初期プログラム電圧ＩＶＰＧＭａ，ＩＶＰＧＭｂに応じた値に、更新される（ステップＳ９０）。
これによって、初期プログラム電圧ＩＶＰＧＭの電圧値は、より適した値に設定される。
図３０は、本実施形態において、Ｆｏｇｇｙ−Ｆｉｎｅ方式の書き込み動作を用いたＮＡＮＤ型フラッシュメモリにおけるステップアップ電圧の初期値の設定を説明するためのフローチャートである。
図３０の処理フローは、Ｆｏｇｇｙ−Ｆｉｎｅ方式の書き込み動作後の最初のパトロール動作時において、初期プログラム電圧の設定処理を実行せずに、ステップアップ電圧の設定処理のみを実行する処理フローを示している。
図３０に示されるように、ステップＳ８の計算処理の後、“ＣｔｏＤ”セル、“ＤｔｏＥ”セル、“ＥｔｏＦ”セル及び“ＦｔｏＧ”セルが、検出される（ステップＳ１２−２Ａ〜Ｓ１２−４Ａ）。
“ＣｔｏＤ”セル、“ＤｔｏＥ”セル、“ＥｔｏＦ”セル及び“ＦｔｏＧ”セルの検出結果（カウントされたメモリセル数）に基づいて、ステップアップ電圧ｄＶＰＧＭの電圧値が、設定される（ステップＳ１３）。電圧情報テーブルＴＢＬの値が、設定されたステップアップ電圧ｄＶＰＧＭに応じた値に、更新される（ステップＳ９０）。
これによって、ステップアップ電圧ｄＶＰＧＭの電圧値は、より適した値に設定される。
尚、本実施形態において、Ｆｏｇｇｙ−Ｆｉｎｅ方式の書き込み動作を用いたＮＡＮＤ型フラッシュメモリにおいて、初期プログラム電圧ＩＶＰＧＭａ，ＩＶＰＧＭｂＭ及びステップアップ電圧ｄＶＰＧＭは、上述の図１２及び図１７の処理と実質的に同じ動作によって、実行されてもよい。
Ｆｏｇｇｙ−Ｆｉｎｅ方式の書き込み動作を用いたＮＡＮＤ型フラッシュメモリにおける消去電圧の初期値の設定が、初期プログラム電圧ＩＶＰＧＭａ，ＩＶＰＧＭｂ及びステップ電圧ｄＶＰＧＭの設定処理無しに、実行されてもよい。
本実施形態のメモリシステムにおいて、パトロール動作は、あるメモリ空間に対する読み出し動作及びＥＣＣ処理に加えて、ＥＣＣ処理の結果に基づく計算処理（ステップＳ８）、検出処理（Ｓ９−１Ａ，Ｓ９−２Ａ，Ｓ１２−１Ａ〜Ｓ１２−４Ａ）、各種の電圧の設定（Ｓ１０−１Ａ，Ｓ１０−２Ａ，Ｓ１３，Ｓ２１）及び電圧情報テーブルの更新（ステップＳ９０）を含む。但し、ステップＳ８〜Ｓ９０までの処理は、パトロール動作とは別の動作（シーケンス）として、扱われてもよい。
以上のように、本実施形態のメモリシステムは、上述の実施形態のメモリシステムの効果と実質的に同じ効果を得ることができる。
（４） 第４の実施形態
図３１乃至図３４を参照して、第４の実施形態のメモリシステム及びその制御方法について、説明する。
本実施形態において、ＬＭ−Ｆｉｎｅ方式の書き込み動作が、ＮＡＮＤ型フラッシュメモリの書き込み動作に用いられる。
ＬＭ−Ｆｉｎｅ方式の書き込み動作は、Ｆｏｇｇｙ−Ｆｉｎｅ方式の書き込み動作と同様に、２つのステージに分けてデータの書き込みを行うプログラム方式である。
図３１は、ＬＭ−Ｆｉｎｅ方式の書き込み動作を説明するための模式図である。
ＬＭ−Ｆｉｎｅ方式の書き込み動作において、ＬＭプログラムとＦｉｎｅプログラムとが、実行される。以下において、ＬＭプログラムが実行される段階は、ＬＭステージとよばれ、Ｆｉｎｅプログラムが実行される段階は、Ｆｉｎｅステージとよばれる。
図３１の（ａ）に示されるように、ＬＭプログラム（ＬＭステージ）において、２つの独立した閾値電圧分布８１１，８１２が、“Ｅｒ”ステートのメモリセルに対するプログラム電圧の印加によって、形成される。
例えば、分布８１１は、“Ｅｒ”ステートから“Ｃ”ステートにそれぞれ対応するデータが書き込まれるメモリセルを含む分布である。
分布８１２は、“Ｄ”ステートから“Ｇ”ステートにそれぞれ対応するデータが書き込まれるメモリセルを含む分布である。
図３１の（ｂ）に示されるように、Ｆｉｎｅプログラム（Ｆｉｎｅステージ）において、８つのステートにそれぞれ対応するように、データの書き込み（プログラム電圧の印加）が実行される。例えば、図８の例と同様に、下位のステートから上位のステートへのプログラム動作が、ステップアップ電圧が初期プログラム電圧に順次加算されながら、実行される。
ＬＭ−Ｆｉｎｅ方式の書き込み動作において、Ｆｉｎｅプログラムによって、“Ｅｒ”ステート、“Ａ”ステート、“Ｂ”ステート及び“Ｃ”ステートの分布のそれぞれが、分布８１１から形成され、“Ｄ”ステート、“Ｅ”ステート、“Ｆ”ステート及び“Ｇ”ステートの分布のそれぞれが、分布８１２から形成される。
これによって、メモリセルの閾値電圧が書き込むべきデータに対応する電圧値に、達する。
図３１の（ｃ）は、書き込み動作に用いられる電圧の設定に考慮すべき閾値電圧の変動を説明するための模式図である。
ＬＭ−Ｆｉｎｅ方式の書き込み動作において、書き込み動作のＦｉｎｅステージにおいて、分布８１１から“Ａ”、“Ｂ”及び“Ｃ”ステートに向かって及び分布８１２から“Ｅ”、“Ｆ”及び“Ｇ”ステートに向かって、メモリセルの閾値電圧が、プログラム電圧の印加によって上昇される。Ｆｉｎｅステージの開始から最初の数回の書き込みループにおいて、プログラム電圧の電圧値は、ステップアップ電圧の加算量が小さいため、初期プログラム電圧の大きさに依存する。
それゆえ、本書き込み方式において、Ｆｉｎｅステージ（Ｆｉｎｅプログラム）の初期プログラム電圧ＩＶＰＧＭ（以下では、“ＩＶＰＧＭｄ”とも表記する）の大きさは、“Ａ”ステートに対応する値（電圧値）から“Ｂ”ステートへ対応する値へ閾値電圧が変動したメモリセル（“ＡｔｏＢ”セル）の発生数９３に応じて設定されることが好ましい。
また、ＬＭステージ（ＬＭプログラム）の初期プログラム電圧ＩＶＰＧＭ（以下では、“ＩＶＰＧＭｃ”とも表記する）の大きさは、“Ｄ”ステートに対応する値から“Ｅ”ステートへ対応する値へ閾値電圧が変動したメモリセル（“ＤｔｏＥ”セル）の発生数９４に応じて、設定されることが好ましい。
ＬＭ−Ｆｉｎｅ方式の書き込み動作において、ステップアップ電圧ｄＶＰＧＭの電圧値は、“ＢｔｏＣ”セル、“ＣｔｏＤ”セル、“ＥｔｏＦ”セル及び“ＦｔｏＧ”セルの発生数に応じて、設定されることが好ましい。
（４ａ）動作例
図３２を参照して、本実施形態のメモリシステムの動作例について、説明する。
＜ステップＳ１〜Ｓ８＞
図３２に示されるように、上述の実施形態と同様に、メモリシステムの使用の開始後、デフォルトのプログラム電圧を用いて、ＬＭ−Ｆｉｎｅ方式の書き込み動作が、ＮＡＮＤフラッシュメモリ１０内の選択領域に対して実行される（ステップＳ１）。
ある期間の経過の後、メモリコントローラ１００は、パトロール動作を実行する（ステップＳ２）。パトロール動作の対象に属する全てのページ（例えば、ストリングユニット内の全てのページ）に対して、データの読み出しが実行される（ステップＳ３）。
ＥＣＣ処理が、全てのページの読み出しデータに対して実行される（ステップＳ４，Ｓ５，Ｓ６）。これによって、誤り訂正後読み出しデータが、生成される。
メモリコントローラ１００は、実行中のパトロール動作が、書き込み動作後の最初のパトロール動作であるか否か、判定する（ステップＳ７）。
実行中のパトロール動作が、書き込み動作後の最初のパトロール動作である場合、計算処理が、訂正前読み出しデータ及び訂正後読み出しデータを用いて、実行される（ステップＳ８）。これによって、ビットシフトテーブルＴＢＬｚが、作成される。
＜ステップＳ９−１Ｂ＞
ステップＳ９−１Ｂにおいて、本実施形態において、メモリコントローラ１００は、“Ｄ”ステートから“Ｅ”ステートへシフトしたメモリセル（“ＤｔｏＥ”セル）を、ビットシフトテーブルＴＢＬｚを用いて検出する。例えば、メモリコントローラ１００は、“ＤｔｏＥ”セルの個数をカウントする。
＜ステップＳ１０−１Ｂ＞
ステップＳ１０−１Ｂにおいて、メモリコントローラ１００は、ステップＳ９−１Ｂから得られた検出結果を用いて、ＬＭ−Ｆｉｎｅ方式の書き込み動作におけるＬＭステージ（ＬＭプログラム）の初期プログラム電圧ＩＶＰＧＭｃの電圧値の設定処理（例えば、電圧値の適正化処理）を実行する。
メモリコントローラ１００は、ステップＳ９−１Ｂの処理によって得られた検出結果（例えば、カウント数）に基づいて、ＬＭステージの初期プログラム電圧ＩＶＰＧＭｃの電圧値を取得する。
ＬＭ−Ｆｉｎｅ方式の書き込み動作において、ＬＭステージの初期プログラム電圧ＩＶＰＧＭｃの電圧値は、“Ｄ”ステートに対応するデータが書き込まれるメモリセルの閾値電圧に作用する。それゆえ、本実施形態のメモリシステムは、ステップＳ９−１Ｂにおける“Ｄ”ステートから“Ｅ”ステートへシフトするエラーの度合い（“ＤｔｏＥ”セルの個数）に着目した計算処理に基づいて、初期プログラム電圧ＩＶＰＧＭｃにおけるより適した電圧値を設定できる。
これによって、ＬＭ−Ｆｉｎｅ方式の書き込み動作に用いられるＬＭステージの初期プログラム電圧ＩＶＰＧＭｃの電圧値は、より適した値に設定される。
＜ステップＳ９−２Ｂ＞
ステップＳ９−２Ｂにおいて、本実施形態において、メモリコントローラ１００は、“Ａ”ステートから“Ｂ”ステートへシフトしたメモリセル（“ＡｔｏＢ”セル）を、ビットシフトテーブルＴＢＬｚを用いて検出する。例えば、メモリコントローラ１００は、“ＡｔｏＢ”セルの個数をカウントする。
＜ステップＳ１０−２Ｂ＞
ステップＳ１０−２Ｂにおいて、メモリコントローラ１００は、ステップＳ９−２Ｂから得られた検出結果を用いて、ＬＭ−Ｆｉｎｅ方式の書き込み動作におけるＦｉｎｅステージ（Ｆｉｎｅプログラム）の初期プログラム電圧ＩＶＰＧＭｄの電圧値の設定処理（例えば、電圧値の適正化処理）を実行する。
メモリコントローラ１００は、ステップＳ９−２Ｂの処理によって得られた検出結果（例えば、カウント数）に基づいて、初期プログラム電圧ＩＶＰＧＭｄの電圧値を取得する。
ＬＭ−Ｆｉｎｅ方式の書き込み動作において、Ｆｉｎｅステージにおける初期プログラム電圧ＩＶＰＧＭｄの電圧値は、“Ａ”ステートに対応するデータが書き込まれるメモリセルの閾値電圧に作用する。それゆえ、本実施形態のメモリシステムは、ステップＳ９−２Ｂにおける“Ａ”ステートから“Ｂ”ステートへシフトするエラーの度合い（“ＡｔｏＢ”セルの個数）に着目した計算処理に基づいて、初期プログラム電圧ＩＶＰＧＭｄにおけるより適した電圧値を設定できる。
これによって、ＬＭ−Ｆｉｎｅ方式の書き込み動作に用いられるＦｉｎｅステージの初期プログラム電圧ＩＶＰＧＭｄの電圧値は、より適した値に設定される。
例えば、本実施形態において、初期プログラム電圧の設定処理に続いて、ステップアップ電圧の設定処理が実行される。
＜ステップＳ１２−１Ｂ＞
ステップＳ１２−１Ｂにおいて、メモリコントローラ１００は、“ＢｔｏＣ”セルを、ビットシフトテーブルＴＢＬｚを用いて検出する。例えば、メモリコントローラ１００は、“ＢｔｏＣ”セルの個数をカウントする。
＜ステップＳ１２−２Ｂ＞
ステップＳ１２−２Ｂにおいて、メモリコントローラ１００は、“ＣｔｏＤ”セルを、ビットシフトテーブルＴＢＬｚを用いて検出する。例えば、メモリコントローラ１００は、“ＣｔｏＤ”セルの個数をカウントする。
＜ステップＳ１２−３Ｂ＞
ステップＳ１２−３Ｂにおいて、メモリコントローラ１００は、“ＥｔｏＦ”セルを、ビットシフトテーブルＴＢＬｚを用いて検出する。例えば、メモリコントローラ１００は、“ＥｔｏＦ”セルの個数をカウントする。
＜ステップＳ１２−４Ｂ＞
ステップＳ１２−４Ｂにおいて、メモリコントローラ１００は、“ＦｔｏＧ”セルを、ビットシフトテーブルＴＢＬｚを用いて検出する。例えば、メモリコントローラ１００は、“ＦｔｏＧ”セルの個数をカウントする。
＜ステップＳ１３＞
ステップＳ１３において、メモリコントローラ１００は、ステップアップ電圧の設定処理を実行する。
メモリコントローラ１００は、ステップＳ１２−１ＢからステップＳ１２−４Ｂまでの処理によって得られた検出結果（例えば、カウント数）に基づいて、ステップアップ電圧ｄＶＰＧＭの電圧値を取得する。
これによって、ＬＭ−Ｆｉｎｅ方式の書き込み動作に用いられるステップアップ電圧ｄＶＰＧＭは、より適した電圧値に設定される。
ＬＭ−Ｆｉｎｅ方式の書き込み動作を実行するＮＡＮＤフラッシュメモリを含むメモリシステムにおいて、上述の実施形態と同様に、読み出し動作の結果及びＥＣＣ処理の結果に基づいて、消去電圧に用いられる電圧が、決定されてもよい。
図３２のステップＳ２０，Ｓ２１に示されるように、ステップＳ１３のステップアップ電圧ｄＶＰＧＭの電圧値の設定処理の後、消去動作に用いられる電圧の設定処理（例えば、初期消去電圧ＩＶＥＲＡの適正化処理）が実行される。
ステップＳ２０，Ｓ２１において、メモリコントローラ１００は、“ＥｒｔｏＡ”セルの検出結果（“ＥｒｔｏＡ”セルの個数）に基づいて、初期消去電圧ＩＶＥＲＡの電圧値を決定する。
この後、ステップＳ９０において、メモリコントローラ１００は、初期プログラム電圧ＩＶＰＧＭの電圧値及びステップアップ電圧ｄＶＰＧＭの電圧値とともに、初期消去電圧ＩＶＥＲＡの電圧値に関して、電圧情報テーブルＴＢＬ内の値を更新する。
このように、本実施形態のメモリシステムにおいて、書き込み動作及び消去動作に用いられる各種の電圧が、より適した値に設定される。
図３３及び図３４を用いて、本実施形態のメモリシステムの変形例について説明する。 ＬＭ−Ｆｉｎｅ方式の書き込み動作の初期プログラム電圧ＩＶＰＧＭｃ，ＩＶＰＧＭｄ及びステップ電圧ｄＶＰＧＭは、それぞれ異なる処理で、決定されてもよい。
図３３は、本実施形態における、ＬＭ−Ｆｉｎｅ方式の書き込み動作に用いられる初期プログラム電圧の設定処理を説明するためのフローチャートである。
図３３の処理フローは、ＬＭ−Ｆｉｎｅ方式の書き込み動作後の最初のパトロール動作時において、ステップアップ電圧の設定処理を実行せずに、初期プログラム電圧の設定処理のみを実行する処理フローを示している。
図３３に示されるように、パトロール動作の読み出し動作の結果及びＥＣＣ処理の結果に基づいて、計算処理が実行される（ステップＳ８）。この後、“ＤｔｏＥ”及び“ＡｔｏＢ”セルの検出結果（カウントされたメモリセル数）に基づいて、ＬＭステージの初期プログラム電圧ＩＶＰＧＭｃの電圧値及びＦｉｎｅステージの初期プログラム電圧ＩＶＰＧＭｄの電圧値が、それぞれ設定される（ステップＳ９−１Ｂ，Ｓ９−２Ｂ，Ｓ１０−１Ｂ，Ｓ１０−２Ｂ）。電圧情報テーブルＴＢＬの値が、設定された初期プログラム電圧ＩＶＰＧＭｃ，ＩＶＰＧＭｄに応じた値に、更新される（ステップＳ９０）。
これによって、初期プログラム電圧ＩＶＰＧＭの電圧値は、より適した値に設定される。
図３４は、本実施形態において、ＬＭ−Ｆｉｎｅ方式の書き込み動作を用いたＮＡＮＤ型フラッシュメモリにおけるステップアップ電圧の初期値の設定を説明するためのフローチャートである。
図３４の処理フローは、ＬＭ−Ｆｉｎｅ方式の書き込み動作後の最初のパトロール動作時において、初期プログラム電圧の設定処理を実行せずに、ステップアップ電圧の設定処理を実行のみを実行する処理フローを示している。
図３４に示されるように、ステップＳ８の計算処理の後、“ＢｔｏＣ”セル、“ＣｔｏＤ”セル、“ＥｔｏＦ”セル及び“ＦｔｏＧ”セルが、検出される（ステップＳ１２−１Ｂ〜Ｓ１２−４Ｂ）。
“ＢｔｏＣ”セル、“ＣｔｏＤ”セル、“ＥｔｏＦ”セル及び“ＦｔｏＧ”セルの検出結果（カウントされたメモリセル数）に基づいて、ステップアップ電圧ｄＶＰＧＭの電圧値が、設定される（ステップＳ１３）。電圧情報テーブルＴＢＬの値が、設定されたステップアップ電圧ｄＶＰＧＭに応じた値に、更新される（ステップＳ９０）。
例えば、“ＢｔｏＣ”セルの発生数、“ＣｔｏＤ”セルの発生数、“ＥｔｏＦ”セルの発生数及び“ＦｔｏＧ”セルの発生数の合計がある基準値より小さい場合、メモリコントローラ１００は、ステップアップ電圧ｄＶＰＧＭの電圧値を維持又は増加するように、情報（例えば、ＤＡＣ値）を設定する。例えば、“ＢｔｏＣ”セル、“ＣｔｏＤ”セル、“ＥｔｏＦ”セル及び“ＦｔｏＧ”セルの発生数の合計がある基準値以上である場合、メモリコントローラ１００は、ステップアップ電圧ｄＶＰＧＭの電圧値を減少するように、情報（ＤＡＣ値）を設定する。
これによって、ステップアップ電圧ｄＶＰＧＭの電圧値は、より適した値に設定される。
尚、本実施形態において、ＬＭ−Ｆｉｎｅ方式の書き込み動作を用いたＮＡＮＤ型フラッシュメモリにおいて、初期プログラム電圧ＩＶＰＧＭ及びステップアップ電圧ｄＶＰＧＭは、上述の図１２及び図１７の処理と実質的に同じ動作によって、実行されてもよい。
ＬＭ−Ｆｉｎｅ方式の書き込み動作を用いたＮＡＮＤ型フラッシュメモリにおける消去電圧の初期値の設定が、初期プログラム電圧ＩＶＰＧＭ及びステップ電圧ｄＶＰＧＭの設定処理無しに、実行されてもよい。
以上のように、本実施形態のメモリシステムにおいて、パトロール動作は、あるメモリ空間に対する読み出し動作及びＥＣＣ処理に加えて、ＥＣＣ処理の結果に基づく計算処理（ステップＳ８）、検出処理（Ｓ９−１Ａ，Ｓ９−２Ｂ，Ｓ１２−１Ｂ〜Ｓ１２−４Ｂ）、各種の電圧の設定（Ｓ１０−１Ｂ，Ｓ１０−２Ｂ，Ｓ１３，Ｓ２１）及び電圧情報テーブルの更新（ステップＳ９０）を含む。但し、ステップＳ８〜Ｓ９０までの処理は、パトロール動作とは別の動作（シーケンス）として、扱われてもよい。
以上のように、本実施形態のメモリシステムは、上述の実施形態のメモリシステムの効果と実質的に同じ効果を得ることができる。
（５） 第５の実施形態
図３５を参照して、第５の実施形態のメモリシステム及びその制御方法について、説明する。
上述の実施形態において、パトロール動作における読み出し動作の結果に基づいて、フラッシュメモリの動作に用いられる各種の電圧に対する適正化処理が実行されている。
但し、メモリシステムの仕様又はユーザの設定に応じて、コントローラがパトロールを実行しない場合がある。このようなメモリシステムは、読み出し動作の結果を用いて、フラッシュメモリの動作に用いられる各種の電圧の適正化処理を、実行できる。
以下において、ホストデバイス２からの指示（要求）による読み出し動作（ホストリード）の結果に基づいて、消去電圧の適正化処理を行う例について、説明する。
（５ａ）動作例
図３５を参照して、本実施形態のメモリシステムにおけるホストリードの結果に基づいた消去電圧の設定処理について説明する。
図３５は、本実施形態のメモリシステムの変形例の一例を示すフローチャートである。
図３５に示されるように、本実施形態において、ＮＡＮＤフラッシュメモリ１０に対する書き込み動作及び読み出し動作が、実行される（ステップＳ１）。
＜ステップＳ２Ｌ＞
ステップＳ２Ｌにおいて、読み出し動作時、メモリコントローラ１００は、コマンドに応答してこれから実行される読み出し動作が、書き込み動作後の最初の下位ページの読み出しか否か判定する。実行される読み出し動作が、書き込み動作後の最初の下位ページの読み出しではない場合（ステップＳ２Ｌの“Ｎｏ”の場合）、本例のフローは終了する。
＜ステップＳ３−１Ｌ＞
実行される読み出し動作が書き込み動作後の最初の下位ページの読み出しである場合（ステップＳ２Ｌの“Ｙｅｓ”の場合）、フラッシュメモリ１０は、下位ページの読み出しを選択アドレスに対して実行する。
＜ステップＳ３−２＞
ステップＳ３−２において、メモリコントローラ１００は、下位ページの読み出しの後、選択アドレス（選択ワード線に属するメモリセル）に対する電圧ＶＣＲを用いたシングルステートリード（以下では、ＣＲ読み出しともよぶ）を、下位ページの読み出しを実行したフラッシュメモリ１０に実行させる。これによって、下位ページの読み出しにおける選択セルが、電圧ＶＣＲでオンしたか否か判定される。
ＣＲ読み出しの後、メモリコントローラ１００は、上述の実施形態と同様に、ＥＣＣ処理（ステップＳ４，Ｓ５，Ｓ６−１）及び計算処理（ステップＳ８）（及びリトライシーケンス）を、実行する。
＜ステップＳ２０＞
ステップＳ２０において、メモリコントローラ１００は、下位ページ読み出し、ＣＲ読み出しの結果及びＥＣＣ処理の結果を用いた計算処理の結果に基づいて、“ＥｒｔｏＡ”セルの検出及びカウントを実行する。
＜ステップＳ２１＞
ステップＳ２１において、メモリコントローラ１００は、“ＥｒｔｏＡ”セルの検出結果に基づいて、初期消去電圧ＩＶＥＲＡの設定（初期消去電圧ＩＶＥＲＡの適正化処理）を実行する。
この後、メモリコントローラ１００は、初期消去電圧ＩＶＥＲＡの設定の結果を、電圧情報テーブルＴＢＬに書き込む。これによって、電圧情報テーブルＴＢＬが、更新される（ステップＳ９０）。
以上のように、本実施形態によれば、ホストリードによる１つのページの読み出し結果を用いて、消去動作に用いられる電圧（例えば、初期消去電圧）をより適した値に設定できる。
したがって、本実施形態のメモリシステムは、上述の実施形態と同様の結果を得ることができる。
（６） 変形例
図３６乃至図４１を参照して、実施形態のメモリシステムの変形例について説明する。
上述のように、パトロール動作を実行しないメモリシステムにおいて、ホストリード時における読み出し動作の結果及びＥＣＣ処理の結果に基づいて、ステートシフトセルが検出されてもよい。これによって得られた結果に対する計算処理によって、上述の実施形態のように、初期プログラム電圧及びステップアップ電圧の大きさが、より適した値に設定されてもよい。
（６ａ）“ＡｔｏＢ”セルの検出
図３６は、本実施形態のメモリシステムの変形例の一例を示すフローチャートである。
図３６に示されるように、本実施形態において、ＮＡＮＤフラッシュメモリ１０に対する書き込み動作及び読み出し動作が、実行される（ステップＳ１）。
＜ステップＳ２Ｍ＞
ステップＳ２Ｍにおいて、読み出し動作時、メモリコントローラ１００は、コマンドに応答してこれから実行される読み出し動作が、書き込み動作後の最初の中位ページの読み出しか否か判定する。実行される読み出し動作が、書き込み動作後の最初の中位ページの読み出しではない場合（ステップＳ２Ｍの“Ｎｏ”の場合）、本例のフローは終了する。 ＜ステップＳ３−１Ｍ＞
実行される読み出し動作が書き込み動作後の最初の中位ページの読み出しである場合（ステップＳ２Ｍの“Ｙｅｓ”の場合）、ステップＳ３−１Ｍにおいて、フラッシュメモリ１０は、中位ページの読み出しを選択アドレスに対して実行する。
＜ステップＳ３−２＞
ステップＳ３−２において、メモリコントローラ１００は、中位ページの読み出しの後、選択アドレスに対する電圧ＶＣＲを用いたシングルステートリード（ＣＲ読み出し）を、中位ページの読み出しを実行したフラッシュメモリ１０に実行させる。これによって、中位ページの読み出しにおける選択セルが、電圧ＶＣＲでオンしたか否か判定される。
ＣＲ読み出しの後、メモリコントローラ１００は、上述の実施形態と同様に、ＥＣＣ処理（ステップＳ４〜Ｓ６−１）及び計算処理（ステップＳ８）（及びリトライシーケンス）を、実行する。
＜ステップＳ２０Ａ＞
ステップＳ２０Ａにおいて、メモリコントローラ１００は、中位ページ読み出し、ＣＲ読み出しの結果及びＥＣＣ処理の結果を用いた計算処理の結果に基づいて、“ＡｔｏＢ”セルの検出及びカウントを実行する。
＜ステップＳ８０＞
ステップＳ８０において、メモリコントローラ１００は、“ＡｔｏＢ”セルの検出及びカウントを、メモリ又は管理テーブルに格納する。
＜ステップＳ８１＞
ステップＳ８１において、メモリコントローラ１００は、“ＡｔｏＢ”セルの検出結果及び他のステートに関するステートシフトセル（“ＢｔｏＣ”セル〜“ＦｔｏＧ”セル）の検出結果ＳＳに基づいて、初期プログラム電圧ＩＶＰＧＭ及びステップアップ電圧ｄＶＰＧＭのうち少なくとも一方の設定（電圧値の適正化処理）を実行する。
この後、メモリコントローラ１００は、電圧の設定の結果を、電圧情報テーブルＴＢＬに書き込む。これによって、電圧情報テーブルＴＢＬが、更新される（ステップＳ９０）。
（６ｂ）“ＢｔｏＣ”セルの検出
図３７は、本実施形態のメモリシステムの変形例の一例を示すフローチャートである。
図３７に示されるように、本実施形態において、ＮＡＮＤフラッシュメモリ１０に対する書き込み動作及び読み出し動作が、実行される（ステップＳ１）。
＜ステップＳ２Ｕ＞
ステップＳ２Ｕにおいて、読み出し動作時、メモリコントローラ１００は、コマンドに応答してこれから実行される読み出し動作が、書き込み動作後の最初の上位ページの読み出しか否か判定する。実行される読み出し動作が、書き込み動作後の最初の上位ページの読み出しではない場合（ステップＳ２Ｕの“Ｎｏ”の場合）、本例のフローは終了する。 ＜ステップＳ３−１Ｕ＞
実行される読み出し動作が書き込み動作後の最初の上位ページの読み出しである場合（ステップＳ２Ｕの“Ｙｅｓ”の場合）、フラッシュメモリ１０は、上位ページの読み出しを選択アドレスに対して実行する。
＜ステップＳ３−３＞
ステップＳ３−３において、メモリコントローラ１００は、上位ページの読み出しの後、選択アドレスに対する電圧ＶＥＲを用いたシングルステートリード（ＥＲ読み出し）を、上位ページの読み出しを実行したフラッシュメモリ１０に実行させる。これによって、上位ページの読み出しにおける選択セルが、電圧ＶＥＲでオンしたか否か判定される。
ＥＲ読み出しの後、メモリコントローラ１００は、上述の実施形態と同様に、ＥＣＣ処理（ステップＳ４〜Ｓ６−１）及び計算処理（ステップＳ８）（及びリトライシーケンス）を、実行する。
＜ステップＳ２０Ｂ＞
ステップＳ２０Ｂにおいて、メモリコントローラ１００は、上位ページ読み出し、ＥＲ読み出しの結果及びＥＣＣ処理の結果を用いた計算処理の結果に基づいて、“ＢｔｏＣ”セルの検出及びカウントを実行する。
＜ステップＳ８０＞
ステップＳ８０において、メモリコントローラ１００は、“ＢｔｏＣ”セルの検出及びカウントを、メモリ又は管理テーブルに格納する。
＜ステップＳ８１＞
ステップＳ８０において、メモリコントローラ１００は、“ＢｔｏＣ”セルの検出結果及び他のステートに関するステートシフトセルに基づいて、初期プログラム電圧及びステップアップ電圧のうち少なくとも一方の設定（電圧値の適正化処理）を実行する。
この後、メモリコントローラ１００は、電圧の設定の結果を、電圧情報テーブルＴＢＬに書き込む。これによって、電圧情報テーブルＴＢＬが、更新される（ステップＳ９０）。
（６ｃ）“ＣｔｏＤ”セルの検出
図３８は、本実施形態のメモリシステムの変形例の一例を示すフローチャートである。
図３８に示されるように、“ＣｔｏＤ”セルの検出は、“ＡｔｏＢ”セルの検出と同様に、中位ページの読み出し時に実行される（ステップＳ２Ｍ，Ｓ３−１Ｍ）。
中位ページの読み出しの後、メモリコントローラ１００は、フラッシュメモリ１０に、ＣＲ読み出しを実行させる（ステップＳ３−２）。
ステップＳ３−３において、メモリコントローラ１００は、ＣＲ読み出しの後、電圧ＶＥＲを用いたシングルステートリード（ＥＲ読み出し）を、フラッシュメモリ１０に実行させる。
上述のように、メモリコントローラ１００は、中位ページの読み出し結果（及びＥＲ読み出しの結果）に対して、ＥＣＣ処理及び計算処理を実行する。（ステップＳ４〜Ｓ８）
これによって、“ＣｔｏＤ”セルが検出及びカウントされる（ステップＳ２０Ｃ）。例えば、“ＣｔｏＤ”セルの検出結果及びカウント数は、一時的に保存される（ステップＳ８０）。
この後、メモリコントローラ１００は、“ＣｔｏＤ”セルの検出結果と他のステートシフトセルの検出結果とを用いて、初期プログラム電圧及びステップアップ電圧のうち少なくとも一方の設定（電圧値の適正化処理）を実行する（ステップＳ８１）。
メモリコントローラ１００は、電圧の設定の結果を、電圧情報テーブルＴＢＬに書き込む。これによって、電圧情報テーブルＴＢＬが、更新される（ステップＳ９０）。
（６ｄ）“ＤｔｏＥ”セルの検出
図３９は、本実施形態のメモリシステムの変形例の一例を示すフローチャートである。
図３９に示されるように、“ＤｔｏＥ”セルの検出は、“ＥｒｔｏＡ”セルの検出と同様に、下位ページの読み出し時に実行される（ステップＳ２Ｌ，Ｓ３−１Ｌ）。
下位ページの読み出しの後、メモリコントローラ１００は、フラッシュメモリ１０に、ＣＲ読み出しを実行させる（ステップＳ３−２）。
上述のように、メモリコントローラ１００は、下位ページの読み出し結果（及びＣＲ読み出しの結果）に対して、ＥＣＣ処理（ステップＳ４〜Ｓ６−１）及び計算処理（ステップＳ８）を実行する。
これによって、“ＤｔｏＥ”セルが検出及びカウントされる（ステップＳ２０Ｄ）。例えば、“ＤｔｏＥ”セルの検出結果及びカウント数は、一時的に保存される（ステップＳ８０）。
この後、メモリコントローラ１００は、“ＤｔｏＥ”の検出結果と他のステートシフトセルの検出結果とを用いて、初期プログラム電圧及びステップアップ電圧のうち少なくとも一方の設定（電圧値の適正化処理）を実行する（ステップＳ８１）。
メモリコントローラ１００は、電圧の設定の結果を、電圧情報テーブルＴＢＬに書き込む。これによって、電圧情報テーブルＴＢＬが、更新される（ステップＳ９０）。
（６ｅ）“ＥｔｏＦ”セルの検出
図４０は、本実施形態のメモリシステムの変形例の一例を示すフローチャートである。
図４０に示されるように、“ＥｔｏＦ”セルの検出は、“ＡｔｏＢ”セルの検出と同様に、中位ページの読み出し時に実行される（ステップＳ２Ｍ，Ｓ３−１Ｍ）。
中位ページの読み出しの後、メモリコントローラ１００は、フラッシュメモリ１０に、ＥＲ読み出しを実行させる（ステップＳ３−３）。
上述のように、メモリコントローラ１００は、中位ページの読み出し結果（及びＥＲ読み出しの結果）に対して、ＥＣＣ処理（ステップＳ４〜Ｓ６−１）及び計算処理（ステップＳ８）を実行する。
これによって、“ＥｔｏＦ”セルが検出及びカウントされる（ステップＳ２０Ｅ）。例えば、“ＥｔｏＦ”セルの検出結果及びカウント数は、一時的に保存される（ステップＳ８０）。
この後、メモリコントローラ１００は、“ＥｔｏＦ”セルの検出結果と他のステートシフトセルの検出結果とを用いて、初期プログラム電圧及びステップアップ電圧のうち少なくとも一方の設定（電圧値の適正化処理）を実行する（ステップＳ８１）。
メモリコントローラ１００は、電圧の設定の結果を、電圧情報テーブルＴＢＬに書き込む。これによって、電圧情報テーブルＴＢＬが、更新される（ステップＳ９０）。
（６ｆ）“ＦｔｏＧ”セルの検出
図４１は、本実施形態のメモリシステムの変形例の一例を示すフローチャートである。
図４１に示されるように、“ＦｔｏＧ”セルの検出は、“ＢｔｏＣ”セルの検出と同様に、上位ページの読み出し時に実行される（ステップＳ２Ｕ，Ｓ３−１Ｕ）。
上位ページの読み出しの後、メモリコントローラ１００は、フラッシュメモリ１０に、ＥＲ読み出しを実行させる（ステップＳ３−３）。
上述のように、メモリコントローラ１００は、上位ページの読み出し結果（及びＥＲ読み出しの結果）に対して、ＥＣＣ処理（ステップＳ４〜Ｓ６−１）及び計算処理（ステップＳ８）を実行する。
これによって、“ＦｔｏＧ”セルが検出及びカウントされる（ステップＳ２０Ｆ）。例えば、“ＦｔｏＧ”セルの検出結果及びカウント数は、一時的に保存される（ステップＳ８０）。
この後、メモリコントローラ１００は、“ＦｔｏＧ”セルの検出結果と他のステートシフトセルの検出結果とを用いて、初期プログラム電圧及びステップアップ電圧のうち少なくとも一方の設定（電圧値の適正化処理）を実行する（ステップＳ８１）。
メモリコントローラ１００は、電圧の設定の結果を、電圧情報テーブルＴＢＬに書き込む。これによって、電圧情報テーブルが、更新される（ステップＳ９０）。
（６ｇ）まとめ
以上のように、本実施形態のメモリシステムの変形例は、パトロール動作以外の読み出し動作（例えば、ホストリード）の結果を用いて、書き込み動作に用いられる複数の電圧を設定できる。
したがって、本実施形態のメモリシステムは、上述の実施形態と同様の効果を得ることができる。
（７）その他
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…メモリシステム、２…ホストデバイス、１１…メモリセルアレイ、１２…ロウデコーダ、１３…ドライバ、１４…センスアンプモジュール、１７…シーケンサ、１００…メモリコントローラ、１２０…メモリ、１３０…プロセッサ、１４０…バッファメモリ、１５０…ＮＡＮＤインターフェース回路、１６０…ＥＣＣ回路、１７０…ＮＡＮＤコントローラ群、２００…ＮＡＮＤパッケージ群。

Claims (8)

  1. 複数のメモリセルを含む半導体記憶装置と、
    前記半導体記憶装置に対して、書き込み動作及び読み出し動作を命令するメモリコントローラと、
    を具備し、
    前記メモリコントローラは、
    第１の電圧を用いた第１の書き込み動作を、前記半導体記憶装置に実行させ、
    前記読み出し動作において、前記複数のメモリセルのうち閾値電圧が記憶すべきデータに対応する電圧値より高い閾値電圧を有する第１のメモリセルを検出し、
    前記第１のメモリセルの検出結果に基づいて、前記第１の書き込み動作の後の第２の書き込み動作に用いられる第２の電圧を設定する、
    メモリシステム。
  2. 前記第１のメモリセルの検出結果は、前記第１のメモリセルの個数であり、
    前記個数が、第１の基準値より小さい場合、前記メモリコントローラは、前記第２の電圧を前記第１の電圧より高くし、
    前記個数が、前記第１の基準値以上である場合、前記メモリコントローラは、前記第２の電圧を前記第１の電圧より低くする、
    請求項１に記載のメモリシステム。
  3. 前記第１の電圧及び前記第２の電圧のそれぞれは、初期プログラム電圧である、
    請求項１又は２記載のメモリシステム。
  4. 前記第１の電圧及び前記第２の電圧のそれぞれは、初期プログラム電圧に加算されるステップアップ電圧の電圧値である、
    請求項１又は３に記載のメモリシステム。
  5. 前記メモリコントローラは、消去動作を、前記半導体記憶装置に命令し、
    前記メモリコントローラは、前記読み出し動作の結果に基づいて、前記消去動作に用いられる第３の電圧を、設定する、
    請求項１乃至４のうちいずれか１項に記載のメモリシステム。
  6. 前記読み出し動作は、前記半導体記憶装置に対するパトロール動作時に実行される、
    請求項１乃至５のうちいずれか１項に記載のメモリシステム。
  7. 前記読み出し動作は、ホストデバイスからの指示に基づいて、実行される、
    請求項１乃至５のうちいずれか１項に記載のメモリシステム。
  8. 前記第２の書き込み動作は、前記検出された第１のメモリセルを含むメモリセル群に対する第１の書き込み動作の後に実行される書き込み動作である、
    請求項１乃至７のうちいずれか１項に記載のメモリシステム。
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