DE19732671C2 - Hysterese-Eingangspuffer - Google Patents
Hysterese-EingangspufferInfo
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Description
Die vorliegende Erfindung betrifft einen Eingangspuffer einer
Halbleitervorrichtung und insbesondere einen Differenzverstär
kertyp-Eingangspuffer mit Hystereseeigenschaft.
Im allgemeinen wird ein Invertertyp-Eingangspuffer verwendet, um
ein externes Signal so anzulegen, daß es als ein internes Signal
in einer Halbleitervorrichtung dient.
Anstelle eines derartigen Inverter-Eingangspuffers ist auch ein
Differenzverstärkertyp-Eingangspuffer vorgesehen, der einen Ver
gleicher umfaßt, um ein externes Signal mit einer internen Stan
dardspannung zu vergleichen. Verglichen mit einem Invertertyp-
Eingangspuffer hat der Differenzverstärkertyp-Eingangspuffer eine
bevorzugte Rauschspanne. Auch kann der Differenzverstärkertyp-
Eingangspuffer die Schwankung der Standardspannung verwenden, um
einfach eine Hystereseeigenschaft zu gewinnen.
Wie in Fig. 1 gezeigt ist, umfaßt ein herkömmlicher Invertertyp-
Eingangspuffer einen PMOS-Transistor MP1, an dessen Gate ein
Eingangssignal VIN liegt und dessen Source mit einer Versorgungs
spannung VCC beaufschlagt ist, einen NMOS-Transistor MN1, an
dessen Gate ein Freigabesignal EN liegt und dessen Drain mit
Drain des PMOS-Transistors MP1 verbunden ist, einen NMOS-Tran
sistor MN2, an dessen Gate das Eingangssignal VIN liegt, dessen
Drain mit Source des NMOS-Transistors MN1 verbunden ist und des
sen Source mit einer Massespannung VSS beaufschlagt ist, und ein
NAND-Gatter NAND1 zum NAND-Verknüpfen des Freigabesignales EN und
des Drainsignales des PMOS-Transistors MP1 und zum anschließenden
Erzeugen eines Ausgangssignales VOUT.
Wenn hier das Eingangssignal VIN immer an dem Innern des Inver
ters liegt, erfordert der Eingangspuffer nicht den NMOS-Tran
sistor MN1 und das Freigabesignal EN, so daß das NAND-Gatter
NAND1 durch einen Inverter ersetzt werden kann.
Der Betrieb des so aufgebauten herkömmlichen Invertertyp-Eingangs
puffers wird nunmehr anhand der Fig. 1 erläutert.
Wenn zunächst das Freigabesignal EN auf einem niedrigen Pegel
ist, d. h., wenn es abgeschaltet ist, wird der PMOS-Transistor
MP1 eingeschaltet, und der NMOS-Transistor MN2 wird abgeschaltet
in einem Fall, in welchem das Eingangssignal VIN auf einem niedri
gen Pegel ist. Daher verläuft die Versorgungsspannung VCC durch
den PMOS-Transistor MP1 und liegt an einem Eingang des NAND-
Gatters NAND1. Zu dieser Zeit ist der NMOS-Transistor MN1 ausge
schaltet, so daß ein Strompfad zwischen der Versorgungsspannung
VCC und der Massespannung VSS gesperrt ist. Als ein Ergebnis
liegt an einem anderen Eingang des NAND-Gatters NAND1 ein Nieder
pegel-Freigabesignal EN. Demgemäß ist das Ausgangssignal VOUT des
NAND-Gatters NAND1 auf einen hohen Pegel geschaltet. Auch wenn
das Eingangssignal VIN auf einem hohen Pegel in einem Zustand
ist, in welchem das Freigabesignal EN abgeschaltet ist, ist der
PMOS-Transistor MP1 ausgeschaltet, so daß der Strompfad der Ver
sorgungsspannung VCC unterbrochen ist, und der NMOS-Transistor
MN2 wird eingeschaltet. Da der NMOS-Transistor MN1 ausgeschaltet
ist, ist der Eingangsanschluß des NAND-Gatters NAND1, der mit
einem Drainknoten des PMOS-Transistors MP1 verbunden ist, erdfrei
bzw. "schwimmend". Das Freigabesignal eines niedrigen Pegels
liegt an dem Anschluß des NAND-Gatters NAND1, so daß das Ausgangs
signal VOUT auf einen hohen Pegel geschaltet ist. Wenn folglich
das Freigabesignal EN auf einem niedrigen Pegel ist, da ein
Hochpegel-Ausgangssignal VOUT unabhängig von der Schwankung des
Eingangssignales VIN ausgegeben wird, wird die Schaltung in
Fig. 1 nicht als ein Invertertyp-Eingangspuffer betrieben.
Wenn inzwischen das Freigabesignal EN auf einem hohen Pegel ist,
d. h., wenn es eingeschaltet ist, wird der PMOS-Transistor MP1
eingeschaltet, und der NMOS-Transistor MN1 wird in einem Fall
ausgeschaltet, in welchem das Eingangssignal VIN auf einem nied
rigen Pegel ist. Daher verläuft die Versorgungsspannung VCC durch
den PMOS-Transistor MP1 und liegt an einem Eingang des NAND-
Gatters NAND1. Zu dieser Zeit ist der NMOS-Transistor MN2 ausge
schaltet, so daß der andere Eingangsanschluß der Eingangsan
schlüsse des NAND-Gatters NAND1 mit einem Hochpegelsignal beauf
schlagt ist, und demgemäß wird das Ausgangssignal VOUT des NAND-
Gatters NAND1 auf einen niedrigen Pegel geschaltet. Sodann wird
in einem Zustand, in welchem das Freigabesignal EN eingeschaltet
ist und falls das Eingangssignal VIN auf einem hohen Pegel ist,
der PMOS-Transistor MP1 ausgeschaltet, und der Strompfad wird
gestoppt, während der NMOS-Transistor MN1 eingeschaltet wird, so
daß der Strompfad mit der Massespannung VSS verbunden ist und an
einem Eingangsanschluß hiervon ein Hochpegel-Freigabesignal EN
liegt. Als ein Ergebnis wird das Ausgangssignal VOUT des NAND-
Gatters NAND1 auf einen hohen Pegel geschaltet.
Gemäß einem Spannungspegel der jeweiligen Drains des PMOS-Tran
sistors MP1 und des NMOS-Transistors MN1, die mit einem Eingangs
anschluß des NAND-Gatters NAND1 verbunden sind, wird der Pegel
des Signales VOUT bestimmt, das von dem NAND-Gatter NAND1 ausge
geben ist. Da der Drainspannungspegel gemäß der Versorgungsspan
nung, der Temperatur und einem Masseprellen veränderlich ist,
kann ein Fehlbetrieb des NAND-Gatters NAND1 auftreten. Auch wird
proportional zu einem Größenverhältnis eines PMOS-Transistors P1
zu NMOS-Transistoren MN1, MN2 der Drainspannungspegel bestimmt.
Da der vorbestimmte Pegel einem Eingangsspannenbereich des NAND-
Gatters NAND1 entweichen kann, kann ein Fehlerausgangssignal VOUT
auftreten.
Das Problem eines in Fig. 1 gezeigten Invertertyp-Eingangspuf
fers liegt darin, daß eine geringe Rauschspanne vorliegt. Auch
sind Ansprechkennlinien merklich abhängig von Temperatur und
Masseprellen-Zustand veränderlich. Insbesondere liegt eine
Auslegungsschwierigkeit aufgrund einer beträchtlichen Änderung
der Versorgungsspannung VCC vor, die merklich darauf einwirkt. Da
eine Vorrichtung mit niedriger Spannung und hoher Geschwindigkeit
auf dem Weg der Entwicklung ist, wird die herkömmliche Schaltung
gegenwärtig nicht eingesetzt.
Wie in Fig. 2 gezeigt ist, umfaßt ein herkömmlicher Differenz
verstärker-Eingangspuffer zum Verbessern des Nachteils eines
derartigen Invertertyp-Eingangspuffers gemäß der US-A-5 319 265
einen Differenzverstärker 10 zum Erzeugen eines Ausgangssignales
VOUT gemäß einem Eingangssignal VIN über einen veränderlichen
Widerstand RA und einer Standardspannung VREF über einen verän
derlichen Widerstand RB, einen Schalter SWO, der mit den verän
derlichen Widerständen RB verbunden ist und gemäß dem Ausgangs
signal VOUT gesteuert ist, und eine Stromquelle IB, von der ein
Anschluß mit dem Schalter SWO verbunden ist und deren anderer
Anschluß an Masse liegt. Hier wird der Schalter SWO durch einen
Ausgangspegel des Differenzverstärkers 10 geschaltet, und ent
sprechend hiermit wird ein Stromwert der Stromquelle IB gesteu
ert. Die Hysteresespannung wird durch wahlweises Absenken der der
Standardspannung VREF zugeführten Spannung festgelegt.
Wie in Fig. 2 gezeigt ist, verändert ein herkömmlicher Verglei
cher mit Hystereseeigenschaft einen Spannungspegel eines
Anschlusses zu der Standardspannung VREF, damit der Betrieb des
Vergleichers die Hystereseeigenschaft aufweist. D. h., das Ein
gangssignal VIN ist höher als die Standardspannung VREF, das Aus
gangssignal VOUT ist auf einen hohen Pegel gesetzt und schaltet
gleichzeitig den Schalter SWO ein, so daß ein Signal niedriger
als das Signal der Standardspannung VREF an einem positiven An
schluß des Differenzverstärkers 10 liegt.
Folglich tritt eine Spannungsabnahme auf, wenn die Standardspan
nung VREF durch den Widerstand RB verläuft, und entsprechend wird
der Pegel VREF' der Standardspannung niedriger als die Standard
spannung. Die abgesenkte Standardspannung VREF' kann wie folgt
ausgedrückt werden:
VREF' = VREF - IB . RB
wobei IB . RB einen abgesenkten Spannungsbetrag bedeutet, der er
zeugt wird, während ein Durchgang durch den Widerstand RB er
folgt. D. h., wenn das Eingangssignal VIN von einem hohen auf
einen niedrigen Pegel übergeht, wird es mit der Standardspannung
VREF verglichen, und wenn es von einem niedrigen auf einen hohen
Pegel übergeht, wird ein Ausgangssignal VOUT ausgegeben, das mit
der Standardspannung VREF verglichen ist, wodurch eine Hysterese
eigenschaft erhalten werden kann.
Fig. 3 ist eine Darstellung, die den Differenzverstärker 10 in
dem Differenzverstärker-Eingangspuffer von Fig. 2 veranschau
licht, wobei der Differenzverstärker 10 aufweist: einen PMOS-
Transistor MP1, an dessen Gate ein Freigabesignal EN liegt, des
sen Source mit einer Versorgungsspannung VCC beaufschlagt ist und
dessen Drain mit einem gemeinsamen Knoten ND1 verbunden ist,
einen PMOS-Transistor MP2, dessen Source mit einer Versorgungs
spannung VCC beaufschlagt ist, an dessen Gate ein gemeinsamer
Knoten ND2 angeschlossen ist und dessen Drain mit dem gemeinsamen
Knoten ND1 verbunden ist, einen PMOS-Transistor MP3, dessen Gate
mit Gate des PMOS-Transistors MP2 und dem gemeinsamen Knoten ND2
verbunden ist, dessen Source mit der Versorgungsspannung VCC
beaufschlagt ist und an dessen Drain der gemeinsame Knoten ND2
angeschlossen ist, einen PMOS-Transistor MP4, an dessen Gate der
gemeinsame Knoten ND2 angeschlossen ist, dessen Source mit der
Versorgungsspannung VCC beaufschlagt ist und an dessen Drain der
gemeinsame Knoten ND2 angeschlossen ist, einen NMOS-Transistor
MN1, an dessen Gate das Eingangssignal VIN liegt und dessen Drain
mit dem gemeinsamen Knoten ND1 verbunden ist, einen NMOS-Tran
sistor MN2, an dessen Gate die Standardspannung liegt und dessen
Drain mit dem gemeinsamen Knoten ND2 verbunden ist, einen NMOS-
Transistor MN3, dessen Drain gemeinsam an die Drains des NMOS-
Transistors MN2 und des NMOS-Transistors MN1 angeschlossen ist,
dessen Gate mit dem Freigabesignal beaufschlagt ist und an dessen
Source Masse angelegt ist, und einen Inverter INV, der ein Signal
invertiert, das an dem gemeinsamen Knoten ND1 liegt, und der ein
Ausgangssignal VOUT erzeugt.
Anhand der Fig. 3 wird nunmehr der Betrieb des so aufgebauten
Differenzverstärkertyp-Eingangspuffers näher beschrieben.
Zunächst ist das Freigabesignal EN auf einem niedrigen Pegel, d.
h., wenn Abschaltung vorliegt, werden die PMOS-Transistoren MP1,
MP4 eingeschaltet, und der NMOS-Transistor MN3 wird ausgeschal
tet. Obwohl demgemäß die Versorgungsspannung VCC über die PMOS-
Transistoren MP1, MP4 an den gemeinsamen Knoten ND1, ND2 anliegt,
wird der NMOS-Transistor MN3 ausgeschaltet, und der Strompfad
wird unterbrochen. Der Eingangsanschluß des Inverters INV1 emp
fängt ein Signal, das auf einen hohen Pegel gemäß dem PMOS-Tran
sistor MP1 vorgeladen ist, anstelle eines Signales, das das Ein
gangssignal VIN mit der Standardspannung VREF verglichen hat. Als
ein Ergebnis bleibt das Ausgangssignal VOUT immer auf einem nied
rigen Pegel. Daher ist der Differenzverstärker 10 nicht in der
Lage, das Eingangssignal VIN mit der Standardspannung VREF zu
vergleichen.
Inzwischen ist das Freigabesignal EN auf einem hohen Pegel, d.
h., wenn Freigabe vorliegt, so wird der NMOS-Transistor MN3 ein
geschaltet, und die PMOS-Transistoren MP1, MP4 werden ausge
schaltet, so daß der Strompfad der Spannung VCC unterbrochen
wird. Da auch der Strom durch den NMOS-Transistor MN3 ausgelöst
ist, können das Eingangssignal VIN und die Standardspannung VREF
miteinander verglichen werden.
Demgemäß setzt der Differenzverstärker 10 den Wert, der durch
Vergleichen des Eingangssignales VIN mit der Standardspannung
VREF erhalten ist, über den Inverter INV in einen Binärwert um,
der als ein interner logischer Pegel dient. Zu dieser Zeit ist
das Eingangssignal VIN größer als die Standardspannung VREF, das
Ausgangssignal VOUT wird auf einen hohen Pegel geschaltet, wäh
rend dann, wenn das Eingangssignal VIN niedriger als die Stan
dardspannung VREF ist, das Ausgangssignal VOUT auf einen nied
rigen Pegel rückgesetzt wird. Hier dient der NMOS-Transistor MN3
als eine Stromsenke, und die PMOS-Transistoren MP2, MP3 wirken
jeweils als eine Hochziehlast in der Form des Stromspiegels.
Die NMOS-Transistoren MN1, MN2 verstärken das Eingangssignal und
die Standardspannung VREF, und der sich ergebende Wert wird in
der Form einer Stromdifferenz beobachtet, um so den Pegel des
Eingangssignales zu dem Inverter INV zu übertragen. Wenn hier die
Spannung durch einen Knoten A mit VA bezeichnet wird, ist die
Gate-Source-Spannung des NMOS-Transistors NM1 in VGS = VREF - VA
enthalten, und die Gate-Source-Spannung des NMOS-Transistors NM2
wird zu VGS = VREF - VA. Gegebenenfalls wird die Differenz des Ein
gangssignales VIN und der Standardspannung VREF (VIN-VREF) in
eine Stromdifferenz des NMOS-Transistors MN1 und des NMOS-Tran
sistors MN2 umgesetzt. Der Strom IDS der NMOS-Transistoren MN1,
MN2 ist proportional zu der Gate-Source-Spannung VGS der NMOS-
Transistoren MN1, MN2 oder zu einem Spannungsquadrat VGS2 der
Gate-Source-Spannung.
Das Freigabesignal EN steuert den NMOS-Transistor MN3, um den
Bereitschaftsstrom in einem inaktiven Modus des Differenzver
stärkers 10 zu vermindern, und die PMOS-Transistoren MP1, MP4
führen ein Vorladen des NAND-Gatters ND1, ND2 aus.
Jedoch ist der so arbeitende herkömmliche Differenzverstärker
typ-Eingangspuffer ganz empfindlich für ein Signalrauschen und
ein Masseprellen, da bei Empfang eines LVTTL-(Niederspannung-
TTL-Pegel-)Signales nicht ausreichend Spanne zu VIH (Spannungs
eingang hoch) (2,0) und VIL (Spannungseingang niedrig) (0,8)
hinsichtlich einer Rauschunempfindlichkeit hiervon besteht.
In dem Fall eines Speicheradresspuffers liegt die Standardspan
nung VREF bei 1,4 V, was ungefähr ein Mittelwert zwischen VIL
(2,0) und VIH (0,8) ist, und wenn das Rauschen eines Adress
signales durch einen benachbarten Wert der Standardspannung VREF
beeinträchtigt wird, wird das Ausgangssignal verstärkt, um so in
einem Betriebsfehler in der internen Schaltung zu resultieren.
Weiterhin nimmt der Differenzverstärkertyp-Eingangspuffer hin
sichtlich einer Halbleitervorrichtung eines Speichers eine
externe Leistung an, um eine interne Leistung, wie beispielsweise
eine Standardspannung VREF, zu erzeugen. In dem Fall der Spei
chervorrichtung ist VREF mit zahlreichen Differenztyp-Eingangs
puffern verbunden. Infolge eines Schaltens von VREF gemäß dem
Ausgangssignal VOUT wird die Gesamtstromquelle IB durch die
VOUT-Zustände verändert. Dies macht die Rauschunempfindlichkeit
schwach.
Bei einem Vergleich der Fig. 2 und 3 wird durch den Schalter
SWO ein zu der Stromquelle IB gleichwertiger Strom in der Stan
dardspannung VREF verbraucht, und die Standardspannung VREF liegt
in Fig. 2 an dem Gate des NMOS-Transistors MN2, und demgemäß
liegt keine, den Strom verbrauchende Strecke vor. Insbesondere
beeinflußt eine derartige Leistungsaufnahme die Halbleitervor
richtung selbst in einem inaktiven Modus, so daß die in Fig. 2
veranschaulichte Schaltung auch für eine Vorrichtung ungeeignet
ist, die eine niedrigere Leistungsaufnahme erfordert.
Aus US-P 5 155 386 ist ein programmierbarer Hysterese-Verglei
cher bekannt, der Multiplexer verwendet, um eine Referenzspan
nung zu erzeugen. Die Referenzspannung und ein Eingangssignal
werden einem Differenzverstärker zugeführt, der diese ver
gleicht und ein entsprechendes Ausgangssignal erzeugt. Zusätz
lich werden hier mit den Multiplexern verbundene Multiplizierer
verwendet, die unter Verwendung von Steuersignalen gesteuert
werden, während die Multiplexer unter Verwendung des Ausgangs
signals des Differenzverstärkers gesteuert werden.
Ein monolithisch integrierter Differenzverstärker gemäß
EP 0 529 119 A1 weist einen Multiplexer zum Erzeugen einer Re
ferenzspannung und einem adaptiven Verstärker zum Vergleichen
der Referenzspannung mit einem Eingangssignal auf. Der Multi
plexer und der adaptive Verstärker werden unter Verwendung un
terschiedlicher extern zugeführter Steuersignale betrieben.
Es ist daher Aufgabe der vorliegenden Erfindung, einen Hysterese-
Eingangspuffer zu schaffen, um eine Hysteresekennlinie zu erhal
ten, die stark ein Rauschen aushält, um so einen stabilen Betrieb
einer Halbleitervorrichtung sicherzustellen; außerdem soll ein
Hysterese-Eingangspuffer angegeben werden, um eine Leistungsauf
nahme durch Verändern einer Standardspannung eines Vergleichers
zu vermindern; schließlich soll ein Hysterese-Eingangspuffer ange
geben werden, um eine Fläche einer Halbleitervorrichtung durch
Verändern einer Standardspannung eines Vergleichers herabzuset
zen.
Zur Lösung dieser Aufgabe sieht die vorliegende Erfindung einen
Hysterese-Eingangspuffer mit den Merkmalen des Patentanspruches 1
bzw. 10 vor.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den
Unteransprüchen.
Der Puffer ist gegen Rauschen widerstandsfähig und zeigt Hyste
reseeigenschaften.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher er
läutert. Es zeigen:
Fig. 1 ein schematisches Diagramm eines herkömmlichen Inverter
typ-Eingangspuffers,
Fig. 2 ein schematisches Schaltungsdiagramm eines herkömmlichen
Differenzverstärkertyp-Eingangspuffers,
Fig. 3 ein Schaltungsdiagramm eines Differenzverstärkers in
Fig. 2 in Einzelheiten,
Fig. 4 ein schematisches Schaltungsdiagramm eines Hysterese-
Eingangspuffers gemäß der vorliegenden Erfindung,
Fig. 5 einen Graphen, der Eigenschaften bzw. Kennlinien eines
Hysterese-Eingangspuffers in Fig. 4 veranschaulicht,
Fig. 6 ein Schaltungsdiagramm des Hysterese-Eingangspuffers von
Fig. 4 in Einzelheiten, und
Fig. 7 ein Schaltungsdiagramm eines bevorzugten Ausführungs
beispiels, das gegenüber der Schaltung von Fig. 6 weiter verein
facht ist.
Wie in Fig. 4 gezeigt ist, umfaßt ein Hysterese-Eingangspuffer
gemäß der vorliegenden Erfindung einen Differenzverstärker 10 zum
Vergleichen einer Eingangsspannung VIN mit einer Standardspannung
VREF und einen Multiplexer zum Multiplexen der Standardspannung
VREF zu einer ersten Standardspannung VREF + V', einer zweiten Stan
dardspannung VREF und einer dritten Standardspannung VREF - V'
gemäß einem Ausgangssignal VOUT des Differenzverstärkers 10.
Fig. 5 ist ein Graph, der eine Ansprechkennlinie des Ausgangs
signales VOUT abhängig von einer Änderung des Eingangssignales
VIN des Hysteresepuffers gemäß der vorliegenden Erfindung veran
schaulicht, wobei gemäß dem Ausgangssignal VOUT die Standardspan
nung zu der ersten, der zweiten und der dritten Standardspannung
VREF + V', VREF bzw. VREF - V' verändert wird.
Zunächst wird in einem Anfangszustand das Eingangssignal VIN zu
Null gemacht. Wenn der Differenzverstärker 10 nicht freigegeben
ist, liegt die zweite Standardspannung VREF an einem negativen
Anschluß des Differenzverstärkers 10. Wenn eine Halbleitervor
richtung den Verstärker 10 freigibt, um das Eingangssignal VIN zu
empfangen, werden das Eingangssignal VIN und die zweite Standard
spannung VREF verglichen, und der verglichene bzw. Vergleichswert
wird in der Form eines Ausgangssignales VOUT übertragen. Zu die
ser Zeit ist das Eingangssignal VIN größer als die zweite Stan
dardspannung, das Ausgangssignal wird auf einen hohen Pegel ge
schaltet, und der Multiplexer 20 legt die dritte Standardspannung
VREF - V' an den negativen Anschluß des Differenzverstärkers.
Obwohl das Eingangssignal VIN durch Rauschen beeinträchtigt wird,
sollte der Pegel des Ausgangssignales VOUT höher als derjenige
nicht der zweiten Standardspannung VREF, sondern der dritten
Standardspannung VREF - V' sein, und die Rauschunempfindlichkeit
wird viel stärker.
Wenn das Eingangssignal VIN auf einen niedrigen Pegel übertragen
ist und wenn das Ausgangssignal VIN kleiner als die dritte Stan
dardspannung VREF - V' wird, so wird das Ausgangssignal VOUT zu
einem niedrigen Pegel geschaltet, und der Multiplexer 20 legt die
erste Standardspannung VREF + V' an einen positiven Anschluß des
Differenzverstärkers 10.
Gegebenenfalls wird der Standardspannungsanschluß (VREF + V', VREF,
VREF - V': negativer Anschluß) gemäß dem Status oder Zustand des
Ausgangssignales VOUT veränderlich, wodurch eine Hysterese-Kenn
linie auftritt.
Gemäß der vorliegenden Erfindung wird die zweite Standardspannung
VREF als wesentlich wie beim Stand der Technik angesehen, so daß
die zweiten und dritten Standardspannungen VREF + V', VREF - V' zu
sätzlich aus der zweiten Standspannung ohne Verbrauch eines zu
sätzlichen Stromes erzeugt werden können. Auch können die ersten
und dritten Standardspannungen VREF + V', VREF - V' gemäß einer Ein
stellung für die zweite Standardspannung VREF stabilisiert wer
den. Da insbesondere keine Stromstrecke hinsichtlich einer Ver
bindung der ersten, zweiten und dritten Standardspannungen
VREF + V', VREF, VREF - V' zu den entsprechenden Gates der Transi
storen auftritt, kann ein zusätzlicher Stromverbrauch vernach
lässigt werden.
Fig. 6 zeigt einen Hysterese-Eingangspuffer von Fig. 4 und ist
identisch zu Fig. 4, mit Ausnahme davon, daß das Ausgangssignal
VOUT eine identische Phase zu dem Eingangssignal VIN hat.
Wie in Fig. 6 gezeigt ist, umfaßt der Hysterese-Eingangspuffer
gemäß der vorliegenden Erfindung einen Differenzverstärker 10 zum
Empfangen des Eingangssignales und einen Multiplexer 20 zum Multi
plexen einer Standardspannung VREF zu einer ersten, einer zweiten
und einer dritten Standardspannung VREF + V', VREF bzw. VREF - V'.
Der Differenzverstärker 10 ist identisch zu demjenigen in
Fig. 4, und demgemäß haben die Transistoren, die identische Funk
tionen ausführen, die gleichen Bezugszeichen.
Der Multiplexer 20 umfaßt eine Schaltereinheit 40 aus ersten,
zweiten und dritten Schaltern SW1, SW2, SW3, die jeweils mit dem
Gate eines NMOS-Transistors MN5 des Differenzverstärkers 10 ver
bunden sind, und einen Wähler 30 zum Wählen eines Schalters unter
den ersten, zweiten und dritten Schaltern SW1, SW2, SW3 und zum
Anlegen der sich ergebenden Standardspannung an den Differenz
verstärker 10. Hier führen die ersten, zweiten und dritten Schal
ter SW1, SW2 bzw. SW3 eine entsprechende erste, zweite bzw.
dritte Spannung VREF + V', VREF bzw. VREF - V' zu dem Differenzver
stärker 10.
Anhand der Fig. 6 wird der Betrieb des Hysterese-Eingangspuffers
gemäß der vorliegenden Erfindung nunmehr näher erläutert.
Wenn zunächst der Hysterese-Eingangspuffer in einem Bereitschafts
modus ist, d. h., wenn das Freigabesignal EN auf einem niedrigen
Pegel ist, wird der NMOS-Transistor MN3 des Differenzverstär
kers 10 ausgeschaltet, und die PMOS-Transistoren MP1, MP4 werden
eingeschaltet, so daß der Differenzverstärker initialisiert wird.
Gemäß dem Freigabesignal EN, das auf einem niedrigen Pegel ist,
wird das Ausgangssignal des Inverters INV3 im Multiplexer 20 auf
einen hohen Pegel geschaltet, und demgemäß wird der Schalter SW2
eingeschaltet.
Auch liegt das Niederpegel-Freigabesignal EN über die NAND-Gatter
NAND2, NAND3 und die Inverter INV4, INV5 an den jeweiligen Schal
tern SW3, SW4, wodurch die Schalter SW3, SW4 ausgeschaltet
werden.
Demgemäß wird erreicht, daß lediglich die zweite Standardspannung
VREF über den Schalter SW2 an dem NMOS-Transistor NM2 des Diffe
renzverstärkers 10 anliegt.
Wenn der Hysterese-Eingangspuffer gemäß der vorliegenden Erfin
dung einen Betrieb beginnt und wenn das Freigabesignal auf einen
hohen Pegel übergeht, so wird der NMOS-Transistor MN3 eingeschal
tet, und die PMOS-Transistoren MP1, MP4 werden ausgeschaltet, und
demgemäß wird der Differenzverstärker 10 initialisiert. Zu dieser
Zeit hat das Eingangssignal VIN, das an Gate des NMOS-Transistors
MN1 anliegt, einen VIH-Zustand, der größer als die zweite Stan
dardspannung VREF ist, die zuvor an dem NMOS-Transistor MN2 an
lag, so daß der Knoten B einen niedrigen Pegel annimmt und das
Ausgangssignal VOUT auf einen hohen Pegel übergeht.
Gemäß dem Hochpegel-Freigabesignal EN wird das Ausgangssignal des
Invertes INV3 des Multiplexers 20 auf einen niedrigen Pegel ge
schaltet, und demgemäß wird der Schalter SW2 ausgeschaltet.
Auch liegt an einem Eingangsanschluß des NAND-Gatters NAND2 ein
Freigabesignal EN, das auf einem hohen Pegel ist, und an dem an
deren Eingangsanschluß des NAND-Gatters NAND2 liegt ein Nieder
pegelsignal des Knotens B, wodurch das NAND-Gatter NAND2 ein
Hochpegelsignal ausgibt, das seinerseits über den Inverter INV4
dem Schalter SW3 zugeführt ist und so den Schalter SW3
ausschaltet.
Inzwischen liegt an einem Eingangsanschluß des NAND-Gatters NAND3
ein Hochpegel-Freigabesignal EN, und an einem anderen Anschluß
des NAND-Gatters NAND3 ist ein Hochpegelsignal über den Inverter
INV2 zugeführt. Demgemäß liefert das NAND-Gatter NAND3 ein Nieder
pegelsignal, das über den Inverter INV5 dem Schalter SW4 zuge
führt ist, um so den Schalter SW4 einzuschalten, wodurch ledig
lich die dritte Standardspannung VREF - V' über den Schalter SW4
dem NMOS-Transistor MN8 zugeführt wird.
Wenn sodann das Eingangssignal VIN auf einen niedrigen Pegel ge
schaltet wird, nimmt der Gatepegel des NMOS-Transistors MN2, der
als ein Eingangsanschluß für eine Standardspannung des Differenz
verstärkers dient, einen Pegel der dritten Standardspannung
VREF - V' an. Wenn nämlich das Freigabesignal EN auf einen hohen
Pegel geschaltet wird, war der Gatepegel des NMOS-Transistors MN2
der Pegel der dritten Standardspannung VREF - V'.
Zu dieser Zeit wird das Eingangssignal VIN niedriger als die
dritte Standardspannung VREF - V', der Knoten B nimmt einen hohen
Pegel an, und das Ausgangssignal VOUT geht auf einen niedrigen
Pegel über.
Gemäß dem Hochpegel-Freigabesignal EN wird das Ausgangssignal des
Inverters INV3 im Multiplexer 20 auf einen niedrigen Pegel ge
schaltet, und demgemäß wird der Schalter SW2 ausgeschaltet.
Auch liegt an einem Eingangsanschluß des NAND-Gatters NAND2 ein
Hochpegelsignal des Knotens B, und an einem anderen Eingangsan
schluß hiervon ist ein Hochpegel-Freigabesignal EN zugeführt.
Demgemäß liefert das NAND-Gatter NAND2 ein Niederpegelsignal. Das
Niederpegelsignal ist über den Inverter INV4 dem Schalter SW3
zugeführt, und der Schalter SW3 wird eingeschaltet.
Inzwischen liegt an einem Eingangsanschluß des NAND-Gatters NAND3
ein Niederpegelsignal über den Inverter INV2, und ein anderer
Eingangsanschluß hiervon ist mit einem Hochpegel-Freigabesignal
EN beaufschlagt. Demgemäß liefert das NAND-Gatter NAND3 ein Hoch
pegelsignal. Das Hochpegelsignal ist über den Inverter INV5 dem
Schalter SW4 zugeführt, und der Schalter SW4 wird ausgeschaltet.
Daher liegt die erste Standardspannung VREF + V' über den Schalter
SW3 an Gate des NMOS-Transistors MN8.
Wenn das Eingangssignal VIN auf einen hohen Pegel geschaltet
wird, wird der Gatepegel des NMOS-Transistors MN2 auf einen Pegel
der ersten Standardspannung VREF + V' geschaltet, wobei das Gate
als ein Eingangsanschluß einer Standardspannung des Differenz
verstärkers dient. Wenn nämlich das Eingangssignal VIN auf einen
niedrigen Pegel übergeht, war der Gatepegel des NMOS-Transistors
MN2 derjenige der ersten Standardspannung VREF + V'.
Wenn zu dieser Zeit das Eingangssignal VIN größer als die erste
Standardspannung VREF + V' wird, nimmt der Knoten B einen niedrigen
Pegel an, und das Ausgangssignal VOUT geht auf einen hohen Pegel
über.
Gemäß dem Hochpegel-Freigabesignal EN wird das Ausgangssignal des
Inverters INV3 des Multiplexers 20 auf einen niedrigen Pegel
geschaltet, und demgemäß wird der Schalter SW2 ausgeschaltet.
Auch liegt an einem Eingangsanschluß des NAND-Gatters NAND2 ein
Niederpegelsignal des Knotens B, und ein anderer Eingangsanschluß
ist mit einem Hochpegel-Freigabesignal EN beaufschlagt, so daß
das NAND-Gatter NAND3 ein Hochpegelsignal ausgibt. Das Hochpegel
signal ist über den Inverter INV4 dem Schalter SW3 zugeführt, so
daß der Schalter SW3 ausgeschaltet wird.
Inzwischen liegt an einem Einganganschluß des NAND-Gatters NAND3
ein Hochpegelsignal über den Inverter INV2, und ein anderer Ein
gangsanschluß hiervon ist mit einem Hochpegel-Freigabesignal
beaufschlagt. Demgemäß liefert das NAND-Gatter NAND3 ein Nieder
pegelsignal. Das Niederpegelsignal ist über den Inverter INV5 dem
Schalter SW4 zugeführt, so daß der Schalter SW4 eingeschaltet
wird.
Gegebenenfalls wird lediglich die erste Standardspannung VREF + V'
über den Schalter SW4 dem Gate des NMOS-Transistors MN8
zugeführt.
Die Standardspannung des Eingangspuffers wird zu den ersten,
zweiten und dritten Standardspannungen VREF + V', VREF, VREF - V'
gemäß einem vorherigen Zustand des Eingangssignales VIN verän
dert, um so eine Hysteresekennlinie gemäß der vorliegenden Erfin
dung zu erzielen.
Fig. 7 veranschaulicht einen gegenüber zu der Fig. 6 weiter
vereinfachten Hysterese-Eingangspuffer gemäß einem anderen Aus
führungsbeispiel der vorliegenden Erfindung.
Wenn, wie in Fig. 7 gezeigt ist, ein Eingangspuffer nicht initia
lisiert zu werden braucht, kann der Hysterese-Eingangspuffer
gemäß der vorliegenden Erfindung verwirklicht werden, indem ledig
lich die ersten und dritten Standardspannungen VREF + V', VREF - V'
ohne die zweite Standardspannung VREF verwendet werden. D. h., da
das Eingangssignal VIN mit einem VIL- oder einem VIH-Zustand be
ginnt, ist der negative Anschluß des Differenzverstärkers DFF3
bereits gemäß den ersten und dritten Standardspannungen VREF + V',
VREF - V' bestimmt.
Wie oben beschrieben ist, verändert der Hysterese-Eingangspuffer
gemäß der vorliegenden Erfindung die Standardspannung entspre
chend dem Pegel eines Eingangssignales, wenn Eingangssignale ver
glichen werden, um so eine gegen Rauschen widerstandsfähige Kenn
linie zu erzielen und einen Prozeß hoher Geschwindigkeit einer
Halbleitervorrichtung und einen stabilisierten Betrieb hiervon zu
sichern. Auch sind die Standardspannungen VREF, VREF - V', VREF + V'
stabiler als diejenigen von herkömmlichen Schaltungen.
Weiterhin verbraucht der erfindungsgemäße Hysterese-Eingangs
puffer nicht Strom an einer Quelle der Standardspannung, was
verschieden vom Stand der Technik ist, um so eine Leistungs
aufnahme zu vermindern.
Schließlich benötigt der erfindungsgemäße Hysterese-Eingangs
puffer nicht einen Eingangsanschluß für eine Standardspannung an
jedem Eingangspuffer durch Voreinstellen der Standardspannung als
eine Vielzahl von Standardspannungen, um so merklich die Abmes
sung einer Halbleitervorrichtung zu vermindern.
Claims (11)
1. Hysterese-Eingangspuffer, umfassend:
einen Differenzverstärker (10) mit einem ersten Eingang zum Empfang eines Eingangssignales (VIN), einem zweiten Eingang und einem Ausgang zum Ausgeben eines Ausgangssignals (VOUT), das ein Ergebnis eines Vergleichs des Eingangssignals (VIN) mit einer von wenigstens zwei Standardspannungen (VREF + V', VREF, VREF - V') angibt, und
einen Multiplexer (20) mit Eingängen zum Empfang der wenigstens zwei Standardspannungen (VREF + V', VREF, VREF - V') und des Aus gangssignals (VOUT) des Differenzverstärkers (10) und einem Ausgang zur Ausgabe einer der Standardspannungen (VREF + V', VREF, VREF - V') in Abhängigkeit des Ausgangssignals (VOUT) des Differenzverstärkers (10),
dadurch gekennzeichnet, daß
der zweite Eingang des Differenzverstärkers (10) zum Empfang eines Freigabesignals (EN) angeschlossen ist, um das Ausgangssignal (VOUT) in Abhängigkeit von dem Freigabesignal (EN) auszugeben, und
der Multiplexer (20) einen Eingang zum Empfang des Freigabesi gnals (EN) aufweist, um die auszugebende Standardspannung (VREF + V', VREF, VREF - V') auch in Abhängigkeit des Freigabesignals (EN) auszugeben.
einen Differenzverstärker (10) mit einem ersten Eingang zum Empfang eines Eingangssignales (VIN), einem zweiten Eingang und einem Ausgang zum Ausgeben eines Ausgangssignals (VOUT), das ein Ergebnis eines Vergleichs des Eingangssignals (VIN) mit einer von wenigstens zwei Standardspannungen (VREF + V', VREF, VREF - V') angibt, und
einen Multiplexer (20) mit Eingängen zum Empfang der wenigstens zwei Standardspannungen (VREF + V', VREF, VREF - V') und des Aus gangssignals (VOUT) des Differenzverstärkers (10) und einem Ausgang zur Ausgabe einer der Standardspannungen (VREF + V', VREF, VREF - V') in Abhängigkeit des Ausgangssignals (VOUT) des Differenzverstärkers (10),
dadurch gekennzeichnet, daß
der zweite Eingang des Differenzverstärkers (10) zum Empfang eines Freigabesignals (EN) angeschlossen ist, um das Ausgangssignal (VOUT) in Abhängigkeit von dem Freigabesignal (EN) auszugeben, und
der Multiplexer (20) einen Eingang zum Empfang des Freigabesi gnals (EN) aufweist, um die auszugebende Standardspannung (VREF + V', VREF, VREF - V') auch in Abhängigkeit des Freigabesignals (EN) auszugeben.
2. Hysterese-Eingangspuffer nach Anspruch 1, dadurch gekenn
zeichnet, daß die wenigstens zwei Standardspannungen jeweils
durch VREF + V' und VREF - V' gegeben sind.
3. Hysterese-Eingangspuffer nach Anspruch 2, dadurch gekenn
zeichnet, daß eine dritte Standardspannung durch VREF gegeben
ist.
4. Hysterese-Eingangspuffer nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet, daß der Multiplexer (20) eine Schalter
einheit (40) und einen Wähler (30) umfaßt.
5. Hysterese-Eingangspuffer nach Anspruch 4, dadurch gekenn
zeichnet, daß die Schaltereinheit (40) eine Vielzahl von Schal
tern (SW2, SW3, SW4) umfaßt.
5. Hysterese-Eingangspuffer nach Anspruch 3, dadurch gekenn
zeichnet, daß der Wähler (30) einen Schalter (SW2, SW3, SW4)
von der Schaltereinheit (40) gemäß einem Ausgangssignal wählt,
das durch Vergleichen des Freigabesignales, des
Eingangssignales und der Standardspannung erhalten ist.
6. Hysterese-Eingangspuffer nach Anspruch 5, dadurch gekenn
zeichnet, daß jeder der Schalter (SW2, SW3, SW4) einer der
Standardspannungen entspricht.
7. Hysterese-Eingangspuffer nach einem der Ansprüche 4 bis 6,
dadurch gekennzeichnet, daß der Wähler (30) einen Schalter
(SW2, SW3, SW4) von der Schaltereinheit (40) gemäß einem
Ausgangssignal wählt, das durch Vergleichen des
Freigabesignales, des Eingangssignales und der Standardspannung
erhalten ist.
8. Hysterese-Eingangspuffer nach einem der Ansprüche 1 bis 7,
dadurch gekennzeichnet, daß das Freigabesignal eine Stromquelle
und eine Stromsenke steuert.
9. Hysterese-Eingangspuffer nach einem der Ansprüche 4 bis 8,
dadurch gekennzeichnet, daß das Freigabesignal die Schalter
(SW2, SW3, SW4) steuert.
10. Hysterese-Eingangspuffer nach einem der Ansprüche 1 bis 9,
dadurch gekennzeichnet, daß die von dem Multiplexer ausgegebene
Standardspannung gemäß einem früheren Zustand des Eingangs
signales veränderbar ist.
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D2 | Grant after examination | ||
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Owner name: HYNIX SEMICONDUCTOR INC., ICHON, KYONGGI, KR |
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8327 | Change in the person/name/address of the patent owner |
Owner name: MAGNACHIP SEMICONDUCTOR, LTD., CHEONGJU, KR |
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