DE68920946T2

DE68920946T2 - Halbleiter-Speichereinrichtung.

Info

Publication number: DE68920946T2
Application number: DE68920946T
Authority: DE
Inventors: Masanobu Yoshida
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-10-25
Filing date: 1989-10-24
Publication date: 1995-05-24
Anticipated expiration: 2009-10-25
Also published as: JPH0821849B2; EP0366403A3; EP0366403B1; EP0366403A2; JPH02114717A; DE68920946D1; KR930009462B1; KR900006979A; US5018107A

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeicheranordnung, im besonderen auf eine verbesserte Dekodiererschaltung, die zum Beispiel in einer Speicheranordnung verwendet wird, die nichtflüchtige Speicherzellen enthält, wie ein EPROM und EEPROM, die in einem Schreibmodus (Programmiermodus) oder Löschmodus hohe Spannung erfordern.
Als Stand der Technik der Erfindung der vorliegenden Anmeldung ist die japanische ungeprüfte Patentveröffentlichung (Kokai) Nr. 61-45496 bekannt.
Nachfolgend werden unter Bezugnahme auf Fig. 3 die Schaltungskonstruktion und Operation beim Stand der Technik beschrieben.
In einem Dekodierer kann eine Quellenspannung VPPI intern auf zwei Spännungspegel geschaltet werden, d. h., auf eine niedrige Spannung von etwa 5 V (nachfolgend als Vcc bezeichnet), die in einem Lesemodus verwendet wird, und auf eine hohe Spannung von etwa 12,5 V (nachfolgend als Vpp bezeichnet), die in einem Schreibmodus verwendet wird.
Der Dekodierer ist versehen mit einem N-Kanal-MOS- Transistor des Verarmungstyps T&sub1; , N-Kanal-MOS-Transistoren des Anreicherungstyps T&sub2; bis T&sub5; und T&sub7; und einem P-Kanal-MOS-Transistor des Anreicherungstyps T&sub6;.
Die Transistoren T&sub1; bis T&sub5; bilden eine NAND-Gatterschaltung (D).
Ein Ausgang N&sub1; vom Ausgangsanschluß N&sub1; steuert einen CMOS-Inverter (IV), der aus den Transistoren T&sub6; und T&sub7; besteht.
Ein Ausgang des CMOS-lnverters (IV) ist mit einer Wortleitung (WL) verbunden.
Ein Speicherzellentransistor MC ist an jedem Kreuzungspunkt der Wortleitung (WL) und der Bitleitungen BL&sub0; , BL&sub1; , BL&sub2; .... vorgesehen.
Eingangsadressensignale a bis d werden jeweilig auf die Gates der Treibertransistoren T&sub2; bis T&sub5; angewendet.
In einem stabilen Zustand haben diese Eingangsadressensignale selektiv entweder den Vcc-Pegel (logische "1") oder Vcc-Pegel (logische "0", die gewöhnlich den Erdpegel hat, d. h. 0 V).
Wenn alle Spannungspegel der Eingangsadressensignale a bis d Vcc sind, wird der Knoten N&sub1; (Ausgang der Dekodiererschaltung) fast auf Vss , d. h. auf 0 V reduziert, ungeachtet dessen, ob die Dekodiererquellenspannung VPPI Vcc oder Vpp ist.
Somit wird der Knoten N&sub2; , d. h., die Ausgangsspannung des Inverters, auf VPPI erhöht.
Falls eines oder mehrere der Eingangsadressensignale a bis d Vss ist, wird der Ausgang N&sub1; der Dekodiererschaltung (DEC) auf VPPI erhöht.
Somit wird der Ausgang des Inverters N&sub2; auf Vss , d. h. auf 0 V reduziert.
Hier werden die Eingangsadressensignale a bis d zum Beispiel von den Ausgängen einer Adressenpufferschaltung gegeben, in der die Adressensignale, die extern auf sie angewendet wurden, einer Wellenformungsoperation innerhalb des Chips ausgesetzt sind.
Bei der Operation der NAND-Gatterschaltung (D) der Dekodiererschaltung (DEC) (wie in Fig. 4(a) gezeigt) tritt ein Problem auf.
Figur 4(b) zeigt eine Lastkurve der Dekodiererschaltung und die Ausgangscharakteristikkurven der Transistoren T&sub2; bis T&sub5;.
Linien 1 und 2 zeigen die Lastkurven, die die Lastcharakteristiken des Transistors des Verarmungstyps T&sub1; anzeigen.
Linie 1 zeigt die Lastkurve des Transistors T&sub1; wenn VPPI Vcc ist, d. h., den Lesemodus, während Linie 2 die Lastkurve des Transistors T&sub1; zeigt, wenn VPPI Vpp ist, d. h., den Schreibmodus.
Linie 3 zeigt andererseits die Ausgangscharakteristikkurve der Treibertransistoren T&sub2; bis T&sub5; , bei der der Eingang VIN als Eingang gezeigt ist, auf den sich jede Eingabe für jeden Treibertransistor der Treiberschaltung (D) konzentriert.
Jede Kurve zeigt die Ausgangscharakteristiken, wenn der Eingang VIN von 0 V auf 5 V verändert wird.
Im allgemeinen wird in solch einer Dekodiererschaltung, wenn die Dekodiererquelle (VPPI), auf die eine unterschiedliche Spannung selektiv angewendet wird, im Schreibmodus Vpp ist, der Inverter, der von dem Lastmittel T&sub1; stromabwärts angeordnet ist, oft fehlerhaft betrieben, wenn die Ausgangsspannung VOUT am Ausgang N&sub1; der Dekodiererschaltung (DEC) nicht auf fast 0 V reduziert wird, wenn der Ausgang VOUT einen niedrigen Pegel hat.
Um die Spannung des Ausgangs VOUT der Dekodiererschaltung (DEC) am Knoten N&sub1; unbedingt auf Vss , d. h. auf 0 V zu reduzieren, wie aus der Lastkurve 2 in Fig. 4(b) ersichtlich ist, sollten deshalb für die Transistoren T&sub2; bis T&sub5; Transistoren mit einer hohen Treiberleistung, d. h., einer ausreichend großen Steilheit (gm), verwendet werden.
Die Eingangs- und Ausgangscharakteristikkurve der Dekodiererschaltung (DEC) im Schreibmodus ist in Fig. 4(d) gezeigt.
Wie ersichtlich ist, ist der Ausgang VOUT Vpp , wenn die Spannung VIN unter 1 V liegt, während der Ausgang VOUT fast auf Vss reduziert wird, wenn die Spannung VIN 2,0 V und vorzugsweise 2,5 V überschreitet.
Dies bedeutet, daß der Ausgang VOUT der Dekodiererschaltung (DEC) umgekehrt wird, wenn die Eingangsspannung VIN etwa bei 2,5 V liegt.
Die Eingangsspannung VIN , durch die der logische Ausgangspegel der NAND-Gatterschaltung der Dekodiererschaltung (DEC) umgekehrt wird, wird als Schwellenspannung der NAND-Gatterschaltung bezeichnet.
Bei Personen, die sich mit der Konstruktion von solchen Dekodiererschaltungen befassen, ist es übliche Praxis, die Eingangsspannung (die Schwellenspannung der NAND-Gatterschaltung) im Schreibmodus auf etwa die Hälfte der Quellenspannung festzulegen.
Wenn angenommen wird, daß Vcc auf 5 V eingestellt ist, um der Dekodiererschaltung (DEC) die Eingangs-/Ausgangscharakteristiken zu verleihen, wie in Fig. 4(d) gezeigt, ist es demzufolge üblich, die Eingangsspannung der Schaltung (die Schwellenspannung der NAND-Gatterschaltung) als Vcc/2, d. h., auf etwa 2,5 V festzulegen.
Im Lesemodus, bei dem VPPI Vcc ist, kann jedoch der Transistor T&sub1; nicht eine so hohe Leistung haben, wie in der Lastkurve 1 in Figur 4(b) angegeben.
Deshalb wird, wie in der Eingangs-/Ausgangscharakteristikkurve 1 in Fig. 4(c) gezeigt, wenn die Eingangsspannung VIN niedriger als 1 v ist, die Ausgangsspannung VOUT Vcc , während die Ausgangsspannung VOUT Vss wird, wenn die Eingangsspannung VIN 1,5 V überschreitet, um deren Schwellenspannung beträchtlich auf 1,0 bis 1,5 V zu verringern.
Dies bedeutet, daß diese Dekodiererschaltung (DEC) fehlerhaft arbeiten kann, wenn zu einem Eingangssignal, besonders zu einem Eingangssignal mit 0 V, ein Rauschen hinzukommt.
Somit ist diese Schaltung gegenüber Rauschen empfindlich.
Da die Schwellenspannung im Schreibmodus niedrig ist, sei angemerkt, daß das Problem auftritt, wenn eine Ausgabe eines Adressenpuffers auf Grund von Rauschen um etwa 1,5 V von Vcc erhöht wird, daß der Ausgang N&sub2; des Inverters auf Vcc eingestellt wird, da der Eingang N&sub1; des Inverters auf etwa 0 V reduziert wird, anstatt daß der Ausgang N&sub2; natürlicherweise auf Vss ist.
In einer nichtflüchtigen Halbleiterspeicheranordnung, wie ein EPROM, kann, nachdem eine Schreiboperation ausgeführt ist, nur eine Leseoperation ausgeführt werden, bis eine Löschoperation vorgenommen wird, obwohl in dem Lesemodus mit Leichtigkeit fehlerhafte Operationen auftreten, da der Schwellenspannungspegel der NAND-Gatterschaltung extrem niedrig ist.
Im allgemeinen wird in einer Halbleiteranordnung, zum Beispiel einer Pufferschaltung, das interne Erdpotential in einem Chip auf Grund der Veränderung ihres Ausgangs verändert, so wird zwischen dem internen Erdpotential und einem externen Erdpotential in dem Chip ein Differenzpotential geschaffen.
Wenn ein Adressensignal mit einem externen Erdpotential als Referenzpotential auf einen Chip angewendet wird, wird somit der beabsichtigte Potentialpegel des Adressensignals verändert, wenn dessen Potential unter Bezugnahme auf das interne Erdpotential des Chips beurteilt wird.
Gewöhnlich trat deshalb oft ein abnormer Zustand auf, bei dem die Ausgangsspannung der Pufferschaltung von Vss erhöht wurde, anstatt natürlicherweise auf Vss zu sein, oder ihre Ausgangsspannung wurde von Vcc verringert, anstatt natürlicherweise auf Vcc zu sein.
Ein Beispiel dieses Problems wird unter Bezugnahme auf Fig. 5 detailliert erläutert.
Eine IC-Packung 1 ist, wie in Fig. 5 gezeigt, mit einem IC-Chip 2, einem Vcc-Anschluß 4, einem Vss-Anschluß 3, einem Eingangsanschluß 5 und einem Ausgangsanschluß 6 versehen.
Eine Lastkapazität 7 ist mit dem Ausgangsanschluß 6 der Packung 1 verbunden.
Ferner sind auch eine elektrische Quelle 8, die eine Spannung von Vcc vorsieht, und eine Signalquelle 9, die mit dem Eingangsanschluß 5 verbunden ist, vorgesehen.
Wenn die Ausgangsspannung von 5 V auf 0 V geschaltet wird, fließt nun ein Entladestrom von der Lastkapazität 7 in den externen Erdanschluß 3, der einen Pegel von Vss hat, durch Drähte und Transistoren, die in dem Chip vorgesehen sind, und ferner eine Chiperde, d. h., das interne Erdpotential, das einen Pegel von Vss' hat, obwohl sich in dieser Situation der Pegel von Vss' in dem Chip 2 auf Grund eines Induktivitätselements innerhalb des Chips erhöht.
Somit wird der Pegel von Vss' in dem Chip 2 manchmal momentan um einen gewissen Spannungsbetrag, zum Beispiel um 2 V, angehoben, anstatt daß der Pegel von Vss' natürlicherweise 0 V beträgt.
Wenn andererseits angenommen wird, daß die Packung so konstruiert ist, daß die Eingangsspannung von der Signalquelle 9 auf 3 V eingestellt ist, kann der Chip das Eingangssignal als "H"-Pegel unterscheiden, wenn das Eingangssignal eine Spannung hat, die 2 V überschreitet, und kann der Chip es als "L"-Pegel unterscheiden, wenn das Eingangssignal eine Spannung unter 1 V hat.
Wenn in einer Packung wie oben erläutert ein Signal mit einer Spannung von 3 V eingegeben wird, wird es im normalen Zustand als "H"-Pegel beurteilt.
Wenn jedoch der Pegel von Vss' des Chips 2 selbst momentan auf 2 V erhöht ist, wie oben erwähnt, wird das Signal, das in den Chip 2 eingegeben wird, als Eingangssignal von 1 V beurteilt.
Demzufolge ist es für die Eingangscharakteristik der Dekodiererschaltung ideal, wenn die Schwellenspannung auf etwa Vcc/2, d. h., auf etwa 2,5 V eingestellt wird, so daß die Dekodiererschaltung eine ausreichende Rauschimmunität selbst bei einer Zunahme der Eingangsspannung von Vss oder einer Abnahme von ihr von Vcc auf Grund eines auf sie angewendeten Rauschens haben kann.
Ferner werden in einer Halbleiterspeicheranordnung mit einer herkömmlichen Dekodiererschaltung, wie oben erwähnt, wenn der Dekodierer fehlerhaft arbeitet, fehlerhafte Informationen zu einem Speicherzellenarray übertragen, und schließlich erfolgt aus dem Speicher eine falsche Bestimmung.
Der Grund dafür wird unter Bezugnahme auf die Figuren 6 bis 9 erläutert.
Im allgemeinen werden, wie in Fig. 6 gezeigt, extern vorgesehene Adressensignaleingaben auf den Eingangsanschluß einer Pufferschaltung mit einer Wellenform wie in Fig. 6(a) angewendet, einer Wellenformungsoperation unterzogen und an die Eingangsanschlüsse der Dekodiererschaltung mit einer Wellenform wie in Fig. 6(b) ausgegeben.
Wenn angenommen wird, daß zu dem Adressensignal ein Rauschen Y hinzugefügt wird, wie in Fig. 6(a) gezeigt, hat das Ausgangssignal des Adressenpuf fers in dieser Situation inhärent den abnormen Signalabschnitt X und X' als Reaktion auf den Rauschabschnitt Y, wie in Fig. 6(b) gezeigt.
Dann wird, wenn das Ausgangssignal des Adressenpuffers, das solch einen abnormen Signalabschnitt X enthält, der Dekodiererschaltung eingegeben wird, der Dekodierer in Abhängigkeit von dem Pegel des abnormen Signalabschnittes und dem Pegel der Schwelle, die für die Dekodiererschaltung eingestellt ist, fehlerhaft betrieben.
Falls der Pegel des abnormen Signalabschnittes höher oder niedriger als der Schwellenpegel ist, der für die Dekodiererschaltung eingestellt ist, wird die Dekodiererschaltung fehlerhaft betrieben und werden fehlerhafte Signalinformationen Z an die Wortleitung WL ausgeben, wie in Fig. 6(c) gezeigt.
Genauer gesagt, wenn die Dekodiererschaltung so eingestellt ist, daß die Ausgaben des Adressenpuffers, die den "H"-Pegel haben, auf die Gates a, b und c angewendet werden und die Ausgabe, die den "L"-Pegel hat, auf das Gate d der Dekodiererschaltung (DEC) angewendet wird, wie in Fig. 7 gezeigt, wird die Eingangsschwellenspannung auf 1,5 V eingestellt.
Demzufolge ist in diesem Zustand der Ausgang VOUT am Knoten N&sub1; der Dekodiererschaltung auf dem "H"-Pegel, und somit ist der Ausgang an dem Knoten N&sub2; des Inverters auf dem "L"-Pegel, wie in Fig. 7 gezeigt.
Wenn nun angenommen wird, daß ein abnormer Signalabschnitt X mit einem Pegel, der 1,5 V überschreitet, auf den Eingangsanschluß d momentan angewendet wird, schaltet der Pegel des Ausgangs VOUT der Dekodiererschaltung temporär auf den "L"-Pegel, anstatt natürlicherweise auf dem "H"- Pegel zu sein, wodurch der Pegel des Ausgangs des Inverters auch kurz auf den "H"-Pegel geschaltet wird, anstatt natürlicherweise (wie normal) auf dem "L"-Pegel zu sein.
Deshalb ist in dieser Situation die Wortleitung WL, die mit diesem Dekodierer verbunden ist, eine nichtselektierte Wortleitung, und dadurch ist der Signalpegel von ihr inhärent "L", obwohl der Pegel der Wortleitung von dem Pegel von 0 V erhöht wird, um einen abnormen Signalabschnitt z zu bilden, wie in Fig. 6(c) gezeigt, um Informationen aus einer gewissen Speicherzelle falsch zu lesen oder in diese falsch zu schreiben.
Obwohl solch ein Signal, wenn die Dauer solch eines abnormen Signalabschnittes extrem kurz ist, die Schaltung, die von der betreffenden Schaltung stromabwärts angeordnet ist, nicht sehr beeinflußt, kann es sie beeinflussen, wenn die Dauer relativ lang ist.
In einem Speicherzellenarray, das in einer Halbleiterspeicheranordnung verwendet wird, sind eine Vielzahl von Paaren von einem Widerstand und Kondensator seriell angeordnet, und eine Ersatzschaltung davon kann dargestellt werden wie in Fig. 8 gezeigt.
Somit wird das Signal, das von dem Inverter ausgegeben wird und einen abnormen Signalpegel enthält, verzögert, und die Dauer des abnormen Signalabschnittes wird auf Grund der Vielzahl von Zeitkonstanten CR, die durch die Speicherzellen verursacht werden, verlängert.
Wenn solch ein verlängerter Signalabschnitt P an einen Leseverstärker ausgegeben wird, wird der fehlerhafte Datenabschnitt P für eine Periode t mit einem Schwellenpegel VL gelesen, wie in Fig. 9 gezeigt.
Es sei angemerkt, daß solche fehlerhaften Informationen, wenn sie auf Grund von Rauschen in den Signalen entstehen, in der nachfolgenden Schaltung, die von der Schaltung stromabwärts angeordnet ist, in der die Fehloperation stattfand, nicht leicht korrigiert werden können.
Um solch eine Fehloperation nicht nur von der Dekodiererschaltung sondern auch von der Halbleiterspeicheranordnung zu vermeiden, ist vorgeschlagen worden, eine Adressenpufferschaltung so zu konstruieren, um nicht so scharf auf Rauschen zu reagieren, aber es ist sehr schwierig, solche Probleme durch solch ein Verfahren vollkommen zu verhindern.
Eine Ausführungsform der vorliegenden Erfindung kann den Nachteil der herkömmlichen Dekodiererschaltung der schlechten Rauschimmunität auf Grund dessen beseitigen, daß die Treibertransistoren, die die NAND-Gatterschaltung bilden, so eingestellt werden, daß die Dekodiererschaltung im Schreibmodus genau arbeiten kann, aber der Schwellenspannungspegel im Lesemodus verringert ist.
Eine Ausführungsform kann auch eine Dekodiererschaltung vorsehen, die selbst bei Rauschen sowohl im Schreibmodus als auch im Lesemodus genau arbeiten kann, indem der Schwellenspannungspegel im Lesemodus erhöht wird.
Gemäß der vorliegenden Erfindung ist eine Halbleiterspeicheranordnung vorgesehen, mit:--
einer ersten Energiequellenleitung zum Zuführen einer ersten Energiequellenspannung während eines Lesemodus und einer zweiten Energiequellenspannung, die höher als die erste Energiequellenspannung ist, während eines Schreibmodus;
einer zweiten Energiequellenleitung zum Zuführen einer dritten Energiequellenspannung, die niedriger als die erste Energiequellenspannung ist;
einer Dekodiererschaltung, die ein Lastmittel enthält, das zwischen der ersten Energiequellenleitung und einem Ausgangsknoten verbunden ist; und
einer Vielzahl von Transistoren, die zwischen dem Ausgangsknoten und der zweiten Energiequellenleitung seriell verbunden sind, zum Dekodieren von Adresseninformationen;
dadurch gekennzeichnet, daß:--
das genannte Lastmittel eine variable Stromzuführungsfähigkeit hat, so daß die Stromzuführungsfähigkeit des Lesemodus höher als jene des Schreibmodus ist.
In einer Speicheranordnung, die die vorliegende Erfindung verkörpert, ist eine erste Energiequellenleitung eine Leitung, die mit einer Dekodiererquellenspannung (VPPI) verbunden ist, und ist eine zweite Energiequellenleitung eine Leitung, die mit einer niedrigeren Spannungsquelle als der Dekodiererspannungsquelle (VPPI) verbunden ist, die der Erdpegel sein kann. Eine erste Energiequellenspannung ist zum Beispiel Vcc , eine zweite Energiequellenspannung ist zum Beispiel Vpp , und eine weitere dritte Energiequellenspannung ist zum Beispiel Vss.
Als Beispiel wird Bezug auf die beiliegenden Zeichnungen genommen, in denen:--
Fig. 1 eine Ansicht einer Ausführungsform der Halbleiterspeicheranordnung der vorliegenden Erfindung ist;
Fig. 2 ein Diagramm einer anderen Ausführungsform der Halbleiterspeicheranordnung der vorliegenden Erfindung ist;
Fig. 3 eine Ansicht eines Beispiels einer herkömmlichen Halbleiterspeicheranordnung ist;
Fig. 4(a) eine Ansicht einer Dekodiererschaltung der herkömmlichen Halbleiterspeicheranordnung ist, bei der die Treibertransistoren eine gemeinsame Eingangsspannung haben;
Fig. 4(b) eine grafische Darstellung der Lastkurve des Lasttransistors T&sub1; in der in Fig. 4(a) gezeigten Dekodiererschaltung und einer Ausgangscharakteristikkurve der NAND-Gatterschaltung ist, die aus den Treibertransistoren T&sub2; bis T&sub5; besteht, die in Fig. 4(a) gezeigt sind;
Fig. 4(c) eine grafische Darstellung der Ausgangs-/Eingangscharakteristikkurve der Dekodiererschaltung im Lesemodus ist;
Fig. 4(d) eine grafische Darstellung der Ausgangs-/Eingangscharakteristikkurve der Dekodiererschaltung im Schreibmodus ist;
Fig. 5 ein Blockdiagramm ist, das den Grund dessen erläutert, warum in einer Packung eine Fehloperation auftritt;
Fig. 6(a), 6(b) und 6(c) Wellenformen sind von einem Adressensignal, das einem Adressenpuffer eingegeben wird, einem Ausgangssignal von dem Adressenpuffer und einem Spannungspegel einer Wortleitung in einer herkömmlichen Halbleiterspeicheranordnung;
Fig. 7 ein Blockdiagramm eines Dekodierers einer herkömmlichen Halbleiterspeicheranordnung ist, das einen Zustand von ihm als Beispiel zeigt;
Fig. 8 eine Ersatzschaltung von einer der Wortleitungen in einem Speicherzellenarray ist;
Fig. 9 ein Diagramm ist, das die Bedingungen zeigt, wenn ein Leseverstärker fehlerhafte Daten auf einem Signal liest, das einer Speicherzelle entnommen wurde;
Fig. 10 ein Blockdiagramm einer Ausführungsform einer Halbleiterspeicheranordnung der vorliegenden Erfindung ist; und
Fig. 11 eine Ansicht einer Ausführungsform der Dekodiererquellenspannungsdetektorschaltung ist, die in Fig. 10 gezeigt ist.
Die bevorzugten Ausführungsformen der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die beigefügten Zeichnungen eingehend erläutert.
Die Gesamtkonstruktion einer Halbleiterspeicheranordnung gemäß einer Ausführungsform der vorliegenden Erfindung ist in Fig. 10 gezeigt. In der Figur enthält die Halbleiterspeicheranordnung einen Reihenadressenpuffer 31, einen Reihenadressendekodierer 32, ein Speicherzellenarray 36, einen Spaltenadressenpuffer 33, einen Spaltendekodierer 34 und einen Detektor, d. h., eine Dekodiererquellenspannungsdetektorschaltung 35.
Mit einem Ausgangsanschluß N&sub3; des Speicherzellenarrays 36 sind ein Leseverstärker 37, ein Ausgabepuffer 38, ein Dateneingabepuf fer (DIN-Puffer) 39, ein Eingangs-/Ausgangsanschluß T(I/O) und eine Schreibschaltung 40 verbunden.
In dieser Anordnung werden die Adressensignale für Wortleitungen des Speicherzellenarrays dem Anschluß d&sub1; , d&sub2; ... dn des Reihenadressenpuffers 31 zu einer Wellenformungsoperation eingegeben.
Die Ausgaben werden zum Beispiel auf die Eingangsanschlüsse a, b, c und d des Reihendekodierers 32 angewendet.
Die Eingangsanschlüsse a bis d, die in Fig. 10 gezeigt sind, entsprechen den Eingangsanschlüssen a bis d der Treibertransistoren T&sub2; bis T&sub5;, die in der Dekodiererschaltung (DEC) vorgesehen sind, wie in Fig. 1 und Fig. 2 gezeigt.
Der Reihenadressendekodierer 32 enthält ein Lastmittel T&sub1; , eine Dekodiererschaltung (DEC) mit einer NAND-Gatterschaltung (D), die aus den Treibertransistoren T&sub2; bis T&sub5; besteht, die seriell angeordnet sind, eine Inverterschaltung IV und ein Mittel (T&sub8;) zum Erhöhen des Laststroms (I) wenigstens im Lesemodus, wie in Fig. 1 und 2 gezeigt.
Bei dieser Ausführungsform kann das Lastelement T&sub1; ein Transistor des Verarmungstyps sein, der ein Gate hat, das mit dem Ausgangsknoten N&sub1; verbunden ist. Dabei ist der Inverter IV zwischen der ersten Energiequellenleitung und der zweiten Energiequellenleitung verbunden und hat einen Eingang, der mit dem Ausgangsknoten N&sub1; der Dekodiererschaltung verbunden ist.
Die Ausgabe der Dekodiererschaltung 32 wird auf die Wortleitungen WL angewendet, um wenigstens eine von ihnen zu selektieren.
Wortleitungen WL sind in dem Speicherzellenarray 36 angeordnet, das aus einer Vielzahl von Speicherzellen MC an Kreuzungspunkten zwischen der Wortleitung WL und den Bitleitungen BL besteht, wie in Fig. 1 gezeigt.
Bei dieser Ausführungsform kann die Halbleiterspeicheranordnung ein EPROM, EEPROM oder dergleichen sein.
Die Adressensignale für die Bitleitungen BL des Speicherzellenarrays werden dem Anschluß c&sub1; , c&sub2; ... cn des Spaltenadressenpuffers 33 eingegeben.
Die Ausgaben werden auf den Spaltendekodierer 34 auf dieselbe Weise wie oben erläutert angewendet.
Die Ausgabe der Dekodiererschaltung 34 wird auf die Bitleitungen BL&sub1; , BL&sub2; , ... BLn angewendet, um über einen Transistor eine gewisse Bitleitung zu selektieren.
Die Halbleiterspeicheranordnung wird mit einer Dekodiererquellenspannung VPPI versehen, die eine variable Spannungsquelle 41 ist, die einen Schaltkreis hat, um die Dekodiererquellenspannung gemäß dem Lesemodus oder dem Schreibmodus zwischen einem hohen Pegel Vpp und einem niedrigen Pegel Vcc zu schalten.
Die resultierende Spannung wird, wie in Figuren 1 und 2 gezeigt, auf den Dekodiererquellenspannungs-VPPI-Anschluß in dem Reihendekodierer 32 und eine Dekodiererquellenspannungsdetektorschaltung, d. h., einen Vpp/Vcc-Detektor 35 angewendet, um zu detektieren, ob die Dekodiererquellenspannung Vpp oder Vcc ist.
Ein Steuersignal R zum Steuern der Operation des Laststromerhöhungsmittels (T&sub8;) wird ausgegeben und auf ein Gate des Laststromerhöhungsmittels (T&sub8;) in dem Reihendekodierer angewendet, wie in Fig. 1 gezeigt.
Im Lesemodus wird die Signalspannung, die von dem Eingangs- und Ausgangsanschluß N&sub3; des Speicherzellenarrays 36 ausgegeben wird, auf den Leseverstärker 37 angewendet, um sie zu lesen.
Das Resultat wird von dem Dateneingangs-/-ausgangsanschluß T(I/O) über eine Ausgabepufferschaltung 38 ausgegeben.
Im Schreibmodus werden die zu schreibenden Informationen der Dateneingabepufferschaltung 39 über den Dateneingangs-/-ausgangsanschluß T(I/O) eingegeben.
Die Ausgabe von der Dateneingabepufferschaltung 39 wird dem Eingangs-/Ausgangsanschluß N&sub3; des Speicherzellenarrays 36 durch die Schreibschaltung 40 eingegeben, die durch das Steuersignal R gesteuert wird.
Bei dieser Ausführungsform kann die Dekodiererquellenspannungsdetektorschaltung 35 die Schaltung wie in Fig. 11 haben. Das heißt, der Detektor hat eine Schaltung, die zum Beispiel einen ersten P-Kanal-Typ-MOS-Transistor (T&sub1;) umfaßt, dessen Source mit der genannten ersten Energiequellenleitung verbunden ist und dessen Gate mit seinem Drain verbunden ist; einen zweiten P-Kanal-Typ-MOS-Transistor (T&sub2;), dessen Source mit einem Drain des genannten ersten Transistors (T&sub1;) verbunden ist; und einen dritten N-Kanal- Typ-MOS-Transistor (T&sub3;), dessen Drain mit einem Drain des genannten zweiten Transistors (T&sub2;) verbunden ist und dessen Source mit einer zweiten Energiequellenleitung verbunden ist. Beide Gates der genannten zweiten und dritten Transistoren (T&sub2; und T&sub3;) sind gemeinsam mit einer Konstantspannungsquelle (Vcc) verbunden, während ein Inverter mit einem Verbindungsabschnitt verbunden ist, der zwischen den zweiten und dritten Transistoren (T&sub2; und T&sub3;) gebildet ist.
Im Schreibmodus kann die variable Quellenspannung VPPI eine höhere Spannung Vpp sein, zum Beispiel 12,5 V, die als erste Energiequellenspannung bezeichnet wird.
Im Lesemodus kann sie eine niedrigere Spannung Vcc sein, zum Beispiel 5 V, die als zweite Energiequellenspannung bezeichnet wird.
Es sei angemerkt, daß die erste Energiequellenspannung vorzugsweise höher als die zweite Energiequellenspannung ist.
Wenn in der Dekodiererquellenspannungsdetektorschaltung 35 die Spannung VPPI Vpp ist, d. h., 12,5 V, erzeugt die Schaltung 35 ein Steuersignal R, das den "L"-Pegel hat, während die Schaltung 35 ein Steuersignal R erzeugt, das den "H"-Pegel hat, wenn die Spannung VPPI Vcc ist, d. h., 5 V.
Somit kann das Laststromerhöhungsmittel (T&sub8;) nur erregt werden, wenn die Spannung VPPI Vcc ist, d. h., im Lesemodus.
Die vorliegende Erfindung hat das Merkmal, daß zusätzlich zu einem Lastmittel, zum Beispiel ein Lasttransistor T&sub1; , der parallel zu der NAND-Gatterschaltung vorgesehen ist, die aus den Treibertransistoren T&sub2; bis T&sub5; besteht, ein separates Lastmittel, d. h., ein Laststromerhöhungsmittel T&sub8; , in der Dekodiererschaltung (DEC) vorgesehen ist, das nur im Lesemodus erregt wird, um den Schwellenpegel der NAND-Gatterschaltung zu erhöhen, um eine Rauschtoleranz, d. h., die Rauschbeständigkeit, zu verbessern.
Das Laststromerhöhungsmittel T&sub8; ist vorzugsweise eine Schaltung mit einer Schaltfunktion zum Erhöhen des Laststroms (I), der in der NAND-Gatterschaltung fließt, im Lesemodus über den Laststrom (I) im Schreibmodus hinaus, wie später erläutert.
Die Konstruktion des Laststromerhöhungsmittels T&sub8; ist nicht besonders begrenzt.
Ein N-Kanal-Transistor des Anreicherungstyps, ein Transistor des Verarmungstyps, ein Widerstand mit einem Schaltkreis oder dergleichen können verwendet werden. Bei dieser Ausführungsform umfaßt das Laststromerhöhungsmittel einen Transistor des Anreicherungstyps, der zwischen dem Ausgangsknoten N&sub1; und einer dritten Energiequellenleitung verbunden ist, die die erste Energiequellenspannung Vcc zuführt.
Eine Spannung von Vcc wird, wie oben erläutert, auf das Laststromerhöhungsmittel T&sub8; angewendet, um die Schaltfunktion des Laststromerhöhungsmittels T&sub8; im Lesemodus zu erregen.
Dadurch wird der Lastwiderstand der NAND-Gatterschaltung reduziert, und der Schwellenspannungspegel der NAND- Gatterschaltung ist im Lesemodus erhöht.
Im Schreibmodus wird eine Spannung Vss , d. h., 0 V, auf das Gate des Laststromerhöhungsmittels T&sub8; angewendet, um es im Schreibmodus abzuerregen und es in einen nichtleitenden Zustand zu versetzen.
Dadurch besteht die Last der NAND-Gatterschaltung nur aus dem Lastmittel T&sub1; , so kann die NAND-Gatterschaltung auf dieselbe Weise wie bei einem gewöhnlichen Zustand arbeiten.
Das Laststromerhöhungsmittel T&sub8; kann in der Dekodiererschaltung an einem Knotenabschnitt N&sub1; vorgesehen sein, an dem das Lastmittel T&sub1; und die NAND-Gatterschaltung parallel verbunden sind, wie in Fig. 1 gezeigt.
Das Laststromerhöhungsmittel (T&sub8;) kann an einem beliebigen Verbindungsabschnitt zwischen zwei benachbarten seriell verbundenen Treibertransistoren in der NAND-Gatterschaltung vorgesehen sein.
Demzufolge kann es zum Beispiel an dem Verbindungsabschnitt zwischen einem Transistor T&sub2; und einem Transistor T&sub3; , zwischen einem Transistor T&sub3; und einem Transistor T&sub4; und so weiter vorgesehen sein, wie in Fig. 2 gezeigt.
Figur 2 zeigt eine Ausführungsform, bei der das Laststromerhöhungsmittel T&sub8; als ein Beispiel der vorliegenden Erfindung an dem Verbindungsabschnitt zwischen dem Transistor T&sub2; und dem Transistor T&sub3; vorgesehen ist.
Der Wert des Lastwiderstandes in der Dekodiererschaltung (DEC) wird, wie oben erläutert, nur im Lesemodus durch Erregen des Laststromerhöhungsmittels T&sub8; reduziert, das heißt, im Lesemodus wird der Laststrom erhöht.
Demzufolge ändert sich die Lastkurve des Lasttransistors T&sub1; im Lesemodus von der Lastkurve 1 zu der Lastkurve 1', wie in Fig. 4(b) gezeigt.
Deshalb kann die Lastkurve des Lasttransistors T&sub1; im Lesemodus sofort eine Konfiguration dicht bei der Lastkurve 2 im Schreibmodus annehmen, so daß der Lasttransistor T&sub1; sowohl im Lese- als auch Schreibmodus sofort dasselbe leisten kann.
Wie aus Fig. 4(c) ersichtlich ist, kann die ursprüngliche Eingangs-/Ausgangscharakteristikkurve 1 der Dekodiererschaltung im Lesemodus sofort zu der Eingangs-/Ausgangscharakteristikkurve 2 geändert werden.
Deshalb kann die Rauschimmunität der Dekodiererschaltung durch Erhöhen des Schwellenspannungspegel im Lesemodus verbessert werden.
Außerdem kann der Schwellenspannungspegel im Lesemodus auf Vcc/2 eingestellt werden, indem eine geeignete Steilheit (gm) des Transistors T&sub8; als Laststromerhöhungsmittel gewählt wird.
Da im Schreibmodus das Laststromerhöhungsmittel T&sub8; in einem aberregten Zustand ist, arbeitet die NAND-Gatterschaltung normal mit dem Lastmittel T&sub1;.
Figur 1 zeigt eine erste Ausführungsform der Halbleiterspeicheranordnung der vorliegenden Erfindung.
In Fig. 1 sind dieselben Elemente wie in Fig. 3 mit denselben Bezugszeichen versehen.
T&sub1; ist ein N-Kanal-MOS-Transistor des Verarmungstyps, T&sub2; bis T&sub5; und T&sub7; sind N-Kanal-MOS-Transistoren des Anreicherungstyps, und T&sub6; ist ein P-Kanal-MOS-Transistor des Anreicherungstyps.
Ein N-Kanal-Transistor des Anreicherungstyps T&sub8; ist als Laststromerhöhungsmittel mit einem Knotenabschnitt N&sub1; zwischen der Dekodiererspannungsquelle Vcc und der NAND-Gatterschaltung der Dekodiererschaltung (DEC) verbunden und parallel zu dem Lastmittel T&sub1; angeordnet.
Die Dekodiererschaltung ist, wie oben erläutert, so konstruiert, um die Dekodiererquellenspannung VPPI intern auf eine hohe erste Dekodiererquellenspannung Vpp zu schalten, zum Beispiel auf 12,5 V, und im Lesemodus auf eine niedrige zweite Spannung Vcc, zum Beispiel auf 5 V.
Diese Schaltoperation kann unter Verwendung eines bekannten Schaltkreises ausgeführt werden.
Bei einer Ausführungsform der vorliegenden Erfindung wird eine Steuerschaltung 35, wie in Fig. 10 gezeigt, die die in Fig. 11 gezeigte Schaltungsanordnung hat, als Schaltmittel verwendet.
Das Steuersignal R, das dem Gate des Transistors T&sub8; , d. h., einem Laststromerhöhungsmittel, eingegeben wird, schaltet im Lesemodus auf Vcc , d. h., auf den "H"-Pegel, und im Schreibmodus auf Vss , d. h., auf den "L"-Pegel.
Demzufolge ist im Lesemodus das Steuersignal R "H", so wird der Transistor T&sub8; EINgeschaltet.
Deshalb sind der Lasttransistor T&sub1; und der Laststromerhöhungstransistor T&sub8; mit der Reihe der Treibertransistoren T&sub2; bis T&sub5; der NAND-Gatterschaltung in der Dekodiererschaltung DEC Parallel verbunden.
In dieser Situation kann der Schwellenspannungspegel der NAND-Gatterschaltung im Lesemodus erhöht werden und auf etwa Vcc/2 eingestellt werden, indem die Leistung des Transistors T&sub8; , zum Beispiel die Steilheit (gm), angemessen gewählt wird.
Im Schreibmodus ist der Pegel des Steuersignals R Vss , d. h., 0 V, so wird der Transistor T&sub8; AUSgeschaltet.
Demzufolge kann die NAND-Gatterschaltung mit nur dem Lasttransistor T&sub1; auf normale und herkömmliche Weise arbeiten.
Fig. 2 zeigt eine andere Ausführungsform der Halbleiterspeicheranordnung der vorliegenden Erfindung.
In Fig. 2 ist die Source des Transistors T&sub8; , d. h., des Laststromerhöhungsmittels, mit dem Verbindungsabschnitt zwischen den Transistoren T&sub2; und T&sub3; in der NAND-Gatterschaltung verbunden, die aus den Transistoren T&sub2; bis T&sub5; besteht.
Bei. dieser Ausführungsform ist die Konstruktion und die Operation des Transistors T&sub8; dieselbe wie jene der ersten Ausführungsform.
Die Last für den Transistor T&sub2; ändert sich nicht, aber der Lastwiderstand der Transistoren T&sub3; bis T&sub5; kann im Lesemodus auf dieselbe Weise wie bei der ersten Ausführungsform reduziert werden, so kann der Schwellenpegel der NAND- Gatterschaltung im Lesemodus erhöht werden.
Je weiter im allgemeinen in einer NAND-Gatterschaltung ein Transistor von dem Lasttransistor T&sub1; in der Reihe angeordnet ist, desto empfindlicher (anfälliger) ist er gegenüber Rauschen.
Zum Beispiel sind die Transistoren T&sub4; und T&sub5; im Vergleich zu dem Transistor T&sub2; oder T&sub3; anfälliger.
Bei dieser Ausführungsform sind die Eingangscharakteristiken jener Transistoren T&sub3; , T&sub4; und T&sub5; verbessert.
Selbst wenn die Leistung des Transistors T&sub2; nicht verbessert ist, verbessert die Verbesserung der Eingangscharakteristik jener Transistoren T&sub3; , T&sub4; und T&sub5; vom Standpunkt der Dekodiererschaltung insgesamt beträchtlich den Schwellenspannungspegel im Lesemodus, und das durch die Erfindung angesprochene Problem kann überwunden werden.
Bei den in den Figuren 1 und 2 gezeigten Ausführungsformen wird im Lesemodus ein Steuersignal R mit einem Spannungspegel Vcc auf das Gate des Transistors T&sub8; angewendet, und der Lastwiderstand der NAND-Gatterschaltung ist im Lesemodus reduziert (mit anderen Worten, der Laststrom I ist erhöht), um den Schwellenspannungspegel auf Vcc/2 zu erhöhen.
Als andere Ausführungsform der vorliegenden Erfindung kann das folgende Verfahren verwendet werden, bei dem die Gatespannung des Transistors T&sub1; so gesteuert wird, daß der EIN-Widerstand des Transistors T&sub1; im Lesemodus auf einen niedrigeren Wert als der EIN-Widerstand im Schreibmodus reduziert wird, anstatt den Transistor T&sub8; zu nutzen.
Die Quellenspannung VPPI des Lastmittels T&sub1; kann gewöhnlich für die Quelle Vcc des Laststromerhöhungsmittels T&sub8; verwendet werden, da das Mittel T&sub8; nur arbeitet, wenn die Quellenspannung VPPI auf Vcc , d. h., auf 5 V eingestellt ist.
Die Dekodiererschaltung wurde zur Verwendung für eine Reihendekodiererschaltung erläutert, sie kann aber auch für eine Spaltendekodiererschaltung verwendet werden.
Ferner umfaßt eine andere Ausführungsform der vorliegenden Erfindung eine erste Energiequellenleitung zum Zuführen einer ersten Energiequellenspannung während eines Lesemodus und einer zweiten Energiequellenspannung, die höher als die erste Energiequellenspannung ist, während eines Schreibmodus, eine zweite Energiequellenleitung zum Zuführen einer dritten Energiequellenspannung, die niedriger als die erste Energiequellenspannung ist, und einen Dekodierer zum Dekodieren von Adresseninformationen, welcher Dekodierer eine Vielzahl von Transistoren enthält, die zwischen einem Ausgangsknoten und der zweiten Energiequellenleitung verbunden sind und durch die Adresseninformationen gesteuert werden, und ein Lastmittel, das zwischen der genannten ersten Energiequellenleitung und dem Ausgangsknoten verbunden ist, zum Zuführen eines Laststroms, wobei eine Stromzuführungsfähigkeit des Lastmittels so verändert wird, daß die Stromzuführungsfähigkeit des Lesemodus höher als die Stromzuführungsfähigkeit des Schreibmodus ist.
Bei dieser Ausführungsform sind das Lastmittel T&sub1; und das Laststromerhöhungsmittel T&sub8; kombiniert und als ein Lastmittel dargestellt.
In der Halbleiterspeicheranordnung der vorliegenden Erfindung können Fehloperationen des Dekodierers, die durch Rauschen verursacht werden, wie oben erläutert, effektiv verhindert werden, da der Schwellenspannungspegel der Dekodiererschaltung im Lesemodus bis auf etwa Vcc/2 erhöht wird, wodurch zur Verbesserung der Zuverlässigkeit der Speicheranordnung beigetragen wird.
Selbst wenn Rauschen zu dem Adresseneingangssignal hinzukommt, arbeitet der Dekodierer durch das Rauschen nicht einfach fehlerhaft, da die Dekodiererschaltung der vorliegenden Erfindung eine ausreichende Rauschimmunität hat, so können Fehloperation in dem Speicherzellenarray, die durch Rauschen verursacht werden, auch effektiv verhindert werden.

Claims

1. Eine Halbleiterspeicheranordnung mit:--

einer ersten Energiequellenleitung (VPPI) zum Zuführen einer ersten Energiequellenspannung (Vcc) während eines Lesemodus und einer zweiten Energiequellenspannung (Vpp), die höher als die erste Energiequellenspannung ist, während eines Schreibmodus;

einer zweiten Energiequellenleitung (Vss) zum Zuführen einer dritten Energiequellenspannung, die niedriger als die erste Energiequellenspannung (Vcc) ist;

einer Dekodiererschaltung (32), die ein Lastmittel (T&sub1;) enthält, das zwischen der ersten Energiequellenleitung (VPPI) und einem Ausgangsknoten (N&sub1;) verbunden ist; und

einer Vielzahl von Transistoren (T&sub2; bis T&sub5;), die zwischen dem Ausgangsknoten (N&sub1;) und der zweiten Energiequellenleitung (Vcc) seriell verbunden sind, zum Dekodieren von Adresseninformationen;

dadurch gekennzeichnet, daß:--

das genannte Lastmittel eine variable Stromzuführungsfähigkeit hat, so daß die Stromzuführungsfähigkeit des Lesemodus höher als jene des Schreibmodus ist.

2. Eine Halbleiterspeicheranordnung nach Anspruch 1, bei der das genannte Lastmittel ein Lastelement (T&sub1;) umfaßt, und ein Laststromerhöhungsmittel (T&sub8;), das mit der genannten Dekodiererschaltung (32) verbunden ist, zum Erhöhen des Laststroms, der durch die genannte Dekodiererschaltung (32) fließt, während des Lesemodus, um die genannte variable Stromzuführungsfähigkeit vorzusehen.

3. Eine Halbleiterspeicheranordnung nach Anspruch 2, bei der das genannte Laststromerhöhungsmittel (T&sub8;) an dem Ausgangsknoten (N&sub1;) der genannten Dekodiererschaltung vorgesehen ist.

4. Eine Halbleiterspeicheranordnung nach Anspruch 2, bei der das genannte Laststromerhöhungsmittel (T&sub8;) an dem Verbindungsabschnitt zwischen zwei beliebigen benachbarten Transistoren (z. B. T&sub2;, T&sub3;) in der genannten Dekodiererschaltung (32) vorgesehen ist.

5. Eine Halbleiterspeicheranordnung nach Anspruch 2, 3 oder 4, bei der das Lastelement (T&sub1;) ein Transistor des Verarmungstyps ist, der ein Gate hat, das mit dem Ausgangsknoten (N&sub1;) verbunden ist.

6. Eine Halbleiterspeicheranordnung nach Anspruch 3, bei der das genannte Laststromerhöhungsmittel (T&sub8;) einen Transistor des Anreicherungstyps umfaßt, der zwischen dem Ausgangsknoten (N&sub1;) und einer dritten Energiequellenleitung, die die erste Energiequellenspannung (Vcc) zuführt, verbunden ist, welcher Transistor des Anreicherungstyps während des Lesemodus eingeschaltet ist.

7. Eine Halbleiterspeicheranordnung nach Anspruch 4, bei der das genannte Laststromerhöhungsmittel (T&sub8;) einen Transistor des Anreicherungstyps umfaßt, der zwischen dem Verbindungsabschnitt und einer dritten Energiequellenleitung, die die erste Energiequellenspannung (Vcc) zuführt, verbunden ist, welcher Transistor des Anreicherungstyps während des Lesemodus eingeschaltet ist.

8. Eine Halbleiterspeicheranordnung nach irgendeinem der Ansprüche 2 bis 7, bei der die genannte Anordnung ferner umfaßt:--

einen Inverter (IV), der zwischen der ersten Energiequellenleitung (VPPI) und der zweiten Energiequellenleitung (Vss) verbunden ist und einen Eingang hat, der mit dem Ausgangsknoten (N&sub1;) der Dekodiererschaltung verbunden ist;

eine Wortleitung (WL), die mit einem Ausgang des Inverters (IV) verbunden ist; und

Speicherzellen (MC), die mit der genannten Wortleitung verbunden sind.

9. Eine Halbleiterspeicheranordnung nach irgendeinem der Ansprüche 2 bis 8, bei der die genannte Anordnung ferner einen Detektor (35) umfaßt, der mit der genannten ersten Energiequellenleitung (VPPI) verbunden ist, zum Erzeugen eines Steuersignals (R), wenn die erste Energiequellenspannung (Vcc) auf der ersten Energiequellenleitung detektiert wird, und das genannte Laststromerhöhungsmittel (T&sub8;) durch das Steuersignal aktiviert wird.

10. Eine Halbleiterspeicheranordnung nach Anspruch 9, bei der.der genannte Detektor (35) eine Schaltung (Fig. 11) hat, die eine Reihe von Transistoren umfaßt, in der ein erster Transistor, der einen ersten Typ hat, ein zweiter Transistor, der einen ersten Typ hat, und ein dritter Transistor, der einen zweiten Typ hat, der sich von dem ersten Typ unterscheidet, miteinander seriell angeordnet sind und ein Ende des ersten Transistors mit der genannten ersten Energiequellenleitung (VPPI) verbunden ist, während ein Ende des dritten Transistors mit der genannten zweiten Energiequellenleitung (Vss) verbunden sind, bei der beide Gates oder Basen der genannten zweiten und dritten Transistoren gemeinsam mit einer Konstantspannungsquelle (Vcc) verbunden sind und ein Gate oder eine Basis des genannten ersten Transistors mit einem Verbindungsabschnitt verbunden ist, der zwischen den genannten ersten und zweiten Transistoren gebildet ist, während ein Inverter mit einem Verbindungsabschnitt verbunden ist, der zwischen den genannten zweiten und dritten Transistoren gebildet ist.