DE4205061A1 - Elektrisch loeschbarer programmierbarer festwertspeicher mit einschreib/verifizier-steuereinheit - Google Patents

Description

Die Erfindung bezieht sich allgemein auf nichtflüchtige Halbleiter-Speicheranordnungen und betrifft insbesonde­ re eine elektrisch löschbare und programmierbare Halb­ leiter-Speicheranordnung mit einem Array von Speicher­ zellen, einschließlich Reihenschaltungen von NAND- (Typ-)Speicherzellen.

Mit den zunehmenden Anforderungen an hohe Leistung und hohe Zuverlässigkeit von digitalen Rechnersystemen wird mehr und mehr die Entwicklung eines nichtflüchtigen Halbleiterspeichers großer (Speicher-)Kapazität gefor­ dert, der ein vorhandenes, übliches externes Datenspei­ chermedium, wie eine Magnet-Diskette, eine Festplatten­ einheit (auch als "Hartplatteneinheit" bezeichnet) o. dgl. zu ersetzen vermag.

Um den zunehmenden Anforderungen der Endanwender zu ge­ nügen, ist in neuerer Zeit ein spezieller elektrisch löschbarer, programmierbarer nichtflüchtiger Festwert­ speicher (EEPROM) vorgeschlagen und entwickelt worden, bei dem die Integrationsdichte von Speicherzellen durch Verkleinerung der Zahl der erforderlichen Transistoren auf einem Chip-Substrat einer begrenzten Größe erheb­ lich vergrößert ist. Ein derartiger EEPROM wird allge­ mein als "NAND-Zellen(typ)-EEPROM" bezeichnet; dabei sind mehrere Reihenanordnungen oder -arrays (-schaltun­ gen) von Speicherzellentransistoren jeweils über Schalt­ transistoren an Bitleitungen angeschlossen. Die Spei­ cherzellentransistoren sind sog. Floating Gate-Metall­ oxidhalbleiter-Feldeffekttransistoren (MOSFETs). Wenn ein Schalttransistor durchschaltet, wird ein Zellen­ transistorarray selektiv mit einer entsprechenden, ihm zugeordneten Bitleitung verbunden. Ein solcher Schalt­ transistor wird als "Wähltransistor" bezeichnet. Die Reihenarrays von Zellentransistoren können als "NAND- Zelleneinheiten" bezeichnet werden.

Jede NAND-Zelleneinheit umfaßt vier, acht oder sechzehn Floating Gate-MOSFETs als ihre Mindestzahl von Spei­ cherelementen. Jeder MOSFET weist ein mit einer ent­ sprechenden Wortleitung verbundenes Steuergate und ein sog. Floating Gate (freischwebende Gate-Elektrode) zum Speichern von Ladungsträgern, die Daten entsprechend einer logischen "1" oder "0" repräsentieren, auf. Da jede "Speicherzelle" nur einen Transistor enthält, ist die Integrationsdichte des EEPROMs unter Erhöhung sei­ ner Gesamtspeicherkapazität verbessert.

Bei den derzeit gebräuchlichen NAND-Typ-EEPROMs wirken während eines Einlese- oder Einschreibvorgangs nicht­ gewählte (nicht angesteuerte) Speicherzellen in jeder NAND-Zelleneinheit als Übertragungsgates oder -gatter zum Übertragen (to transfer) eines Datenbits zu einer augenblicklich (an)gewählten Ziel-Zelle. Zur Verein­ fachung der Erläuterung ist im folgenden eine NAND- Zelleneinheit behandelt. Ein der NAND-Zelleneinheit zu­ geordneter Wähltransistor schaltet durch, so daß diese Zelleneinheit mit einer entsprechenden Bitleitung ver­ bunden wird. Die zwischen dem Wähltransistor und dem gewählten Zellentransistor gelegenen Speicherzellen­ transistoren werden extern (von außen her) zum Durch­ schalten angesteuert. Eine Einschreibdateneinheit kann eine bestimmte logische Größe von "1" oder "0" besit­ zen. Wenn die Einschreibdateneinheit beispielsweise eine "1" ist, wird die von der Bitleitung gelieferte oder zugespeiste Datenspannung über diese durchgeschal­ teten Transistoren zum (an)gewählten Zellentransistor übertragen. Damit werden Ladungsträger von der Drain­ elektrode in das Floating Gate des gewählten Zellen­ transistors injiziert, um dieses dadurch aufzuladen. Der Schwellenwert des gewählten Transistors ändert sich, so daß 1-Bit-Daten in ihn eingeschrieben oder in ihm programmiert werden können.

Für die Verbesserung der Betriebszuverlässigkeit sind die nichtgewählten Speicherzellentransistoren, die als Übertragungsgates in der Einschreiboperation wirken, einem speziellen Erfordernis unterworfen: Ihre Schwel­ lenwerte müssen im Variationsbereich begrenzt sein, d. h. diese Transistoren dürfen nicht über einen zu­ lässigen Variationsbereich hinaus schwanken oder abwei­ chen; anderenfalls variiert die Einschreibspannung für die gewählte Zelle selbst zwischen den NAND-Zellenein­ heiten, wodurch die Programmierzuverlässigkeit herabge­ setzt wird. Mit den bekannten, bei den vorhandenen NAND-EEPROMs angewandten Programmiertechniken ist es nicht einfach, dieses Erfordernis zu erfüllen, weil nämlich die meisten Speicherzellentransistoren auf einem Einchip-Substrat unweigerlich unterschiedliche Schwellenwerte aufweisen, die von Abweichungen bzw. To­ leranzen in den Fertigungsbedingungen und den physika­ lischen Bedingungen herrühren. Dieser Umstand kann in unerwünschter Weise dazu führen, daß vergleichsweise leicht einschreibbare Zellen gleichzeitig mit ver­ gleichsweise schwierig einschreibbaren Zellen auf dem gleichen Chip-Substrat vorhanden sein können. Demzu­ folge kann unmöglich erwartet werden, daß alle Adres­ sieroperationen in einer gleichmäßig organisierten Weise stattfinden können. Darüber hinaus kann (dabei) die Betriebszuverlässigkeit nicht auf einer gewünsch­ ten Größe gehalten werden.

Aufgabe der Erfindung ist damit die Schaffung einer verbesserten nichtflüchtigen Halbleiter-Speicheranord­ nung, insbesondere einer elektrisch löschbaren und programmierbaren Festwertspeichervorrichtung oder -an­ ordnung, bei welcher Programmieroperationen wirksam durchführbar sind, ohne daß dies auf Kosten hoher Zu­ verlässigkeit ginge.

Diese Aufgabe wird durch die im Patentanspruch 1 ge­ kennzeichneten Merkmale gelöst.

Gegenstand der Erfindung ist eine spezielle nichtflüch­ tige Halbleiter-Speicheranordnung mit einem Array von in Zeilen und Spalten angeordneten, elektrisch lösch­ baren und programmierbaren Speicherzellentransistoren. Wenn ein Unterarray von Speicherzellentransistoren, das Daten für eine Seite oder 1-Seiten-Daten liefert, im Speicherzellenarray für Programmierung (an)gewählt ist oder wird, erfolgt eine Einschreib/Prüf- bzw.-Verifi­ zieroperation wie folgt: 1. Der resultierende elektri­ sche Einschreibzustand der gewählten Speicherzellen­ transistoren nach dem Programmieren wird geprüft oder verifiziert durch Prüfung, ob sich ihre Schwellenwerte verändert haben; 2. wenn unter diesen Transistoren ir­ gendein ungenügend eingeschriebener Speicherzellentran­ sistor verbleibt, wird für diesen eine Neueinschreib­ operation durchgeführt, um den Einschreibzustand näher an den zufriedenstellenden Zustand heranzuführen, indem an ihn während einer vorbestimmten Zeitspanne eine vor­ bestimmte Einschreibspannung angelegt und diese Neuein­ schreiboperation erforderlichenfalls wiederholt wird.

Jede Neueinschreiboperation erfolgt durch Anlegung der Einschreibspannung an den (die) ungenügend eingeschrie­ benen Speicherzellentransistor(en) für eine festgelegte Zeitspanne. Für Neueinschreib/Prüf- oder -Verifizier- Operationen kann die Neueinschreiboperation an dem (den) unzulänglichen Zellentransistor(en) innerhalb eines Bereichs einer vorbestimmten Häufigkeitszahl wie­ derholt werden, bis der Einschreibzustand einen zufrie­ denstellenden Grad erreicht.

Im folgenden sind bevorzugte Ausführungsformen der Er­ findung anhand der Zeichnung näher erläutert. Es zei­ gen:

Fig. 1 eine perspektivische schematische Darstel­ lung eines integrierten Schaltkreis- oder IC-Kartenmoduls, das eine nichtflüchtige Halbleiter-Speicheranordnung gemäß einer bevorzugten Ausführungsform der Erfindung enthält,

Fig. 2 ein Schaltbild des internen Schaltungsauf­ baus der IC-Karte gemäß Fig. 1,

Fig. 3 ein Schaltbild des internen Schaltungsauf­ baus eines der elektrisch löschbaren pro­ grammierbaren NAND-(Typ-)Festwertspeicher (EEPROMs) nach Fig. 2,

Fig. 4 ein Schaltbild eines Zellenarrayteils des EEPROMs nach Fig. 3,

Fig. 5 eine schematische Aufsicht auf eine NAND- Zelleneinheit im Speicherarrayteil nach Fig. 4,

Fig. 6 einen in vergrößertem Maßstab gehaltenen schematischen Querschnitt längs der Linie VI-VI in Fig. 5 durch einen Speicherzellen­ transistor der NAND-Zelleneinheit,

Fig. 7 einen in vergrößertem Maßstab gehaltenen schematischen Längsschnitt längs der Linie VII-VII in Fig. 5 durch den Speicherzellen­ transistor der NAND-Zelleneinheit,

Fig. 8 ein Schaltbild des internen Schaltungsauf­ baus einer Bitleitungs-Steuereinheit gemäß Fig. 3,

Fig. 9 ein Ablaufdiagramm für eine Einschreibope­ ration beim EEPROM,

Fig. 10 ein Ablaufdiagramm für eine andere Ein­ schreiboperation beim EEPROM,

Fig. 11 ein Blockschaltbild der internen Anordnung eines beispielhaften Steuereinheit-LSIs, der für die Erzielung einer "Einschreib/Prüf- oder -Verifizier-Schwellenwertsteuer"-Funk­ tion gemäß Fig. 9 oder 10 geeignet ist,

Fig. 12 ein Schaltbild einer möglichen Abwandlung der Bitleitungs-Steuereinheit nach Fig. 8,

Fig. 13 ein Schaltbild einer der Steuereinheit nach Fig. 12 zugeordneten peripheren Datenausle­ seschaltung und

Fig. 14 eine graphische Darstellung der Hauptpoten­ tialänderungen an den Hauptabschnitten oder -teilen der Bitleitungs-Steuereinheit nach Fig. 13 während einer Ausleseperiode.

In Fig. 1 ist eine kartenartige Datenspeichervorrich­ tung oder -anordnung gemäß einer bevorzugten Ausfüh­ rungsform der Erfindung allgemein mit 10 bezeichnet. Diese Anordnung 10 ist im folgenden als "IC-Kartenmo­ dul" oder "IC-Karte" bezeichnet. Die IC-Karte 10 umfaßt mehrere elektrisch löschbare und programmierbare NAND- Zellen-(Typ-)Festwertspeicher(EEPROM)-Chips 12 und ein diesen zugeordnetes Steuereinheit-LSI-Chip 14. Diese Bauteile 12 und 14 sind in einen Hauptkörper 16 der IC- Karte 10 eingebettet bzw. eingekapselt.

Der Hauptkörper 16 weist einen äußeren bzw. externen Anschlußteil auf, in welchem mehrere externe Anschluß­ klemmenfelder 18 mit konstanten (gegenseitigen) Abstän­ den angeordnet sind. Wenn die IC-Karte in den Schlitz einer nicht dargestellten digitalen Rechnereinheit ein­ gesteckt wird oder ist, werden diese Felder oder auch Flecken (pads) elektrisch mit entsprechenden Anschluß­ klemmen verbunden, so daß zwischen beiden Einheiten eine bidirektionale Datenübertragung oder -übermittlung möglich wird. Die EEPROMs 12 sind mit dem Steuerein­ heit-LSI 14 über eine Datenübertragungsleitung 20 (vgl. Fig. 2) verbunden.

Der interne Schaltungsaufbau eines der NAND-EEPROMs 12 ist in Fig. 3 dargestellt. Die restlichen EEPROMs sind ähnlich aufgebaut. Der EEPROM 12 weist einen Zellen­ arrayteil 22 auf, der eine Anordnung bzw. ein Array von Speicherzellen enthält, die unter Bildung einer noch näher zu beschreibenden Matrixkonfiguration in Zeilen und Spalten angeordnet sind. Der Zellenarrayteil 22 ist mit einem Zeilendecodiererkreis 24 und einem Spalten­ decodiererkreis 26 verbunden. An den Zeilendecodierer 24 ist eine Steuergate-Steuereinheit (controller) 28 angeschlossen. Mit den Decodierern 24 und 26 ist ein Adreßpufferteil 30 verbunden. Über den Adreßpuffer 30 wird ein Eingangs- oder Eingabeadreßbit zu den Zeilen- und Spaltendecodierern 24 bzw. 26 übertragen. Eine Bit­ leitungs-Steuerschaltung oder -einheit 32 zur Durchfüh­ rung von Auslese- und Einschreiboperationen ist auf die in Fig. 3 gezeigte Weise dem Speicherteil 22 und dem Spaltendecodierer 26 zugeordnet. Eine Substratspan­ nungs-Steuerschaltung oder -einheit 34 dient zum Steu­ ern (Einstellen) der Spannung eines Chip-Substrats, auf dem der Speicherteil 22 mit den Schaltungen oder Krei­ sen 24, 26, 28, 30, 32 und 34 angeordnet ist. Die Steu­ erschaltung 34 erzeugt ein geeignetes Steuersignal ent­ sprechend einer Einschreib-, einer Auslese- oder einer "Auslese-Prüf-Operation" und liefert dieses Signal zu einer Steuergateleitung, die durch den Zeilendecodierer 24 unter den den Zeilen von Speicherzellen zugeordneten Leitungen gewählt wird oder ist. Ein Ein/Ausgabe- oder I/O-Puffer 36 ist an die erste Bitleitungs-Steuerein­ heit 32 angeschlossen.

Der interne Aufbau des Speicherarrayteils 22 ist im folgenden beschrieben. Gemäß Fig. 4 weist der NAND- Zellen-EEPROM 12 im Speicherteil 22 parallele Daten­ übertragungsleitungen BL und parallele Adreßsteuer­ leitungen WL auf. Die Steuerleitungen WL schneiden oder kreuzen unter Isolierung die Datenübertragungsleitun­ gen, die unter Isolierung auf einem Chip-Substrat 40 (vgl. Fig. 5) angeordnet sind. An die Steuerleitungen WL werden jeweils Steuerspannungssignale Vcg1, Vcg2, ..., Vcg8 angelegt. Die Datenübertragungsleitungen BL werden als "Bitleitungen", die Adreßsteuerleitungen WL als "Wortleitungen" bezeichnet.

Jede Bitleitung BLi (i = 1, 2, . . ., n) ist mit einem Reihenarray MB aus einer vorbestimmten Zahl von Floating Gate-Durchtunnelungs-Metalloxidhalbleiter­ (FATMOS)-Feldeffekttransistoren verbunden. Bei der dar­ gestellten Ausführungsform enthält jedes Reihenarray MBi acht FATMOS-Transistoren Mi1, Mi2, . . ., Mi8 (i = 1, 2, . . ., n). Beispielsweise besteht das Array MB1 aus FATMOS-Transistoren M11, M12, . . ., M18. Jeder Tran­ sistor Mÿ (i = 1, 2, . . ., n; j = 1, 2, . . ., 8) wirkt oder arbeitet als "Speicherzelle" zum Speichern einer logischen 1-Bit-Dateneinheit. Das Reihenarray aus acht Speicherzellen ist im folgenden als "NAND-Zellenein­ heit" bezeichnet, während die MOSFETs M als "Speicher­ zellentransistoren" oder einfach "Speicherzellen" be­ zeichnet werden. Die Anordnung in der oberen Hälfte der Speicherzellenmatrix gemäß Fig. 4 ist ähnlich wie die oben beschriebene Anordnung.

Gemäß Fig. 4 sind die Speicherzellentransistoren Mi1, Mi2, . . ., Mi8 in jeder NAND-Zelleneinheit MBi (i = 1, 2, . . ., 8) an ihren Steuergateelektroden jeweils mit Wortleitungen WL1, WL2, . . ., WL8 verbunden. Jede NAND- Zelleneinheit MBi ist mit einer betreffenden Bitleitung BLi über einen ersten Schalttransistor Qi verbunden, bei dem es sich um einen Metalloxidhalbleiter-Feldef­ fekttransistor oder MOSFET handeln kann. Beispielsweise ist die NAND-Zelleneinheit MB1 über einen MOSFET Q11 mit der Bitleitung BL1 verbunden. Die MOSFETs Q1 (= Q11, Q21, . . ., Qn1) sind mit ihren Steuergateelektroden gemeinsam an eine Wählgateleitung SG1 angeschlossen. Jeder MOSFET Qi1 wird in Abhängigkeit von einem an die Steuergateleitung SG1 angelegten Spannungssignal Vsg1 selektiv durchgeschaltet, wodurch eine ihm zugeordnete NAND-Zelleneinheit MBi elektrisch mit einer betreffen­ den Bitleitung BLi verbunden wird. Der Schalt-MOSFET Qi1 wird auch als "erster Wähltransistor" bezeichnet.

Gemäß Fig. 4 sind die NAND-Zelleneinheiten MB1, MB2, ..., MBn jeweils über zweite Schalt-MOSFETs Q2 (= Q12, Q22, ..., Qn2) mit einer gemeinsamen Source- oder Quel­ lenspannung Vs verbunden. Letztere ist potentialmäßig gleich oder entsprechend dem Massepotential, das bei dieser Ausführungsform 0 V beträgt. Bei Betrachtung der NAND-Zelleneinheit MB1 lediglich zu Erläuterungszwecken ergibt sich, daß der zweite Schalt-MOSFET Q12 zwischen die Sourceelektrode eines Endstufen-Speicherzellentran­ sistors M18 in der NAND-Zelleneinheit und die gemeinsa­ me Source- oder Quellenspannung Vs geschaltet ist. Die zweiten MOSFETs Q2 sind an ihren Steuergates gemeinsam mit einer zweiten Wählgateleitung SG2 verbunden. Jeder MOSFET Qi2 bewirkt eine Umschalt- oder Schaltoperation in Abhängigkeit von einem an die Steuergateleitung SG2 angelegten Spannungssignal Vsg2, und wenn er durchge­ schaltet ist, verbindet er die zugeordnete NAND-Zellen­ einheit MBi mit der gemeinsamen Source- oder Quellen­ spannung Vs. Der Schalt-MOSFET Qi2 ist im folgenden als "zweiter Wähltransistor" bezeichnet.

Fig. 5 veranschaulicht in Aufsicht acht Speicherzellen­ transistoren M11 bis M18 der NAND-Zelleneinheit MB1, wobei zwischengefügte dielektrische Schichten auf oder über einem schwach dotierten P-Typ-Substrat 40 ledig­ lich aus Gründen der besseren Veranschaulichung wegge­ lassen sind. Jeder Speicherzellentransistor M1j (j = 1, 2, ... oder 8) weist ein Floating Gate 42 auf, das un­ ter Isolierung über dem P-Substrat 40 liegt und das als Ladungsspeicherschicht wirkt. Jeder Speicherzellentran­ sistor weist außerdem eine unter Isolierung über einem entsprechenden Floating Gate 42 angeordnete Steuergate­ elektrode 44 auf. In Fig. 5 ist lediglich aus symboli­ schen oder darstellungsmäßigen Gründen das darunterlie­ gende Floating Gate 42 etwas breiter dargestellt als die Steuergateelektrode 34. In der Praxis ist seine Breite praktisch gleich derjenigen der darüberliegen­ den Steuergateelektrode 44. Erste und zweite Wähltran­ sistoren Q11, Q12 sind an beiden Endabschnitten der Speicherzellentransistoren M11 bis M18 angeordnet. Die Wähltransistoren Q11, Q12 weisen jeweils Steuergate­ elektroden 46 bzw. 48 auf, die im folgenden als "Wähl­ gateelektroden" bezeichnet sind.

Die Bitleitung BL1 ist eine langgestreckte Metall­ schicht 50, beispielsweise eine Aluminiumschicht. Diese Schicht verläuft so, daß sie unter Isolierung die Steu­ ergateelektroden 44, die erste Wählgateelektrode 46 und die zweite Wählgateelektrode 48 schneidet oder kreuzt. In Fig. 5 ist die Bitleitung BL1 zur Vereinfachung der Darstellung teilweise weggeschnitten dargestellt, um eine darunterliegende, stark dotierte N (N⁺)-Halbleiter­ diffusionsschicht 52 zu zeigen, die in der Oberfläche des Substrats 40 geformt ist. Die Schicht 52 liegt an der erwähnten, gemeinsamen Source- oder Quellenspannung Vs. Der erste Wähltransistor Q11ist an seiner Drain­ elektrode elektrisch mit der Bitleitung B11 über einen Kontaktlochteil 54 verbunden, der in einer als Bitlei­ tung BL1 dienenden Metall-Verdrahtungsschicht 50 aus­ gebildet ist. Der zweite Wähltransistor Q12 ist an sei­ ner Sourceelektrode an die gemeinsame Source- oder Quellenspannung Vs angeschlossen.

Der Querschnittsaufbau eines der Speicherzellentransi­ storen M (z. B. der Zelle M11) in der NAND-Zelleneinheit MB1 ist in Fig. 6 dargestellt. Dabei ist ein dünner di­ elektrischer Film 58 auf der Oberseite des Substrats 40 abgelagert und in einem Elementbereich positioniert, der durch eine dielektrische Elementtrennschicht 60 festgelegt ist. Die dielektrischen Schichten 58 und 60 können Oxidfilme sein, die nach an sich bekannter che­ mischer Aufdampftechnik geformt sind. Der dielektri­ sche Film 58 dient als Gateisolierfilm des Transistors M11. Das Floating Gate 42 ist stapel- oder schichtartig auf dem Gateisolierfilm 58 angeordnet. Seine Länge ist so bestimmt oder festgelegt, daß es die Elementtrenn­ schicht 60 mit seinen beiden Endabschnitten teilweise abdeckt. Das Floating Gate 42 ist mit einer anderen di­ elektrischen Schicht 62 bedeckt, auf welcher eine Steu­ ergateelektrode 44 praktisch der gleichen Breite wie das Floating Gate 42 geformt ist. Gemäß Fig. 5 ist das Floating Gate 42 so angeordnet, daß es sich bis zu einer Länge entsprechend der Wortleitung WL1 erstreckt. Das Floating Gate 42 definiert zwischen sich und dem Substrat 40 eine vorgewählte Kapazität; außerdem defi­ niert es eine andere Kapazität zwischen sich und der Steuergateelektrode 44. Die Steuergateelektrode 44 (Wortleitung WL1) ist mit einer dielektrischen Schicht 64 bedeckt, auf der eine Metall-Verdrahtungsschicht 50 (Bitleitung BL1) angeordnet ist.

Fig. 7 veranschaulicht im Längsschnitt den Aufbau der NAND-Zelleneinheit MB1. Dabei sind mehrere N⁺-Halblei­ terdiffusionsschichten 68, 70, 72, 74, 76, ..., 78, 80, 52 mit einem gegenseitigen Abstand in der Längsrichtung der Bitleitung BL1 auf der Substratoberfläche angeord­ net. Die N⁺-Schicht 58 dient als Drainelektrode des er­ sten Wähltransistors Q11. Wie aus Fig. 7 hervorgeht, ist die Schicht 68 über das Kontaktloch 54 mit der Me­ tall-Bitleitungsschicht 50 verbunden. Die N⁺-Schicht 70 dient als Sourceelektrode des ersten Wähltransistors Q11. Diese N -Schicht 60 bzw. 70 dient auch als Drain­ elektrode des anschließenden Speicherzellentransistors M11. Auf ähnliche Weise dient die N -Schicht 52 als Source- und Drainelektrode benachbarter Speicherzellen­ transistoren M11 bzw. M12. Die N -Schicht 52 wirkt als Sourceelektrode des zweiten Wähltransistors Q12, und sie ist ebenfalls an die gemeinsame Source- oder Quel­ lenspannung Vs angeschlossen.

Das kennzeichnende Merkmal der Bitleitungs-Steuerein­ heit 32 besteht darin, daß zwei taktsignalsynchroni­ sierte Inverter vorgesehen sind, um eine kombinierte Funktion einer Datenverriegelung und einer Meß- oder Leseverstärkungsfunktion zu erreichen. Die in Fig. 3 gezeigte Bitleitungs-Steuereinheit 32 besitzt den fol­ genden internen Schaltungsaufbau: Gemäß Fig. 8 umfaßt die Bitleitungs-Steuereinheit 32 zwei komplementäre MOS-(CMOS-)Flipflopkreise 90, 92, die jeweils einer be­ treffenden (BLi) der Bitleitungen BL zugeordnet sind. Der erste Flipflopkreis 90 enthält P-Kanal-MOS-Tran­ sistoren Qp1, Qp2 des Anreicherungs- oder E-Typs sowie E-Typ-N-Kanal-MOS-Transistoren Qn1, Qn2. Der zweite Flipflopkreis 92 enthält E-Typ-P-Kanal-MOS-Transistoren Qp3 und Qp4 sowie E-Typ-N-Kanal-MOS-Transistoren Qn3, Qn4.

Genauer gesagt: die Gateelektroden der MOS-Transistoren Qp2, Qn1 des ersten Flipflopkreises 90 sind zusammenge­ schaltet. Die Gateelektroden sind mit einer entspre­ chenden oder betreffenden Bitleitung BLi über einen N- Kanal-MOS-Transistor Qn5 verbunden, der als Übertra­ gungsgate (transfer gate) dient (vgl. Fig. 8). Der Schaltungsknotenpunkt zwischen dem Transistor Qn5 und dem Flipflop 90 ist mit "N1" bezeichnet. Der Transistor Qn5 nimmt an seiner Gateelektrode ein Taktsignal Φd ab. Dieses Signal besitzt während einer Ausleseperiode den hohen ("H") Pegel Vh (gleich der Stromversorgungs­ spannung Vcc von z. B. 5 V), und es geht während einer Einschreibperiode auf ein mittleres Potential oder Zwi­ schenpotential Vm (typischerweise 10 V) über. Die rest­ lichen MOS-Transistoren Qp1, Qn2 weisen Gateelektroden auf, an welche Steuertaktsignale ΦAl, ΦA2 angelegt werden. Das Flipflop 90 stellt einen taktsignalsynchro­ nisierten Inverter dar.

Gemäß Fig. 8 ist der zweite Flipflopkreis 92 in ent­ gegengesetzter Richtung bzw. entgegengesetzt gepolt parallel zum ersten Flipflopkreis 90 geschaltet. Ins­ besondere sind dabei die Gateelektroden der MOS-Tran­ sistoren Qp4, Qn3 an den gemeinsamen Verbindungsknoten­ punkt N2 von Source- und Drainelektroden der in Gate­ schaltung vorliegenden Transistoren Qp2, Qn1 im Flip­ flopkreis 90 angeschlossen. Der gemeinsame oder Sammel- Verbindungsknotenpunkt von Source- und Drainelektroden der MOS-Transistoren Qp4, Qn3 ist mit dem Knotenpunkt N1 verbunden. Die Gateelektroden der MOS-Transistoren Qp3, Qn4 nehmen Steuertaktsignale ΦB1 bzw. ΦB2 ab. Der Flipflopkreis 92 stellt einen weiteren taktsi­ gnalsynchronisierten Inverter dar. Bei gleichzeitiger Aktivierung führen die beiden parallelgeschalteten In­ verter 90, 92 eine Flipflopoperation als Datenverrie­ gelungseinheit durch. Die Knotenpunkte N1 und N2 sind über gategekoppelte N-Kanal-MOS-Transistoren Qn6, Qn7 an im folgenden als "I/O-Leitungen" bezeichnete Daten­ eingabe/ausgabeleitungen I/O, angeschlossen. Diese Transistoren schalten in Abhängigkeit von einem ihnen an ihren Gateelektroden zugespeisten Spaltenwählsignal CSLi durch und dienen damit als Datenübertragungsschal­ ter zwischen dem Leseverstärker/Datenverriegelungskreis aus den Flipflops 90 und 92 und den I/O-Datenleitungen I/O, .

Die der NAND-Zelleneinheit MBi zugeordnete Bitleitung BLi ist mit einem Source-Drain-Verbindungsknotenpunkt N3 eines E-Typ-P-Kanal-MOSFETs Qp5 und eines E-Typ-N- Kanal-MOSFETs Qn8 über einen N-Kanal-MOS-Transistor Qd1 des Verarmungs- oder D-Typs verbunden. Die Gateelektro­ de des MOSFETs Qd1 nimmt ein Taktsignal Φcu ab. Der MOSFET Qp5 spricht auf ein Vorauflade-Steuersignal an und wirkt als Voraufladeeinheit (precharger) für die Bitleitung BLi. Wenn das Vorauflade-Steuersignal auf das Potential des niedrigen ("L") Pegels (z. B. 0 V) übergeht, schaltet der Vorauflade-Transistor Qp5 durch, so daß die Bitleitung BLi in Richtung auf die Stromver­ sorgungsspannung Vcc (typischerweise 5 V) aufgeladen wird. Der MOSFET Qn8 ist ein Rücksetztransistor, der auf ein an seine Gateelektrode angelegtes Rücksetz- Steuersignal RESET anspricht. Wenn das Signal RESET den hohen Pegel besitzt, schaltet der Rücksetztransistor Qn8 durch, so daß er die Bitleitung BLi sich in Rich­ tung auf Massepotential entladen läßt. Es ist darauf hinzuweisen, daß der Transistor Qd1 während einer Löschperiode als Hochpotential-Schutzglied (protector) dient. Durch Setzen des der Gateelektrode des Transi­ stors Qd1 zugespeisten Taktsignals Φ cu auf den niedri­ gen Pegel wird der Transistor Qd1 zum Sperren ge­ bracht, wodurch die MOSFETs Qp8, Qn8 elektrisch von der Bitleitung BLi getrennt werden. Hierdurch kann verhin­ dert werden, daß diese MOSFETs in einem Löschmodus in unerwünschter Weise mit dem hochpegeligen Potential be­ aufschlagt werden.

Die Bitleitungs-Steuereinheit 32 arbeitet wie folgt: Wenn beispielsweise in einem Auslesemodus des NAND- EEPROMs 12 Taktsignale ΦA1, ΦB1 den hohen Pegel und Taktsignale ΦA2, ΦB2 den niedrigen Pegel besitzen, sind die ersten und zweiten Flipflopkreise 90 bzw. 92 unwirksam. Zu diesem Zeitpunkt befindet sich das Spaltenwählsignal CSLi auf dem niedrigen Pegel; die Taktsignale Φcd, Φcu und das Voraufladesignal besit­ zen den hohen Pegel, während das Rücksetzsignal RESET auf dem niedrigen Pegel liegt. Das Sourceelektrodenpo­ tential Vbt der MOSFETs Qp1, Qp3 in erstem bzw. zweitem Flipflop 90, 92 bleibt auf der Stromversorgungsspannung Vcc.

Wenn das Voraufladesignal potentialmäßig auf den niedrigen Pegel abfällt, wird die Bitleitung BLi in Richtung auf die Stromversorgungsspannung Vcc vorauf­ geladen. Der Ausleseprozeß aus den Speicherzellen der NAND-Zelleneinheit MBi beginnt, nachdem das Vorauf­ ladesignal wieder auf den hohen Pegel übergeht, um die Wortleitungen WL auf ein spezifisches oder speziel­ les Potential zu setzen. Es sei angenommen, daß die ge­ wählte NAND-Zelleneinheit eine Einheit MB1 gemäß Fig. 4 ist. Wenn Daten aus dem Speicherzellentransistor M18 ausgelesen werden, werden die nichtgewählten Transisto­ ren M11, M12, ... M17 zwischen dem Transistor M18 und dem Wähltransistor Q11 durchgeschaltet. Infolgedessen kann über sie die Auslesedatenspannung zu der Bitlei­ tung BL1 übertragen werden. Entsprechend dem logischen Wert bzw. Pegel der Auslesedaten, d. h. "1" oder "0", erscheint entweder das hochpegelige oder das niedrig­ pegelige Potential auf der Bitleitung BL1.

Wenn die Bitleitung BL1 auf dem hohen Pegel bleibt, während das Taktsignal ΦA2 hoch wird und das Taktsignal ΦB1 auf den niedrigen Pegel abfällt, werden die ausgelesenen Daten durch den Datenverriegelungs/Lese­ verstärkerteil (Flipflopkreise 90, 92) verriegelt. Wenn die Bitleitung BL1 auf dem niedrigen Pegel liegt, wer­ den die Daten durch den gleichen Teil durch Einstel­ lung des Taktsignals ΦA1 auf den niedrigen Pegel und des Taktsignals ΦB2 auf den hohen Pegel verriegelt.

Wenn das Spaltenwählsignal CSL1 auf den hohen Pegel übergeht, werden die ausgelesenen Daten über die durch­ geschalteten Übertragungsgate-Transistoren Qn6, Qn7 zu den I/O-Leitungen I/O, übertragen.

In einem Einschreib(programm)modus nimmt zunächst das Taktsignal Φcd den niedrigen Pegel an, wodurch der MOSFET Qn5 durchgeschaltet wird. Die Bitleitung BLi gemäß Fig. 8 wird elektrisch von den als Datenverrie­ gelungs/Leseverstärkerteil dienenden Flipflopkreisen 90, 92 getrennt. Ein Spaltenwählsignal CSLi wird in Abhängigkeit von einem nicht dargestellten Adreßbe­ zeichnungssignal aktiviert bzw. aktiv. Die Daten wer­ den im Datenverriegelungs/Leseverstärkerteil verrie­ gelt. Das Taktsignal Φcd wird hoch bzw. geht auf einen hohen Pegel über, nachdem Daten für eine Seite (d. h. Daten, die in einem Reihenarray von einer gewählten Wortleitung zugeordneten Speicherzellentransistoren gespeichert sind) verriegelt sind, d. h. nachdem die Datenverriegelung für die Bitleitungen BL1, BL2, .., BLn gemäß Fig. 4 abgeschlossen ist.

Wenn sich das Taktsignal Δcd und die Spannung Vbt von Vcc auf das Zwischenpotential Vm (typischerweise 10 V) ändern, liegt die Bitleitung BLi abhängig vom logischen Wert oder Pegel der Einschreibdaten entweder auf Vm oder Massepotential. In jeder NAND-Zelleneinheit MBi schaltet der Transistor Qi1 durch, wobei unter den Zellentransistoren der Zelleneinheit eine Ziel-Zelle (an)gewählt wird. Die nichtgewählten Zellentransistoren zwischen dem Wähltransistor und dem gewählten Zellentransistor werden durchgeschaltet, so daß eine Einschreibdateneinheit zur gewählten Zelle übertragen werden kann. Nachdem die Dateneinschreibung für den ge­ wählten Zellentransistor abgeschlossen ist, gehen die Spannungen Φcd, Vbt auf die Source- oder Quellenspan­ nung Vcc über. Dabei befinden sich die Taktsignale ΦA1, ΦB1 auf dem hohen Pegel und die Taktsignale ΦA2, ΦB2 auf dem niedrigen Pegel. Weiterhin geht ein Rücksetz­ signal RESET auf den hohen Pegel über, um das Bitlei­ tungspotential rückzusetzen. Es ist zu beachten, daß in einem Löschmodus die Taktsignale Φcu, Φcd zwangsweise auf den niedrigen Pegel gebracht werden, so daß die MOSFETs Qn5, Qd1 zum Sperren gebracht werden. Die Bit­ leitungs-Steuereinheit 32 ist oder wird von der Bitleitung BLi gemäß Fig. 8 getrennt.

Das Hauptmerkmal des IC-Kartenmoduls 10 mit den EEPROMs 12 liegt in der höchst zuverlässigen Technik bzw. Mög­ lichkeit der Steuerung des Schwellenwerts der Speicher­ zellentransistoren in einer Einschreib/Prüfoperation. Insbesondere wird nach dem Programmieren der gewählten Zelle der tatsächliche Schwellenwert derselben durch Anlegung einer spezifischen oder speziellen Verifizier- bzw. Prüfspannung an die mit dieser Zelle verbundene Steuergateleitung (Wortleitung) bewertet; die Neuein­ schreib- und Prüfoperationen werden wiederholt, bis sichergestellt ist, daß der resultierende Schwellenwert innerhalb des zulässigen Bereichs für alle an die Wort­ leitung angeschlossenen Speicherzellentransistoren liegt. Eine derartige "Einschreib/Prüf-Schwellenwert"- Steuerung erfolgt durch die Steuereinheit 14, die zu­ sammen mit den EEPROMs in die IC-Karte 10 gemäß den Fig. 1 und 2 eingebaut ist, obgleich die Aufgabe der Steuereinheit 14 auch durch eine nicht dargestellte Zentraleinheit (CPU) eines externen digitalen Rechner­ systems erfüllt werden kann.

Der erfindungsgemäße Prozeß der "Einschreib/Prüf- Schwellenwertsteuerung" kann nach der Schrittfolge gemäß Fig. 9 ablaufen. Zur Vereinfachung der Erläute­ rung sei angenommen, daß die Zahl der längs jeder Steu­ ergateleitung (Wortleitung WL) gemäß Fig. 4 angeordne­ ten Speicherzellentransistoren gleich 512 (n = 512) ist, wobei die Spaltenadressen mit 0, 1, .. bis zu 511 beginnen. Diese Zellentransistoren stellen "eine Seite" dar. Das Ablaufdiagramm (Fig. 9) veranschaulicht den Grundalgorithmus für die 1-Seiten-Daten im Fall der Wiederholung der Einschreib-Prüf- und Neueinschreib­ (Neuprogrammierungs)operationen im Seitenmodus (page mode) mit einer Einheitseinschreibzeit von 40 µs.

Wenn im EEPROM12 eine Einschreiboperation einsetzt, wird ein die Zahl der Dateneinschreibungen angebender Para­ meter N in einem Schritt 100 auf 1 (N = 1) gesetzt. Ebenso wird die Ausleseadresse Ar für eine Seite auf 0 (Ar = 0) gesetzt. In einem Schritt 102 wird der Ein­ schreibmodus gesetzt. In einem Schritt 104 folgt das Setzen von 1-Seiten-Daten (d. h. Daten für eine Seite). In einem Schritt 106 bleibt während der Einschreibung (Programmierung) der 1-Seiten-Daten der "Warte"-Zustand in Abhängigkeit vom Einschreibimpulssignal von 40 µs erhalten.

Nach Abschluß der Einschreibung wird der EEPROM 12 in einem Schritt 108 unter der Steuerung des Steuerein­ heit-LSIs 14 in den Einschreib-Prüfmodus gesetzt. In einem Schritt 110 werden die eben in die Ziel-Speicher­ zellentransistoren eingeschriebenen oder eingelesenen Datenbits der einen Seite sequentiell ausgelesen. In einem Schritt 112 werden diese Zellentransistoren der Verifizier- oder Prüfverarbeitung unterworfen, wobei in diesem Schritt eine Untersuchung zur Bestimmung er­ folgt, ob der resultierende Einschreibzustand (mit ge­ ändertem Schwellenwert) in den Ziel-Zellentransistoren potentialmäßig ausreichend ist.

Wenn im Schritt 112 verifiziert wird, daß der Ein­ schreibzustand potentialmäßig ausreichend oder genügend ist, geht die Steuerung einfach auf den nächsten Schritt 114 über, in welchem entschieden wird, ob die Zwischenseiten-Ausleseadresse Ar (d. h. die Adresse der unter dem Array der gewählten Zellentransistoren, wel­ che die "eine Seite" bilden, auszulesenden Zelle) be­ reits (die Größe von) 511 erreicht hat oder nicht. Wenn Ar < 511 gilt, wird die Ausleseadresse Ar in einem Schritt 116 um 1 inkrementiert, worauf die Steuerung zum Schritt 110 zurückkehrt. Nach Wiederholung der Schritte 112 und 114 wird die Adressenprüfverarbeitung von Schritt 114 erneut durchgeführt. Die Prozesse der Schritte 116, 110, 112 und 114 werden zügig bzw. unter­ brechungsfrei wiederholt, solange die Ausleseverifi­ zierung oder -prüfung erfolgreich über die Daten für eine Seite abläuft. Sobald bestätigt wird, daß die Aus­ leseadresse Ar die Größe "511" erreicht hat, wird die Ausleseroutine für Einschreib-Verifizierung oder -Prü­ fung in einem Schritt 118 beendet, um das Programm aus dem Verifizier- oder Prüfmodus austreten zu lassen. Die Einschreiboperation für Daten einer Seite ist in einem Schritt 120 abgeschlossen.

Ein solch "glücklicher" Fall ist jedoch im allgemeinen selten. Der Grund dafür ist bereits in der Beschrei­ bungseinleitung erläutert worden. Folgende Erläuterung richtet sich auf einen Fall, in welchem ein vollständi­ ger oder potentialmäßig ausreichender Einschreibzustand mit nur einer Einschreiboperation bei einigen der 512 Ausleseadresse nicht erreicht werden kann.

Wenn in der Verifizierung oder Prüfung von Schritt 112 der Einschreibzustand als unzureichend bewertet wird, geht die Steuerung (d. h. das Programm) längs einer in Fig. 9 mit "NEIN" bezeichneten Linie auf eine für die Erfindung spezielle Unterroutine über. Zunächst wird im Schritt 122 geprüft, ob die Dateneinschreib-Ausführungs­ zahl N eine vorbestimmte Größe (100 bei dieser Ausfüh­ rungsform) erreicht hat oder nicht. Da dies der erste Übergang auf die Unterroutine ist, liefert dieser Schritt natürlicherweise K < 100, mit dem Ergebnis, daß die Steuerung längs der mit "NEIN" bezeichneten Verar­ beitungslinie auf einen Schritt 124 übergeht. In die­ sem Schritt wird die Einschreib-Ausführungszahl N um 1 inkrementiert (N = N + 1). In einem Schritt 126 wird die Zwischenseiten-Ausleseadresse Ar auf 0 rückgesetzt. Die Einschreibmoduseinstellung vom Schritt 102 wird ausgeführt; danach wird die Einschreib(Neueinschreib)­ operation der Schritte 104, 106 und 108 abgearbeitet. Im Schritt 110 werden die eingeschriebenen Daten ausge­ lesen, und der resultierende oder ermittelte Ein­ schreibzustand wird im Schritt 112 geprüft. Wenn dabei verifiziert wird, daß der Zustand durch Ausführung der Neueinschreiboperation zufriedenstellend wird oder ist, geht die Steuerung auf den Schritt 114 über. Wenn an­ dererseits der Einschreibzustand auch nach Durchführung der Neueinschreiboperation unzureichend ist, durchläuft die Steuerung die Schritte 122, 124 und 126, und die Einschreiboperation der Schritte 102, 104, 106 und 108 wird wiederholt.

Die Wiederholung dieser Schritte dauert an, bis die Entscheidung oder Bestimmung im Schritt 112 zur positi­ ven Antwort "JA" zurückkehrt. Die Zahl der Wiederholun­ gen ist jedoch auf eine Größe von weniger als "100" be­ grenzt. Wenn aus einem bestimmten Grund, beispielsweise aufgrund unheilbarer physikalischer Defekte in Spei­ cherzellentransistoren, auch 100 Neueinschreibprozesse immer noch keinen zufriedenstellenden Einschreibzustand ergeben, wird darauf entschieden, daß eine Einschreib­ störung aufgetreten ist. In einem solchen Fall wird der Verifizier- oder Prüf-Ausleseprozeß im Schritt 128 zwangsweise beendet, und das Abarbeiten dieser Routine wird in einem Schritt 130 beendet. Ein nachfolgender Prozeß wird dann durch eine Routine übernommen, die durch den Systemkonstrukteur oder den Systemanwender bestimmt werden sollte.

Wenn die Wiederholung der obigen Prozesse zeigt, daß der Einschreibzustand für eine bestimmte Adresse des 1-Seiten-Datenarrays gut ist, werden ähnliche Prozesse am nachfolgenden Adreßbit mindestens einmal durchge­ führt. Diese Prozesse werden wiederholt, bis der re­ sultierende oder ermittelte Einschreibzustand für alle 511 Adreßbits als zufriedenstellend oder genügend ve­ rifiziert ist. Sobald der Einschreibzustand als für das 1-Seiten-Datenarray annehmbar bewertet ist, wird der Einschreib/Verifizier- oder -Prüfschwellenwertsteuer­ prozeß beendet.

Bei der beschriebenen Ausführungsform wird der Ein­ schreib-Verifizier- oder -Prüfprozeß durchgeführt, un­ mittelbar nachdem die Daten während der Programmope­ ration der gewählten NAND-Zelleneinheit im Seitenmodus in den augenblicklich bezeichneten Speicherzellentran­ sistor eingeschrieben worden sind. Infolgedessen können etwaige Änderungen im Schwellenwert in der programmier­ ten Speicherzelle in Folge bewertet oder ausgewertet werden. Diese Auswertung erfolgt durch Anlegen der Ve­ rifizierspannung eines vorbestimmten Potentials (typi­ scherweise eine Zwischenspannung zwischen der Stromver­ sorgungsspannung Vcc und dem Massepotential) an den Speicherzellentransistor und anschließendes Messen des tatsächlichen Schwellenwerts (für Verifizierauslesung), nachdem die Zelle programmiert worden ist. Unter Heran­ ziehung des 1-Seiten-Datenarrays als Einheit wird die Schwellenwertbewertung für die Speicherzellentransisto­ ren in der Einheit wiederholt. Sooft eine unzureichend eingeschriebene Zelle oder irgendein FATMOS-Zellentran­ sistor, dessen tatsächlicher oder Ist-Schwellenwert trotz der Dateneinschreibung in ihn unzureichend oder ungenügend ist, festgestellt wird, wird eine zusätzli­ che Einschreiboperation an der Zelle durchgeführt. Je nach Fall werden die Neueinschreibung und Auslese-Ve­ rifizierung oder -Prüfung im Bereich einer vorbestimm­ ten Häufigkeitszahl wiederholt, bis bezüglich aller Adressen für die 1-Seiten-Datenbits ein ausreichender Einschreibzustand verifiziert (worden) ist. Auf diese Weise kann die Einschreib-Betriebszuverlässigkeit ohne Hinzufügung etwaiger gesonderter Schaltungen auch bei NAND-Zellen-EEPROMs erheblich verbessert werden, bei denen die Charakteristika von einer Speicherzelle zur anderen variieren.

Der Prozeßablauf gemäß Fig. 10 ist demjenigen nach Fig. 9 insofern überlegen, als ein höchst wirksamer Gesamt- Verifizierprozeß durch Unterdrückung oder Minimierung der unnötigen Ausführung der Neueinschreib/Verifizier- oder -Prüfoperationen erreicht wird. Dies ist nachste­ hend im einzelnen erläutert. Die folgenden Ausführungen gelten unter der Voraussetzung, daß im Ausführungsbei­ spiel gemäß Fig. 10 die Einschreib/Verifizier-Schwel­ lenwertsteueroperation an einem Block von NAND-Zellen­ einheiten MB, d. h. den den Bitleitungen BL1 bis BLn gemäß Fig. 4 zugeordneten Einheiten, ausgeführt wird.

Zunächst wird in einem Schritt 140 gemäß Fig. 10 die Einschreibzahl N auf "1" initialisiert, und die Sei­ tenzahl P (zu 0 bis 7 vorausgesetzt) wird auf 0 rück­ gesetzt. In einem Schritt 142 wird die Adresse Ar auf 0 initialisiert. In einem Schritt 144 wird der Einschreib­ (programmierungs)modus gesetzt. In einem Schritt 146 erfolgt das Setzen der 1-Seiten-Daten. In einem Schritt 148 bleibt oder wird während der Programmierung der 1- Seiten-Daten der Wartezustand für das N-fache von 40 µs erhalten. Nach Abschluß der Einschreiboperation wird der EEPROM 12 unter der Steuerung des Steuereinheit-LSIs 14 in einem Schritt 150 in den Einschreib/Verifizier- oder -Prüfmodus gesetzt. Der Prozeß in diesem Schritt ist ähnlich dem von Schritt 108 gemäß Fig. 9. Die fol­ genden Schritte 152, 154, 156, 158 sind ähnlich den Schritten 110, 112, 114, 116 gemäß Fig. 9.

Nachdem in einem Schritt 156 von Fig. 10 die Annehm­ barkeit des ermittelten Einschreibzustands verifiziert worden ist, geht die Steuerung (das Programm) auf einen Schritt 160 über, in welchem bestimmt oder entschieden wird, ob die Seitenzahl P die Größe "7" erreicht hat oder nicht. Im Fall von P < 7 wird in einem Schritt 162 die Operation P = P + 1 ausgeführt, und die Steuerung kehrt zum Schritt 142 zurück. Im Fall von P = 7 ist oder wird die Ausleseroutine der Einschreib-Verifizie­ rung in einem Schritt 164 abgeschlossen, worauf der Ve­ rifizier- oder Prüfmodus beendet ist. Das Einschreiben der 1-Seiten-Daten ist sodann im Schritt 166 abge­ schlossen.

Wenn durch die Verifizierung oder Prüfung im Schritt 154 die Einschreibung als unzureichend bzw. ungenügend bewertet wird, geht die Steuerung längs der in Fig. 10 mit "NEIN" bezeichneten Linie auf die Einschreibkompen­ sier-Unterroutine über. Zunächst wird in einem Schritt 168 geprüft, ob die Einschreibzahl N eine vorbestimmte Zahl (beim vorliegenden Ausführungsbeispiel 100 wie im Fall des vorherigen Ausführungsbeispiels) erreicht hat oder nicht. Da dies lediglich der erste Übergang auf die Unterroutine ist, ist das Ergebnis in diesem Schritt natürlich N < 100, weshalb die Steuerung längs der mit "NEIN" bezeichneten Verarbeitungslinie auf einen Schritt 170 übergeht. In diesem Schritt wird die Zahl N um 1 (N = N + 1) inkrementiert. In einem Schritt 172 wird die Zwischenseiten-Ausleseadresse (intra-page read address) Ar auf "0" rückgesetzt. In einem Schritt 174 werden 1-Seiten-Daten gesetzt. In einem Schritt 176 wird während der Einschreibung (Programmierung) der 1- Seiten-Daten der Wartezustand für lediglich 40 µs auf­ rechterhalten, worauf die Steuerung auf einen Schritt 150 übergeht.

Wenn ein zufriedenstellendes Ergebnis auch dann nicht erhalten werden kann, nachdem die Einschreib/Verifizier­ prozesse der Schritte 150, 152, 154 mit der Häufigkeit von N (100) wiederholt worden sind, wird der Prozeß in einem Schritt 178 zwangsweise beendet. In einem Schritt 180 wird dann diese Routine unter der Voraussetzung bzw. aus dem Grund abgebrochen, daß eine Einschreib­ störung aufgetreten ist.

Sehr wesentlich ist, daß im Schritt 148 die Einschreib- Wartezeit auf das N-fache (N = Einschreibzahl) von 40 µs gesetzt wird. Dies bedeutet, daß die für das Ein­ schreiben in die "i"-te Seite erforderliche Gesamtein­ schreibzeit als die anfängliche Einschreibzeit benutzt wird, die nötig ist, um Daten in die "i + 1-"te Seite einzuschreiben. Beispielsweise sei angenommen, daß die Neueinschreiboperation bei der Schwellenwertverifizie­ rung für die Daten der ersten Seite 50-mal durchgeführt wird, die Wiederholungen der Neueinschreibung auf Echt­ zeitbasis hochgezählt werden und der resultierende Zählwert oder Zählstand (Zahl der Neueinschreibungen) gespeichert wird. Wenn die Steuerung (das Programm) die Schritte 156, 160, 162, 142, 144, 146 durchläuft und den Schritt 148 erreicht wird die Einschreibwartezeit auf 40 µs × obige Zählung (= 50) ab dem Beginn gesetzt. Dies bedeutet, daß die anfängliche Neueinschreibwarte­ zeit für die zweite Seite auf 40× 50 µs erweitert wird. Diese Wartezeiteinstellung erfolgt unter der Vor­ aussetzung oder Annahme, daß der physikalische Zustand der behandelten Zelleneinheit dem der benachbarten Zel­ leneinheiten ähnlich ist. (Die Richtigkeit dieser Annah­ me kann mittels der experimentell aufgestellten Regel belegt werden, daß physikalische Änderungen oder Ab­ weichungen zwischen Zellenblöcken auf einem Chip-Sub­ strat im allgemeinem kleiner sind als diejenigen zwi­ schen (verschiedenen) Chip-Substraten, auch wenn eine Änderung oder Abweichung in den Schwellenwerten der Speicherzellen im EEPROM-Chip während der Herstellung desselben auftritt.) Unter Anwendung eines spezifi­ schen Schemas, daß die Dateneinschreibzeit für die augenblicklich bezeichnete Seite durch Speichern und Heranziehen der Einschreibzahl N für die Daten der vorhergehenden Seite (oder vorhergehenden Seitendaten) bestimmt wird, wird es möglich, unnötige Wiederholungen des Neueinschreib/Verifizierprozesses zu minimieren und einen einwandfreien Einschreibzustand zu garantieren, um dabei in den meisten Fällen die Gesamteinschreibzeit in EEPROMs zu verkürzen.

Die folgende Tabelle enthält eine Liste von Potential­ pegeln der Spannungen, die während der oben beschriebe­ nen Einschreib/Verifizier- oder Prüfperiode an die Hauptabschnitte des EEPROMs 12 angelegt werden. In der Tabelle ist vorausgesetzt, daß in der Zellenmatrixkon­ figuration gemäß Fig. 4 eine Zeile oder Reihe von Spei­ cherzellen längs einer Wortleitung WL2 gewählt (worden) ist.

Obgleich der Schwellenwertbewertungs-Bezugswert in der Verifizier- oder Prüfoperation bei der vorher beschrie­ benen Einschreib/Verifizier-Schwellenwertsteueropera­ tion 0,5 V beträgt, stellt dieser Wert lediglich ein Beispiel dar. Das gleiche gilt für die Einstellung der Einheits-Einschreibzeit auf 40 µs. Falls eine genauere Endeinstellung des Schwellenwerts erforderlich ist, kann die Einheits-Einschreibzeit zur Ausführung der Neueinschreib/Verifizieroperation in kürzeren Inter­ vallen auch kürzer eingestellt werden. Wenn dagegen eine Hochgeschwindigkeitsleistung kritischer ist, kann die Einheits-Einschreibzeit auf eine Größe von mehr als 40 µs eingestellt werden. Es ist darauf hinzuweisen, daß die Schritte 126 und 127 gemäß Fig. 9 und 10 wegge­ lassen werden können, wenn auf eine Beschleunigung der Prozeßausführung größerer Wert gelegt wird.

Fig. 11 veranschaulicht die interne Hardwarekonfigura­ tion eines beispielhaften Steuereinheit-LSIs 14, wel­ cher die Einschreib/Verifizier-Schwellenwertsteuerope­ ration nach den Fig. 9 oder 10 erfolgreich zu gewähr­ leisten vermag. Der Steuereinheit-LSI 14 ist über einen Datenbus 182 und einen Steuersignal-Übertragungsbus 148 den NAND-EEPROMs 12 (von denen in Fig. 11 nur eines sichtbar ist) zugeordnet. Die Steuereinheit 14 enthält einen Dateneingabe/ausgabekreis 186, der mit dem Da­ tenbus 182 gekoppelt ist. Dem Kreis 186 ist über einen internen Bus 188 ein Datenregister 187 zugeordnet, das eine Kapazität zum Speichern eines Blocks von Datenbits im EEPROM 12 aufweist. An beide Kreise 186 und 187 ist ein Datenkomparatorkreis 189 angeschlossen. Während der Einschreib/Verifizier- oder-Prüfperiode vergleicht der Kreis 189 die Ausgangs- bzw. Ausgabedaten des Kreises mit den im Register 187 gespeicherten Daten. Der inter­ ne Bus 188 ist mit einer Zentraleinheit (CPU) 190 ver­ bunden, die ihrerseits an einen Festwertspeicher (ROM) 191 angeschlossen ist, in welchem die Algorithmus-Soft­ ware der Einschreib/Verifizier-Schwellenwertsteuerope­ ration in Mikrocodes eingeschrieben ist.

Gemäß Fig. 11 umfaßt der Steuereinheit-LSI 14 einen Zeitgeberkreis 192, einen Seitenzählerkreis 193, einen Adreßzählerkreis 194 und einen Zähler 195 zum Zählen der Zahl der Neueinschreiboperationen. Diese Kreise sind über einen weiteren internen Bus 196 der Zentral­ einheit 190 zugeordnet. Ein mit der Zentraleinheit 190 verbundener Steuersignalausgabe- oder -generatorkreis 197 liefert Adreßsignale, einschließlich über einen externen Bus 184 unter der Steuerung der Zentraleinheit 190 zu den EEPROMs 12 gemäß Fig. 2.

Der Zeitgeber 192 verwaltet die Länge der Einheits- Einschreibausführungszeit (Einschreibwartezeit), wie oben beschrieben, bei der Einschreib/Verifizier-Schwel­ lenwertsteuerung nach Fig. 9 oder 10. Der Seitenzähler 193 dient zur Verwaltung der Seitenzahl durch Hochzäh­ len der (jeweiligen) Seitenzahl von sequentiell be­ zeichneten Seitendaten. Der Adreßzähler 194 zählt die sequentiell gewählten Speicherzellenadressen. Der Zäh­ ler 195 zählt die Zahl N im Schritt 124 gemäß Fig. 9 (oder im Schritt 170 gemäß Fig. 10) hoch und hält diese Zahl zumindest vorübergehend darin. Diese Funktion ist besonders in der Operation des Ausführungsbeispiels von Fig. 10 nützlich, weil das dem Ausführungsbeispiel nach Fig. 10 eigene, vorher erwähnte Merkmal der "Neuein­ schreib-Wartezeiteinstellung" von dem Zusammenwirken mit dem Zähler 194 herrührt. Die Zentraleinheit (CPU) 190 bewirkt eine Gesamtsteuerung der Baueinheiten 186, 187, 189, 192 bis 195 und 197 auf die oben beschriebene Weise in Übereinstimmung mit dem Algorithmus des ROMs 191. Es ist zu beachten, daß bei der vorliegend offen­ barten Ausgestaltung der Steuereinheit die Lösch/Ein­ schreiboperation bei Eingang oder Empfang eines exter­ nen Blockadreßsignals im Block automatisch durchgeführt und ein entsprechender Block von Daten geliefert wird. Die Datenkommunikation mit den EEPROMs 12 erfolgt mit einer Anzahl von NAND-Zelleneinheiten, die einen Block als Einheit bilden, in Abhängigkeit von einem externen Blockadreßsignal.

Die Bitleitungs-Steuereinheit 32 gemäß Fig. 8 kann auf die in Fig. 12 gezeigte Weise abgewandelt werden; die resultierende Steuereinheit vermag zusätzlich unerwar­ tete Ergebnisse zu gewährleisten, d. h. die Möglichkeit der Unterdrückung oder Beseitigung des Auftretens von Fehlern in aufeinanderfolgenden Datenausleseoperatio­ nen. Dieses Merkmal ist nachstehend im einzelnen be­ schrieben.

Gemäß Fig. 12 ist eine Bitleitungs-Steuereinheit (Lese­ verstärkerkreis) 200 einer Bitleitung BLi zugeordnet, die mit einer NAND-Zelleneinheit MBi verbunden ist. Bei dieser Ausführungsform ist jede Bitleitung BLi mit einem Meß- oder Leseverstärkerkreis 200 versehen. Die Speicherzellentransistoren in der NAND-Zelle MBi sind einfach mit M1, M2, ..., M8 bezeichnet, während die er­ sten und zweiten Wähltransistoren mit Q1 bzw. Q2 be­ zeichnet sind. Die Bitleitungs-Steuereinheit 200 ent­ hält einen Leseverstärkerkreis, der erste und zweite taktsynchronisierte Inverterkreise 202 bzw. 204 auf­ weist.

Der erste Inverter 202 ist ein C²MOS-Inverter, der eine Reihenschaltung aus PMOS-Transistoren MP1, MP2 und NMOS-Transistoren MN1, MN2 aufweist. Die Gateelektroden der Transistoren MP1, MN2 sind an einem Schaltungskno­ tenpunkt N1 zusammengeschaltet. Der Knotenpunkt N1 ist eine Dateneingangs- oder -eingabeklemme. Die Drain­ schaltung der restlichen Transistoren MP2, MN1 ist an einen Knotenpunkt N2 als Dateneingabeklemme angeschlos­ sen. Die Transistoren MP2, MN1 werden durch Taktsignale SEN1B, SEN1 gesteuert. Auf ähnliche Weise ist der zwei­ te Inverter 204 ein C²MOS-Inverter aus einer Reihen­ schaltung aus PMOS-Transistoren MP3, MP4 und NMOS-Tran­ sistoren MN3, MN4. Die Gateelektroden der Transistoren MP3, MN4 sind an einem Knotenpunkt N2 zusammengeschal­ tet. Die Drainschaltung der restlichen Transistoren MP4, MN3 ist mit dem Knotenpunkt N1 verbunden. Die Transistoren MN4, MN3 werden durch Taktsignale SEN2B, SEN2 gesteuert.

Der Knotenpunkt N2 ist mit der Eingabe/Ausgabe- bzw. I/O-Datenleitung I/O über einen Übertragungsgate-NMOS- Transistor MN5 verbunden, während der Knotenpunkt N1 über einen Übertragungsgate-NMOS-Transistor MN6 mit der I/O-Datenleitung verbunden ist. Die Transistoren MN5, MN6 dienen als Spaltengates oder -gatter (column gates) zur Abnahme eines Spaltenwählsignals CSLi an ihren Gateelektroden. Ein zwischen der Bitleitung- Steuereinheit 200 und einer entsprechenden Bitleitung BLi angeordneter NMOS-Transistor MN7 wirkt als Übertra­ gungsgate oder -gatter (transfer gate). Ein zwischen die Stromversorgungsspannung Vcc und die Bitleitung BLi geschalteter PMOS-Transistor MP5 wirkt als Vorauflade­ einheit, die auf das Voraufladesteuersignal PREB an­ spricht.

Die Leitungen I/O, sind mit einer Entzerrerschal­ tung 210 und einem Stromspiegeltyp-Differentialverstär­ kerkreis (Fig. 13) versehen. Die Entzerrerschaltung bzw. der Entzerrer 210 umfaßt drei NMOS-Transistoren MN8, MN9, MN10. Der Differentialverstärker 212 enthält Treiber-NMOS-Transistoren MN11, MN12, als Stromspiegel­ lasten dienende PMOS-Transistoren MP6, MP7 und einen Stromquellen-PMOS-Transistor MP8. Ein Knotenpunkt N3 zwischen den Transistoren MP6 und MN11 stellt die Aus­ gangsklemme des Differentialverstärkers dar.

Gemäß Fig. 13 ist ein taktsignalsynchronisierter In­ verter 214 an den Ausgangsknotenpunkt N3 des Differen­ tialverstärkers angeschlossen. Der Inverter 214 ist ein C²MOS-Inverter aus einer Reihenschaltung von PMOS- Transistoren MP9, MP10 und NMOS-Transistoren NM13, NM14. Die Gateelektroden der Transistoren MP9, MN14 sind am Knotenpunkt N3 zusammengeschaltet. Die Drain­ schaltung der restlichen Transistoren MP10, MN13 ist mit einem Knotenpunkt N4 verbunden. Die Transistoren MP10, MN13 werden durch Taktsignale CENB3b, CENB3 (an)­ gesteuert. Die Ausgangsklemme des Inverters 214 ist mit einem Datenverriegelungskreis 216 aus zwei Invertern I1, I2 verbunden, die in entgegengesetzten Richtungen (gegenpolig) zueinander parallelgeschaltet sind. Der Ausgang des Datenverriegelungskreises 216 ist mit einem Ausgangspufferkreis 218 verbunden, der eine Reihen­ schaltung aus Invertern I3, I4, NAND-Gliedern G1, G2, einem PMOS-Transistor MP11 und einem NMOS-Transistor MN15 aufweist. Die Ausgangs- oder Ausgabedaten (ausge­ lesenen Zellendaten) Dout erscheinen an einer Ausgangs­ klemme 220.

Im folgenden ist die Ausleseoperation des Leseverstär­ kerkreises beschrieben. Wenn der EEPROM 12 in einen Auslesemodus gesetzt ist oder wird, wird der erste taktsignalsynchronisierte Inverter 202 vor der Aktivie­ rung des zweiten Inverters 204 in der Bitleitungs- Steuereinheit 200 gemäß Fig. 12 aktiviert. Sodann wird der zweite Inverter 204 mit einer bestimmten oder ge­ gebenen Zeitverzögerung aktiviert. Für diese verzöger­ te Aktivierungssteuerung ist die Systemsteuerung so ausgelegt, daß eine bestimmte Verzögerung τ in der Zeitsteuerung bzw. im Zeittakt zwischen Potentialände­ rungen der Taktsignale SEN1B, SEN1 und denen der Takt­ signale SEN2B, SEN2 auftreten kann, wie dies nachste­ hend im einzelnen erläutert werden wird.

Die Ausleseoperation beginnt, wenn ein Übergang der Zeilenadresse durch einen an sich bekannten, nicht dargestellten Adreßübergangs-Meßkreis zur Lieferung eines entsprechenden Lese- oder Meßimpulses TRDR detek­ tiert wird. Dieser Zeitpunkt ist in Fig. 14 mit t0 be­ zeichnet. Zum Zeitpunkt von t1 fallen Taktsignale SEN1, SEN2, die dem Leseverstärker 200 gemäß Fig. 12 zuge­ speist werden, potentialmäßig vom hohen Pegel auf den niedrigen Pegel ab. Gleichzeitig steigen Taktsignale SEN1b, SEN2b vom niedrigen Pegel auf den hohen Pegel an. Der Leseverstärker 200 (d. h. erster und zweiter Inverter 201 bzw. 204) wird dadurch deaktiviert. Diese Deaktivierung dient zur Unterbindung eines unerwünsch­ ten Stromflusses über den Leseverstärker 200 während einer anschließenden Voraufladung der Bitleitung BLi.

Anschließend geht gemäß Fig. 14 das Taktsignal PREB zu einem Zeitpunkt t2 auf den niedrigen Pegel über, wo­ durch der PMOS-Transistor MP5 gemäß Fig. 5 durchge­ schaltet wird. Die Stromversorgungsspannung Vcc wird über den Transistor MP5 an die Bitleitung BLi angelegt, um diese in Richtung auf Vcc voraufzuladen. Es kann an­ genommen werden, daß die Vorbereitung für Datenausle­ sung in dieser Stufe abgeschlossen ist.

Aus Gründen der Vereinfachung der Erläuterung sei an­ genommen, daß in dem die NAND-Zelleneinheiten MB ent­ haltenden Speicherzellenarrayteil eine Wortleitung WL5 gewählt (oder angesteuert) ist. Zu einem Zeitpunkt t3 gehen erste und zweite Wählgatespannung Vsg1 bzw. Vsg2 (vgl. Fig. 4) auf einen hohen Pegel über, und die Span­ nungen Vcg1 bis Vcg4 sowie Vcg6 bis Vcg8 der nichtge­ wählten Wortleitungen WL1 bis WL4 sowie WL6 bis WL8 gehen ebenfalls auf einen hohen Pegel über. Die Span­ nung Vcg5 auf der gewählten Wortleitung bleibt auf dem niedrigen Pegel (= Vss). Wenn die gewählte oder ange­ steuerte Zelle M5 gemäß Fig. 12 im Schwellenwert nega­ tiv ist, fließt ein Zellenstrom von der NAND-Zellenein­ heit MBi zu einer entsprechenden Bitleitung BLi. Das Bitleitungspotential Vbit ändert sich auf den niedrigen Pegel. Wenn die gewählte Zelle M5 einen positiven Schwellenwert besitzt, fließt kein Zellenstrom. Das Bitleitungspotential bleibt (dabei) hoch.

Anschließend ändern zu einem Zeitpunkt t4 nur die Takt­ signale SEN1, SEN1b ihre Potentialpegel. Dies bedeutet, daß das Signal SEN1 auf den hohen Pegel ansteigt und das Signal SENb auf den niedrigen Pegel abfällt. Zu diesem Zeitpunkt bleiben die Taktsignale SEN2, SEN2b potentialmäßig unverändert. Dies hat zur Folge, daß der erste Inverter 202 aktiviert wird, während der zweite Inverter 204 deaktiviert wird. Das Potential am Aus­ gangsknotenpunkt N2 des ersten Inverters 202 bestimmt sich gemäß dem logischen Wert ("1" oder "0" der aus der gewählten Zelle ausgelesenen Daten. Es ist darauf hinzuweisen, daß während dieser Operation der zweite Inverter 204 deaktiviert gehalten wird bzw. bleibt.

Zu einem durch die Zeitverzögerung τ gegenüber dem Zeit­ punkt t4 verzögerten bzw. versetzten Zeitpunkt t5 geht das Taktsignal SEN2 auf den hohen Pegel über, während das Taktsignal SEN2b den niedrigen Pegel aufweist. Da­ bei wird der zweite Inverter 204 erstmals aktiviert. Eine gemessene oder gelesene (sensed) Datenspannung wird verriegelt. Durch die Maßnahme der Aktivierung der ersten und zweiten Inverter 202 bzw. 204 mit einer ge­ genseitigen Zeitverzögerung kann verhindert werden, daß die beiden Potentiale am Eingangsknotenpunkt N1 und am Ausgangsknotenpunkt N2 gleichzeitig auf den hohen Pegel ansteigen. Auf diese Weise kann nahezu perfekt die Aus­ leseoperation (an) der augenblicklich gewählten Spei­ cherzelle vor einem ungünstigen Einfluß des Restpoten­ tials im vorhergehenden Auslesezyklus für eine bzw. an einer anderen Speicherzelle geschützt werden. Damit können die Datenleseoperationen weiter verbessert wer­ den. Insbesondere ist es möglich, das Auftreten von Fehlern zu vermeiden, die bisher im anschließenden Aus­ lesemodus bei NAND-Zelleneinheiten festzustellen waren, so daß damit die Zuverlässigkeit der Ausleseoperationen verbessert wird.

Bei der beschriebenen Ausführungsform ist ein Lesever­ stärkerkreis 200 für jede Bitleitung BLi vorgesehen. Nachdem eine ähnliche Auslesedatenverriegelung für die der gewählten Wortleitung WL5 zugeordneten Bitleitungen BL1, BL2, ..., BLn abgeschlossen ist, wird eine Seite von Speicherzellendaten erhalten. Ein aus den 1-Seiten- Datenbits gewähltes Datenbit, das der gewählten Spal­ tenadresse entspricht, wird auf die im folgenden be­ schriebene Weise zu den Leitungen I/O, übertragen.

Zum Zeitpunkt t6 gemäß Fig. 14 fällt das Taktsignal CENB1b auf den niedrigen Pegel ab, wodurch der Ent­ zerrer 210 gemäß Fig. 13 unwirksam bzw. deaktiviert wird. Da das Signal CENB1b bis zum Zeitpunkt t6 hoch bleibt, ist der Entzerrer 210 wirksam, so daß die Lei­ tungen I/O, gegen das Voraufladepotential HFVcc, z. B. Vcc/2, entzerrt werden. Durch Abschalten des Ent­ zerrers 210 können die Leitungen I/O, in einen elektrisch freischwebenden oder potentialfreien Zustand gelangen.

Zum Zeitpunkt t7 schalten die der gewählten Spalte (z. B. MN5, MN6) entsprechenden Spaltengates oder -gat­ ter durch. In Abhängigkeit von den verriegelten Daten erscheint eine bestimmte Potentialdifferenz zwischen den Leitungen I/O, . Zum Zeitpunkt t8 ändert sich das Taktsignal CENB2b vom hohen auf den niedrigen Pe­ gel, wodurch der Stromspiegel-Differentialverstärker 212 aktiviert wird. Zum Zeitpunkt t9 geht das Taktsi­ gnal CENB3 auf den hohen Pegel über, während das Takt­ signal CENB3b den niedrigen Pegel annimmt, wodurch der Inverterkreis 214 aktiviert wird. Das Ausgangssignal des Differentialverstärkers 212 wird über den Inverter 214 zum Ausgangs- oder Ausgabepuffer 218 übertragen und erscheint schließlich am Ausgang 220 gemäß Fig. 13.

Danach wird der Inverterkreis 214 wiederum deaktiviert, wobei die Daten zu diesem Zeitpunkt durch den Verriege­ lungskreis 216 verriegelt werden. Der Verriegelungs­ kreis 216 hält die Ausgangs- oder Ausgabedaten von dem Zeitpunkt, zu dem der ihm zugeordnete Inverter 214 in­ aktiv wird, bis zu dem Zeitpunkt, zu dem er im nächsten Auslesezyklus wieder aktiviert wird. Das Halten der Da­ ten durch den Verriegelungskreis 216 dient zur Unter­ drückung des Aufschaltens externer Störsignale auf den Ausgang 220. Da der Verriegelungskreis 216 mit einer vergleichsweise geringen Stromansteuerbarkeit ausgelegt ist, können die verriegelten Daten bei Bedarf einfach modifiziert werden (beispielsweise dann, wenn der In­ verter 214 in der vorgeschalteten Stufe aktiviert wird oder ist).

Zum Zeitpunkt t10 befindet sich das Spaltenwählsignal CSL auf dem niedrigen Pegel, wodurch die Spaltengate­ transistoren MN5, MN6 gemäß Fig. 12 zwangsweise zum Sperren gebracht werden, wobei die Spaltengates oder -gatter schließen. Wenn das Taktsignal CENB2b zum Zeit­ punkt t11 auf den hohen Pegel übergeht, wird der Diffe­ rentialverstärker 212 deaktiviert. Gleichzeitig steigt das Taktsignal CENB1b auf einen hohen Pegel an. Die Leitungen I/O, werden potentialmäßig entzerrt, wo­ durch der Auslesezyklus abgeschlossen wird.

Claims (20)

1. Nichtflüchtige Halbleiter-Speicheranordnung, umfas­ send ein Speicherzellenarray (22) mit Zeilen und Spalten von elektrisch löschbaren und programmier­ baren Speicherzellentransistoren (M) und Einlese- oder Einschreibeinheiten (24, 26, 28, 30, 32) zum Wählen eines einer Seite entsprechenden Unterarrays von Speicherzellentransistoren aus den Speicherzel­ lentransistoren und zum Programmieren des Unter­ arrays, gekennzeichnet durch eine Ein­ schreib/Verifizier- oder -Prüfeinheit (14) zum Ve­ rifizieren des elektrischen Einschreibzustands (written state) der (an)gewählten Speicherzellen­ transistoren durch Prüfung ihrer Schwellenwerte auf Änderungen oder Abweichungen, und um dann, wenn un­ ter diesen Transistoren irgendein ungenügend einge­ schriebener Zellentransistor verbleibt, eine Neu­ einschreiboperation unter Verwendung einer vorbe­ stimmten Spannung während einer vorbestimmten Zeit­ spanne zu wiederholen, so daß der Einschreibzustand näher an einen zufriedenstellenden Zustand heran­ führbar ist.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Einschreib/Verifiziereinheit (14) jede Neu­ einschreiboperation durch Anlegen der genannten Spannung an den unzulänglichen Zellentransistor für eine vorbestimmte Zeitspanne durchführt.

3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Einschreib/Verifiziereinheit (14) die Neu­ einschreiboperation am unzulänglichen Zellentran­ sistor wiederholt, bis der Einschreibzustand den zufriedenstellenden Zustand erreicht.

4. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Einschreib/Verifiziereinheit (14) die Neu­ einschreiboperation am unzulänglichen Zellentran­ sistor innerhalb des Bereichs einer vorgewählten (Wiederholungs-)Häufigkeitszahl wiederholt.

5. Anordnung nach Anspruch 2, dadurch gekennzeichnet, daß die Einschreib/Verifiziereinheit (14) Wieder­ holungen der am Unterarray von Speicherzellentran­ sistoren vorgenommenen Neueinschreiboperationen zählt und einen Endzählwert bzw. -stand zumindest vorübergehend in ihr speichert.

6. Anordnung nach Anspruch 5, dadurch gekennzeichnet, daß die Einschreib/Verifiziereinheit (14) den End­ zählstand für ein anderes, eine nachfolgende Ein­ zelseite (one-page) bildendes Unterarray von Spei­ cherzellentransistoren bei der Ausführung der Neu­ einschreiboperation für dieses in der Weise benutzt, daß die dafür auszuführende Neueinschreiboperation automatisch mit einer festgelegten, durch den End­ zählstand angegebenen Häufigkeitszahl wiederholt wird und die entsprechend zugeordneten Verifizier­ operationen ausgelassen werden.

7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, daß jeder Speicherzellentransistor einen Isolier­ schicht-Feldeffekttransistor (M) mit einer isolier­ ten Ladungsträgerspeicherschicht (42) umfaßt, die durch Fließenlassen von Ladungsträgern in die oder aus der Ladungsträgerspeicherschicht (42) selektiv aufgeladen bzw. entladen wird, um damit den Schwel­ lenwert des Feldeffekttransistors zu ändern.

8. Anordnung nach Anspruch 7, gekennzeichnet durch erste isolierte parallele Leitungen (BL), die einer der Zeilen oder Spalten der Speicherzellentransisto­ ren zugeordnet sind und als Datenübertragungslei­ tungen dienen, und zweite isolierte parallele Lei­ tungen (WL), die den restlichen Zeilen oder Spalten der Speicherzellentransistoren zugeordnet sind und als Programm(ier)leitungen funktionieren, wobei das eine Seite (page) bildende Unterarray die einer der zweiten Leitungen zugeordneten Speicherzellentran­ sistoren enthält.

9. Anordnung nach Anspruch 8, dadurch gekennzeichnet, daß der Feldeffekttransistor einen Floating Gate- Durchtunnelungs-Metallisolatorhalbleitertransistor umfaßt.

10. Elektrisch löschbare und programmierbare Festwert­ speichervorrichtung (12), umfassend ein Halbleiter- Substrat (40), ein auf letzterem vorgesehenes Array von Zeilen und Spalten aus Speicherzellen (M), die jeweils einen Isolierschicht-Transistor mit einer Ladungsträgerspeicherschicht (42) aufweisen und die in eine Anzahl von Zellengruppen (MB) unterteilt sind, welche jeweils ein Reihenarray von Speicher­ zellen aufweisen, den Zellengruppen zugeordnete Da­ tenübertragungsleitungen (BL), auf ein Spalten(an)­ wählsignal ansprechende, die Datenübertragungslei­ tungen unter Isolierung über dem Substrat kreuzende und den Spalten von Speicherzellen zugeordnete Steuerleitungen (WL) sowie mit den Steuerleitungen verbundene Programmiereinheiten (24, 26, 28, 30, 32) zum Wählen oder Anwählen einer der Steuerlei­ tungen und zum gleichzeitigen Programmieren (an)ge­ wählter, der gewählten Steuerleitung zugeordneter Speicherzellen in Übereinstimmung mit Datenbits, die von den mit den gewählten Speicherzellen ver­ bundenen Datenübertragungsleitungen zugespeist wer­ den, gekennzeichnet durch eine Ein­ schreib/Verifizier- oder -Prüfeinheit (190) zum Verifizieren des elektrischen Einschreibzustands (write state) der (an)gewählten Speicherzellen durch Prüfung ihrer Schwellenwerte auf Änderungen oder Abweichungen, und um dann, wenn unter ihnen irgendeine ungenügend eingeschriebene Speicherzelle verbleibt, zumindest einmal eine Neueinschreibope­ ration durch zusätzliches Programmieren der unzu­ länglichen Zelle unter Verwendung einer vorbestimm­ ten Einschreibspannung durchzuführen und danach den resultierenden (erreichten) Einschreibzustand nach­ zuprüfen, so daß der Einschreibzustand der unzu­ länglichen Zelle näher an einen Bezugszustand her­ anführbar ist.

11. Vorrichtung nach Anspruch 10, dadurch gekennzeich­ net, daß die Einschreib/Verifiziereinheit (14 bzw. 190) die Neueinschreiboperation durch Anlegen der Eingangsspannung an die unzulängliche Zelle für eine vorbestimmte Zeitspanne durchführt.

12. Vorrichtung nach Anspruch 10, dadurch gekennzeich­ net, daß die Einschreib/Verifiziereinheit (14 bzw. 190) eine Kombination aus einer Neueinschreibope­ ration und einer Prüf- oder Verifizieroperation innerhalb des Bereichs einer vorbestimmten (Wieder­ holungs-)Häufigkeitszahl wiederholt, bis die unzu­ längliche Zelle den Bezugszustand erreicht.

13. Vorrichtung nach Anspruch 10, gekennzeichnet durch eine der Einschreib/Verifiziereinheit zugeordnete Speichereinheit (195) zum Erfassen der Gesamtwie­ derholungszahl der Neueinschreiboperationen an den gewählten Speicherzellen und zum Abspeichern einer erfaßten Zahl als Programm(ier)ausführzahl sowie eine mit der Speichereinheit und der Einschreib/ Verifiziereinheit verbundene Einschreibeinstellein­ heit (191), die dann, wenn eine andere, der gewähl­ ten Steuerleitung benachbarte Steuerleitung bezeich­ net ist, die Programm(ier)ausführzahl zur Ein­ schreib/Verifiziereinheit (190) liefert und letz­ tere zwangsweise veranlaßt, mit der Durchführung einer Neueinschreiboperation für die unzulängliche Zelle mit einer erhöhten Wiederholungshäufigkeits­ zahl entsprechend der Programm(ier)ausführzahl, als anfängliche Wiederholungszahl, zu beginnen.

14. Vorrichtung nach Anspruch 13, dadurch gekennzeich­ net, daß die Einschreib/Verifiziereinheit und die Einschreibeinstelleinheit auf einem getrennten in­ tegrierten Schaltkreis-Halbleiterchipsubstrat (14) montiert sind.

15. Vorrichtung nach Anspruch 14, dadurch gekennzeich­ net, daß das Chipsubstrat (14) in eine kartenförmi­ ge tragbare Festkörper-Struktur (10) eingebaut ist.

16. Vorrichtung nach Anspruch 15, dadurch gekennzeich­ net, daß der Isolierschicht-Transistor einen Floating Gate-Durchtunnelungs-Metalloxidhalblei­ terfeldeffekttransistor (M) umfaßt.

17. Meß- oder Leseverstärker (200) für Signalerfassung für die Anwendung bei einem elektrisch löschbaren und programmierbaren Festwertspeicher (12), der eine Anzahl von an parallele Bitleitungen (BL) an­ geschlossenen NAND-Zelleneinheiten (MB) aufweist, die jeweils eine vorbestimmte Zahl von Speicherzel­ lentransistoren (M11-M18) aufweisen, von denen jeder einen Feldeffekttransistor mit einer isolier­ ten Ladungsspeicherschicht (42) umfaßt, gekennzeichnet durch einen ersten taktsignalsynchronisierten Inverter (202) mit einem ersten, mit einer betreffenden der Bitleitungen (BL) verbundenen Eingang und einem ersten Ausgang, einen parallel zum ersten Inverter angeordneten zweiten taktsignalsynchronisierten Inverter (204) mit einem zweiten, an den ersten Ausgang ange­ schlossenen Eingang und einem mit dem ersten Ein­ gang verbundenen zweiten Ausgang sowie den ersten und zweiten Invertern zugeordnete Aktiviersteuer­ einheiten (SEN1, SEN1b; SEN2, SEN2b) zur Gewährlei­ stung einer Aktiviersteuerung der ersten und zwei­ ten Inverter während einer Ausleseperiode des Spei­ chers in der Weise, daß ein Potential auf der be­ treffenden Bitleitung gemessen (to sense) wird, durch Aktivieren eines der ersten und zweiten In­ verter und anschließendes Aktivieren des anderen der ersten und zweiten Inverter mit einer bestimm­ ten Verzögerung (τ) zwischen ihnen.

18. Leseverstärker nach Anspruch 17, dadurch gekenn­ zeichnet, daß jeder der ersten und zweiten Inverter umfaßt: eine Reihenschaltung aus ersten und zweiten ladungsübertragungsbetätigbaren (charge-transfer actuable) Vorrichtungen (MP1, MP2) mit jeweils er­ sten und zweiten stromführenden Elektroden und einer Steuerelektrode, eine Reihenschaltung aus dritten und vierten ladungsübertragungsbetätigbaren Vorrichtungen (MN1, MN2) mit jeweils dritten und vierten stromführenden Elektroden und einer Steuer­ elektrode, eine Einheit (N1) zum elektrischen Ver­ binden der ersten Vorrichtung und der vierten Vor­ richtung an ihren Steuerelektroden sowie eine Ein­ heit (N2) zum elektrischen Verbinden der zweiten Vorrichtung und der dritten Vorrichtung an ihren stromführenden Elektroden.

19. Leseverstärker nach Anspruch 18, dadurch gekenn­ zeichnet, daß die ersten und zweiten Vorrichtungen Metallisolatorhalbleiter-Feldeffekttransistoren eines ersten Kanal-Leitungstyps und die dritten und vierten Vorrichtungen Metallisolatorhalbleiter- Feldeffekttransistoren eines zweiten Kanal-Lei­ tungstyps umfassen.

20. Leseverstärker nach Anspruch 19, gekennzeichnet durch eine zwischen die ersten und zweiten Inver­ ter (202, 204) sowie die betreffende Bitleitung (BLi) geschaltete Schalt(er)vorrichtung (MN7) zum selektiven Aktivieren (enabling) einer (der) elek­ trischen Verbindung(en) zwischen ihnen.