JPH04302898A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［発明の目的］

【０００１】

【産業上の利用分野】本発明は、クロック同期式のセン
スアンプ回路を有する半導体記憶装置に関する。

【０００２】

【従来の技術】ＥＥＰＲＯＭ等において、メモリセル・
データの読出しとラッチを行うクロック同期式のセンス
アンプ回路が用いられる。この種のセンスアンプ回路は
、二つのクロック同期式インバータを組み合わせて構成
される。

【０００３】図７は、その様なセンスアンプ回路の構成
を示す。第１のクロック信号同期式インバータＩ１は入
力端子がビット線に接続される。第２のクロック信号同
期式インバータＩ２　は、入力端子，出力端子がそれぞ
れ第１のクロック信号同期式インバータＩ１　の出力端
子，入力端子に接続される。

【０００４】この様なセンスアンプ回路を用いて、連続
的なデータ読出しを行う場合、次のような問題がある。

【０００５】第１の読出しサイクルでデータ“０”が読
み出され、第２の読出しサイクルで“１”データが読み
出される場合を考える。第１の読出しサイクルで、セン
スアンプ回路の出力ノードＮ１　は、“Ｈ”レベルにな
る。この後、センスアンプ回路は一旦不活性状態にされ
、出力ノードＮ１　はフローティングの“Ｈ”レベルに
保たれる。そして第２の読出しサイクルに入って、ビッ
ト線から“１”データ（即ち“Ｈ”レベル）が入力ノー
ドＮ２　に与えられ、クロック信号によりセンスアンプ
回路が活性化される。このとき、センスアンプ回路の二
つのインバータＩ１　，Ｉ２　は、入出力端子が共に“
Ｈ”レベルの状態になる。この状態は不安定であって、
もしビット線からの電流が第２のインバータＩ２　を介
して流れることによって入力ノードＮ２　の“Ｈ”レベ
ル電位が低下すると、誤ったデータがラッチされること
になる。

【０００６】

【発明が解決しようとする課題】以上のように、従来の
クロック同期式のセンスアンプ回路では、連続読出しを
行う場合等に誤ったデータ読出しを行う可能性があると
いう問題があった。

【０００７】本発明はこの様な問題を解決して、信頼性
の高いデータ読出しを可能とするセンスアンプ回路を持
つ半導体記憶装置を提供することを目的とする。

【０００８】［発明の構成］

【０００９】

【課題を解決するための手段】本発明に係る半導体記憶
装置は、クロック同期式センスアンプ回路が、入力端子
がメモリセルアレイのビット線に接続される第１のクロ
ック信号同期式インバータと、入力端子と出力端子がそ
れぞれ前記第１のクロック信号同期式インバータの出力
端子と入力端子に接続されて、前記第１のクロック信号
同期式インバータに遅れて活性化される第２のクロック
信号同期式インバータとから構成されていることを特徴
とする。

【００１０】

【作用】本発明におけるセンスアンプ回路では、ビット
線データを入力とする第１のクロック信号同期式インバ
ータがまず動作状態に入り、その出力が確定した後にそ
の出力を入力とする第２のクロック信号同期式インバー
タが活性化される。従って連続読出しを行った場合にも
、センスアンプ回路はビット線データに応じて確実に所
望の安定状態に遷移することができ、従来のような誤動
作は生じない。

【００１１】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００１２】図１及び図２は、本発明の一実施例に係る
ＮＡＮＤセル型ＥＥＰＲＯＭの要部構成である。

【００１３】図１において、１はメモリセルアレイであ
り、２はクロック同期式センスアンプ回路である。メモ
リセルアレイ１は多数のＮＡＮＤセルがマトリクス配列
されて構成されるが、図では一つのＮＡＮＤセルを示し
ている。即ち、この実施例では、８個のＦＥＴＭＯＳ型
メモリセルＭ１　，Ｍ２　，…，Ｍ８　が隣接するもの
どうしがソース，ドレインを共用する形で直列接続され
てＮＡＮＤセルを構成している。ＮＡＮＤセルの一端は
選択ゲートＭＳ１　を介してビット線ＢＬに接続され、
他端は選択ゲート２　を介して共通ソース線に接続され
ている。メモリセルの制御ゲートＣＧ１　，ＣＧ２　，
…，ＣＧ８　は横方向に並ぶ他のＮＡＮＤセルと共通接
続されてワード線を構成する。

【００１４】ビット線ＢＬには、プリチャージ回路とし
てＰＭＯＳトランジスタＭＰ５　が設けられている。ビ
ット線ＢＬはＮＭＯＳトランジスタからなるトランスフ
ァゲートＭＮ７　を介してセンスアンプ回路２に接続さ
れている。

【００１５】センスアンプ回路２は、第１，第２のクロ
ック信号同期式インバータ２１，２２により構成されて
いる。第１のクロック信号同期式インバータ２１は、ゲ
ートが共通にデータ入力端子となるノードＮ２　に接続
されたＰＭＯＳトランジスタＭＰ１　とＮＭＯＳトラン
ジスタＭＮ２　、クロック信号ＳＥＮ１Ｂ，ＳＥＮ１　
によりそれぞれ制御される活性化用ＰＭＯＳトランジス
タＭＰ２　とＮＭＯＳトランジスタＭＮ１　により構成
された、いわゆるＣ２　ＭＯＳインバータである。ＰＭ
ＯＳトランジスタＭＰ２　とＮＭＯＳトランジスタＭＮ
１　の共通ドレインがインバータの出力ノードＮ１　と
なっている。

【００１６】第２のクロック信号同期式インバータ２２
は同様に、ゲートが共通接続されて入力端子となるＰＭ
ＯＳトランジスタＭＰ３　とＮＭＯＳトランジスタＭＮ
４　、及びクロックＳＥＮ２Ｂ，ＳＥＮ２　により制御
される活性化用のＰＭＯＳトランジスタＭＰ４　とＮＭ
ＯＳトランジスタＭＮ３　により構成されたＣ２　ＭＯ
Ｓインバータである。その入力端子はノードＮ１　に接
続され、出力端子はノードＮ２　に接続されている。

【００１７】この実施例では、この様なセンスアンプ回
路２において、データ読出し時、第１のクロック信号同
期式インバータ２１が先に活性化され、これに遅れて第
２のクロック信号同期式インバータ２が活性化されるよ
うに制御される。即ち、後に説明するように、第１のク
ロック信号同期式インバータ２１を制御するクロックＳ
ＥＮ１Ｂ，ＳＥＮ１　と、第２のクロック信号同期式イ
ンバータ２を制御するクロックＳＥＮ２Ｂ，ＳＥＮ２　
の間に一定のタイミングずれを与えることが特徴となっ
ている。

【００１８】センスアンプ回路２のノードＮ１　，Ｎ２
　はそれぞれＮＭＯＳトランジスタからなるカラムゲー
トＭＮ５　，ＭＮ６　を介してデータ入出力線はＩＯＢ
　，ＩＯに接続されている。

【００１９】データ入出力線ＩＯＢ　，ＩＯには、図２
に示すようにカレントミラー型差動増幅器４が接続され
ている。カレントミラー型差動増幅器４は、ドライバＮ
ＭＯＳトランジスタＭＮ１１，ＭＮ１２、カレントミラ
ー型負荷であるＰＭＯＳトランジスタＭＰ６　，ＭＰ７
　、および電流源ＰＭＯＳトランジスタＭＰ８　により
構成されている。

【００２０】データ入出力線ＩＯＢ　，ＩＯにはまた、
ＮＭＯＳトランジスタＭＮ８　〜ＭＮ１０からなるイコ
ライズ回路３が設けられている。

【００２１】差動増幅器５の出力ノードには、ＰＭＯＳ
トランジスタＭＰ９　，ＭＰ１０およびＮＭＯＳトラン
ジスタＭＮ１３，ＭＮ１４により構成されたクロック信
号同期式インバータ５が設けられている。このインバー
タ５の出力端子にデータラッチ回路６が設けられ、この
データラッチ回路６の出力が、出力トランジスタＭＰ１
１，ＭＮ１５を持つ出力バッファを介して取り出される
ようになっている。

【００２２】この様に構成されたＮＡＮＤセル型ＥＥＰ
ＲＯＭの読出し動作を、図３のタイミング図を参照して
説明する。

【００２３】読出し動作は、図示しないアドレス遷移検
知回路によってロウアドレスの遷移を検知し、パルスＡ
ＴＤＲを立てることにより始まる。まず、センスアンプ
回路２のクロックＳＥＮ１　，ＳＥＮ２　が同時に“Ｌ
”レベル、クロックＳＥＮ１Ｂ，ＳＥＮ２Ｂが同時に“
Ｈ”レベルになり、これによりセンスアンプ回路２は非
活性状態にされる（時刻ｔ１　）。これは次に行われる
ビット線プリチャージ時にセンスアンプ回路２に貫通電
流が流れるのを防止するためである。次に、クロックＰ
ＲＥＢが“Ｌ”レベルになって、ＰＭＯＳトランジスタ
ＭＰ５　を通してビット線ＢＬがデータ読出しのために
電源電位Ｖｃｃにプリチャージされる。

【００２４】次にメモリセルアレイ１では、選択ゲート
ＳＧ１　，ＳＧ２および非選択メモリセルの制御ゲート
ＣＧ１　〜ＣＧ４　，ＣＧ６〜ＣＧ８　が“Ｈ”レベル
（Ｖｃｃ）に、選択メモリセルの制御ゲートＣＧ５　が
“Ｌ”レベル（Ｖｓｓ）にされる。このとき、選択メモ
リセルＭ５　のしきい値が負であれば、セル電流が流れ
、ビット線電位は“Ｌ”レベルに遷移する。選択メモリ
セルＭ５　のしきい値が正であれば、セル電流は流れず
、ビット線電位は“Ｈ”レベルのまま保たれる。

【００２５】次に、クロックＳＥＮ１　が“Ｈ”レベル
、同時にクロックＳＥＮ１Ｂが“Ｌ”レベルになり、セ
ンスアンプ回路２の第１のクロック同期式インバータ２
１が活性化される（時刻ｔ２　）。これによって、ビッ
ト線ＢＬに読み出されたデータに応じて第１のクロック
信号同期式インバータ２１の出力ノードＮ１　が確定す
る。この間、第２のクロック信号同期式インバータ２２
は、まだ非活性状態のままである。

【００２６】次に、クロックＳＥＮ２　が“Ｈ”レベル
、クロックＳＥＮ２Ｂが“Ｌ”レベルになり、センスア
ンプ回路２の第２のクロック信号同期式インバータ２２
が活性化される（時刻ｔ３）。これにより、センスされ
たデータはラッチされる。

【００２７】この様にこの実施例では、センスアンプ回
路２の第１，第２のインバータ２１，２の活性化のタイ
ミングにずれが与えられているために、従来のように双
方が活性化された状態で入出力がすべて“Ｈ”レベルに
なるといった状態はない。つまり、前の読出しサイクル
のデータに影響されることなく、確実なデータセンスが
できる。

【００２８】センスアンプ回路２は、この実施例では、
１ビット線に一つずつ設けられており、この時点で一本
のワード線により選択される１ページ分のメモリセルデ
ータが各ビット線のセンスアンプ回路にラッチされる。 次に１ページ分のデータのうち選択されたカラムアドレ
スに対応するデータをデータ出力バッファに転送するモ
ードに入る。

【００２９】先ず、クロックＣＥＮＢ１Ｂが“Ｌ”レベ
ルになり、イコライズ回路３がオフにされる。クロック
ＣＥＮＢ１Ｂが“Ｈ”レベルの間、イコライズ回路３に
よって入出力線ＩＯＢ　，ＩＯはプリチャージ電位ＨＦ
Ｖｃｃ（例えば、（１／２）Ｖｃｃ）にイコライズされ
ているが、これにより入出力線ＩＯＢ　，ＩＯはフロー
ティングになる。

【００３０】そして次に選択アドレスに相当するカラム
ゲート、例えば図１に示されるＭＮ５　，ＭＮ６　がカ
ラム選択信号ＣＳＬによりオンにされる。これによって
、入出力線ＩＯＢ　，ＩＯにはセンスアンプ回路２にラ
ッチされていたデータに応じて電位差が生じる。次いで
、クロックＣＥＮ２Ｂが“Ｌ”レベルになり、カレント
ミラー型差動増幅器４が活性化される。

【００３１】ついでクロック同期式インバータ５がクロ
ックＣＥＮＢ３が“Ｈ”レベルになることにより活性化
されて、差動増幅器４の出力がこのインバータ５を介し
、出力バッファ７を介して外部に出力される。

【００３２】その後、クロック同期式インバータ５は不
活性状態とされ、これによってその出力に接続されてい
るデータラッチ６にデータがラッチされる。このデータ
ラッチ６は、前段のクロック同期式インバータ５が不活
性になった後、次の読出しサイクルで再び活性化される
までその出力データを保ち、出力端子にノイズが出るの
を防止する役割を持つ。またこのデータラッチ６は、電
流駆動能力が低く設定されており、前段のクロック同期
式インバータ５が活性化された時には容易にそのラッチ
データが変更されるようになっている。

【００３３】次にカラム選択信号ＣＳＬが“Ｌ”レベル
になってカラムゲートが閉じ、続いてクロックＣＥＮ２
Ｂが“Ｈ”レベルになって差動増幅器４が不活性状態に
なり、クロックＣＥＮＢ１Ｂが“Ｈ”レベルになってデ
ータ線ＩＯＢ　，ＩＯがイコライズされて読出しサイク
ルが終了する。

【００３４】図４は、以上の実施例に於いて、ロウアド
レス遷移検知信号ＡＴＤＲから各部のクロック信号を発
生するクロック発生部の構成を示し、図５はそのクロッ
ク発生のタイミングを示している。

【００３５】遅延回路τ１１，τ１２，τ３１，τ４１
，τ６１，τ７１は数十ｎｓｅｃ　の遅延を得るもので
、例えばインバータ・チェーンにより構成される。遅延
回路τ２１，τ５１は数百ｎｓｅｃ　ないし数μｓｅｃ
　の遅延を得るもので、例えば、キャパシタを用いた放
電回路を利用して構成される。クロックＣＬＫ４　とＣ
ＬＫ７　により形成されるクロックＣＧＥＮＢは制御ゲ
ート・ドライバへの入力クロックであって、実施例の制
御ゲートＣＧ１　〜ＣＧ４　，ＣＧ６　〜ＣＧ８　を活
性化するためのものである。

【００３６】以上のようにしてこの実施例によれば、セ
ンスアンプ回路２を構成する二つのクロック信号同期式
インバータの活性化のタイミングに一定のずれを与える
ことにより、誤ったデータ読出しを確実に防止すること
ができる。

【００３７】以上は、ランダムアクセスモードのデータ
読出しであるが、ページアクセスモードも可能である。 上述のように１ページ分のビット線データがそれぞれの
センスアンプ回路にラッチされているから、カラムアド
レスを変化させることにより、高速のページモード読出
しができる。このページモードは、カラムアドレスの遷
移をアドレス遷移検出回路により検出することによって
始まり、イコライズ回路３のオン，オフを繰返しながら
、カラム選信号により順次選択されてデータ線ＩＯＢ　
，ＩＯに読み出されるデータを差動増幅器４により増幅
して読出すことになる。

【００３８】なお実施例では、センスアンプ回路２の第
２のクロック信号同期式インバータ２２の活性化用クロ
ックＳＥＮ２　，ＳＥＮ２Ｂを同じタイミングで“Ｈ”
レベル，“Ｌ”レベルとしたが、図６に示すようにこれ
らにタイミングずれがあってもよい。

【００３９】また実施例では、ＮＡＮＤセル型ＥＥＰＲ
ＯＭを説明したが、同様のセンスアンプ回路を用いるも
のであれば、ＮＯＲ型ＥＥＰＲＯＭやＥＰＲＯＭ等、各
種半導体記憶装置に適用することができ、同様の効果を
得ることができる。

【００４０】

【発明の効果】以上述べたように本発明によれば、クロ
ック信号同期式インバータを用いたセンスアンプ回路の
二つのクロック信号同期式インバータの活性化のタイミ
ングに一定のずれを与えることによって、誤ったデータ
読出しを防止した信頼性の高い半導体記憶装置を提供す
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係るＮＡＮＤセル型ＥＥＰ
ＲＯＭのメモリセルアレイ部およびセンスアンプ回路部
の構成を示す図。

【図２】同実施例のデータ出力回路部の構成を示す図。

【図３】同実施例のデータ読出しサイクルのタイミング
図。

【図４】同実施例の各部クロック発生部の構成を示す図
。

【図５】同クロック発生部によるクロック発生のタイミ
ングを示す図。

【図６】他の実施例のセンスアンプ回路用クロック信号
を示す図。

【図７】クロック同期式センスアンプ回路の構成を示す
図。

【符号の説明】

１…メモリセルアレイ、 ２…センスアンプ回路、 ２１…第１のクロック信号同期式インバータ、２２…第
２のクロック信号同期式インバータ、３…イコライズ回
路、 ４…差動増幅器、 ５…クロック信号同期式インバータ、 ６…データラッチ、 ７…出力バッファ。

Claims (2)

【特許請求の範囲】
1. 【請求項１】メモリセルアレイと、このメモリセルアレ
   イのデータを読出すクロック同期式のセンスアンプ回路
   とを有する半導体記憶装置において、前記センスアンプ
   回路は、入力端子がメモリセルアレイのビット線に接続
   される第１のクロック信号同期式インバータと、入力端
   子と出力端子がそれぞれ前記第１のクロック信号同期式
   インバータの出力端子と入力端子に接続されて、前記第
   １のクロック信号同期式インバータに遅れて活性化され
   る第２のクロック信号同期式インバータとから構成され
   ていることを特徴とする半導体記憶装置。
2. 【請求項２】メモリセルアレイは、複数個のＦＥＴＭＯ
   Ｓ型メモリセルが隣接するもの同志でソース，ドレイン
   を共用する形で直列接続されてＮＡＮＤセルを構成する
   ＥＥＰＲＯＭセルアレイであることを特徴とする請求項
   １記載の半導体記憶装置。