JP3737374B2 - センスアンプ回路 - Google Patents
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Description
【発明の属する技術分野】
本発明はセンスアンプ回路に関し、特にメモリセルに記録されたデータを高速で読み出しかつ消費電力が小さいセンスアンプ回路に関する。
【0002】
【従来の技術】
最近システムの高速化に伴ってシステムに搭載されるメモリの高速化が一層要求されると共に、携帯用の機器などに用いられる場合は消費電力を低減することが強く要求されてきている。ROMの場合、読み出し速度を高速化するために電流センス型センスアンプ回路が一般的に用いられているため、全体の消費電力の半分程度がセンスアンプ回路で消費され、センスアンプ回路の消費電力を低減することがROMの全消費電力を低減する上で極めて重要である。
【0003】
高速の読み出しに適し、かつ低消費電力化を目的とするセンスアンプ回路の第1の従来技術が特開平4−214292号公報に記載されている。次に上記公報記載のセンスアンプ回路を図8に示す回路図を参照して説明する。
【0004】
制御回路810から出力されるコントロール信号CNT2がハイレベルに変化すると、Pチャネルトランジスタ81がオフしPチャネルトランジスタ82に電流が流れる。Pチャネルトランジスタ82とカレントミラー回路を構成するPチャネルトランジスタ83にも電流が流れ、ノードSOUTの電位がロウレベルからハイレベルに変化する。
【0005】
ノードSOUTのレベルがインバータ87のしきい値を越えると、センスアンプ出力OUT1がハイレベルからロウレベルに変化し、この信号がラッチ回路89と制御回路810に入力される。
【0006】
そしてCLK信号、STBY信号、φ0信号、φ1信号、センスアンプ出力OUT1〜OUTnが制御回路810で演算され、コントロール信号CNT1、コントロール信号CNT2、クロック信号CKとして出力される。
【0007】
それらの出力信号のうち、コントロール信号CNT1は2NOR86の一方のゲートに印加され、コントロール信号CNT2はPチャネルトランジスタ81のゲートに印加され、クロック信号CKはラッチ回路89に印加され、クロック信号CKが変化してからコントロール信号CNT1とコントロール信号CNT2が変化するように動作する。
【0008】
すなわち図8に示すセンスアンプ回路は、センスアンプ出力OUT1がラッチされてからセンスアンプの電流を止める動作を行うことで、消費電力を低減している。
【0009】
高速で低消費電力のセンスアンプ回路の第2の従来例が、特開2000−90685号公報に記載されている。この公報記載のセンスアンプ回路を図9を参照して説明すると、プリチャージ信号PRCHBがロウレベルの期間、Pチャネルトランジスタ91とNチャネルトランジスタ94を介してROMセル99のビット線が一定電位に充電される。
【0010】
Nチャネルトランジスタ94のゲート・ソース間電圧は、ビット線を一定電位に保つように定まる。このとき選択されたROMセル99がオンしている場合は、Pチャネルトランジスタ91とNチャネルトランジスタ94とROMセル99を介して、電源VDDとGND間に電流が流れる。
【0011】
このときプリチャージ信号PRCHBがロウレベルであるため、2NAND98の出力はハイレベルとなりNチャネルトランジスタ95はオンする。Nチャネルトランジスタ96もオンするようにゲートにバイアスVrefが印加されているので、ノードSOUTはロウレベルとなる。
【0012】
次にプリチャージ信号PRCHBがハイレベルに立ち上がると、Pチャネルトランジスタ91がオフし、Pチャネルトランジスタ92に電流が流れ始める。Pチャネルトランジスタ92とカレントミラー回路を構成するPチャネルトランジスタ93にも電流が流れ、ノードSOUTはハイレベルに上昇する。
【0013】
ノードSOUTが2NAND98のしきい値を越えると、センスアンプ出力SOUTZがロウレベルに変化し、Nチャネルトランジスタ95をオフさせてDC電流を遮断する。こうしてノードSOUTは、ハイレベルを保持したまま安定する。
【0014】
次にプリチャージ信号PRCHBがロウレベルに立ち下がると、センスアンプ出力SOUTZはプリチャージ信号PRCHBの変化と同時にハイレベルに変化し、Pチャネルトランジスタ93はオフする。これと同時に、Nチャネルトランジスタ95がオンし、ノードSOUTをロウレベルに引き下げると同時に、前述したROMセル99のビット線をプリチャージする。
【0015】
このようにして図9に示すセンスアンプ回路は、プリチャージ信号PRCHBに応答して、センスアンプ出力の変化時にのみPチャネルトランジスタ93に電流を流すように構成し、センスアンプ回路の消費電力を低減している。
【0016】
【発明が解決しようとする課題】
上述した第1の従来例によるセンスアンプ回路は、センスアンプ出力OUT1がラッチされてからセンスアンプ回路の電流を止める動作が行われるため、センスアンプ回路全体の消費電力が低減されるものの、消費電力低減のため制御回路810を必要とするため、センスアンプ回路が複雑な構成となり、レイアウト面積が大きくなってしまうという問題がある。
【0017】
また上述した第2の従来例によるセンスアンプ回路は、センスアンプ出力の変化時のみPチャネルトランジスタ93に電流が流れるように構成されているため、消費電力を低減できるという特徴があるものの、ビット線とROMセル99が接続されていない場合でも、ノイズによりPチャネルトランジスタ93のゲートがロウレベルに瞬時的に変化することがあり、このとき、ノードSOUTがハイレベルに変化し、この変化はセンスアンプ出力SOUTZをロウレベルに変化させ、Nチャネルトランジスタ95をオフさせ、ノードSOUTの電位をハイレベルに保持する。
【0018】
このようにノイズをトリガとしてセンスアンプが誤動作する場合があり、図9に示すセンスアンプ回路はノイズマージンが悪いという欠点がある。
【0019】
このため本発明の目的は、ビット線に接続するメモリセルに対して第1の電流を急速に流した後に、ビット線の電位を安定化させてメモリセルのデータを読み出すために第1の電流より小さい第2の電流を一定時間ビット線に流すことにより、読み出し速度が高速でかつ消費電力が小さいセンスアンプ回路を提供することにある。
【0020】
【課題を解決するための手段】
そのため、本発明によるセンスアンプ回路は、プリチャージ信号とセンスイネーブル信号とを入力し、前記プリチャージ信号に同期して第1の所定期間だけ活性化する第1の制御信号と、前記プリチャージ信号が活性化している期間に活性化を開始し、前記第1の制御信号が活性化している期間内に活性化を終了する第2の制御信号とを出力する制御回路と、
前記第1の制御信号に同期して出力端子から第1の電圧を出力し、前記第2の制御信号が活性化している期間は前記出力端子から前記第1の電圧よりも高い第2の電圧を出力し、前記第1の制御信号が非活性化すると前記出力端子から第3の電圧を出力する制御帰還回路と、
ゲートに前記第1乃至第3の制御信号を入力し、ソースにビット線を接続し、前記第2の電圧を入力している期間は前記第1の電圧を入力している期間よりも大きな電流を流し、前記第3の電圧を入力している期間は電流を流さない一導電型の第1のトランジスタと、前記第1のトランジスタに流れる電流を出力電圧に変換する電流・電圧変換回路とを含む電流センスアンプと、を備える。
【0021】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。
【0022】
図1は、本発明の第1の実施の形態によるセンスアンプ回路を用いた半導体メモリを示し、メモリセルMC1,MC2・・・及びこれらのメモリセルと接続するビット線4を備えたメモリセルアレイ3と、ビット線4に流れる電流Iを検出し、検出結果である出力電圧Voutを出力端子Outに出力する電流センスアンプ2と、電流センスアンプ2とメモリセルアレイ3間に接続されたYセレクタ5と、プリチャージ信号とセンスアンプ回路を活性化するためのセンスイネーブル信号とを入力し制御信号を出力する制御回路1と、制御回路1からの制御信号と、ビット線の電圧とを入力し、ビット線の電流を制御するための制御電圧を出力する制御帰還回路6とを備えている。
【0023】
また制御回路1は、プリチャージ信号を入力し、プリチャージ開始からサンプリング期間の終了時までNチャネルトランジスタSN1に電流を流すように第1の制御信号を出力する制御信号発生回路11と、プリチャージ信号を入力し、プリチャージ開始後の短時間内にNチャネルトランジスタSN1に流す電流を増加するように第2の制御信号を出力する制御信号発生回路12とを備えている。
【0024】
また制御回路1は、プリチャージ信号の反転信号を出力するインバータ13と、第1の制御信号とセンスイネーブル信号とを入力するNANDゲート14と、第2の制御信号とセンスイネーブル信号とを入力するNANDゲート15とを備えている。
【0025】
また制御帰還回路6は、ゲートにNANDゲート14の出力信号を入力し、ドレインを制御帰還回路6の出力端子61に接続するPチャネルトランジスタFP1と、ドレインを出力端子61に接続しゲートにビット線4を接続し、NチャネルトランジスタFN2と共にPチャネルトランジスタFP1とのレシオ比、あるいはPチャネルトランジスタFP1、FP2両方のトランジスタを並列接続したときのレシオ比で、メモリセルMC1,MC2・・のデータをサンプリングする際の出力端子61の電圧を定めるNチャネルトランジスタFN1とを備えている。
【0026】
また制御帰還回路6は、ゲートにNANDゲート14の出力信号を入力し、ドレインを制御帰還回路6の出力端子61に接続し、センスイネーブル信号が“0”のとき、NチャネルトランジスタSN1を強制的にオフさせてビット線に流れる電流を遮断するNチャネルトランジスタFN3を備えている。
【0027】
さらに制御帰還回路6は、ゲートにNANDゲート15の出力信号を入力し、ドレインを制御帰還回路6の出力端子61に接続し、オンしたときに出力端子61の電位を持ち上げてNチャネルトランジスタSN1に流れる電流Iを増加させるPチャネルトランジスタFP2と、ゲートにビット線4を接続し、ドレインを制御帰還回路6の出力端子61に接続し、NチャネルトランジスタFN1と共にPチャネルトランジスタFP1とのレシオ比、あるいはPチャネルトランジスタFP1、FP2両方のトランジスタを並列接続したときのレシオ比で、メモリセルMC1,MC2・・のデータをサンプリングする際の出力端子61の電圧を定めるNチャネルトランジスタFN2とを備えている。
【0028】
また電流センスアンプ2は、プリチャージ信号の反転信号を受けてプリチャージの期間ビット線4をプリチャージするPチャネルトランジスタSP1と、ビット線4に流れる電流Iを増幅し、出力電流Ioを出力するPチャネルトランジスタSp2,Sp3からなるカレントミラー回路21とを備えている。
【0029】
また電流センスアンプ2は、ゲートに入力する基準電圧Vrefにより、出力電流Ioが流れることで発生するドレイン電圧を制御し、これによりインバータ2の感度を設定するNチャネルトランジスタSN2と、カレントミラー回路21の出力端子Sの電圧Vsを入力とし出力端子Outに出力電圧Voutを出力するインバータ22とを備えている。
【0030】
さらに電流センスアンプ2は、ドレインをカレントミラー回路21の入力端に接続し、ソースをビット線4に接続し、ビット線4の電位を決める制御帰還回路6の出力端子61からの出力電圧をゲートに入力するNチャネルトランジスタSN1とを備えている。
【0031】
次に図1に示す半導体メモリの動作について、図2に示すタイミングチャートを参照し、制御回路1と制御帰還回路6と電流センスアンプ2とを含む本発明のセンスアンプ回路の動作を中心に説明する。
【0032】
図2で時刻t1以前では、センスイネーブル信号がロウレベル、NANDゲート14の出力はハイレベルとなりNチャネルトランジスタFN3がオンする。このため、出力端子61の電圧がロウレベルとなりNチャネルトランジスタSN1は強制的にオフとなる。従って、ビット線4には電流が流れない。
【0033】
次に時刻t1でプリチャージ信号が立ち上がると、インバータ13の出力がロウレベルとなるため、PチャネルトランジスタSP1がオンとなり、電源→PチャネルトランジスタSP1→NチャネルトランジスタSN1→ビット線4の順に▲6▼に示す電流Iが流れ、ビット線4をプリチャージする。
【0034】
一方センスイネーブル信号は図2の▲2▼に示すようにハイレベルとなり、制御信号発生回路11の出力信号とセンスイネーブル信号とを入力するNANDゲート14の出力端Aは、▲3▼に示すように時刻t1で立ち下がる。
【0035】
このため、PチャネルトランジスタFP1がオンし、出力端子61の出力電圧すなわちNチャネルトランジスタSN1のゲート電圧は、PチャネルトランジスタFP1の相互コンダクタンスと、NチャネルトランジスタFN1,FN2の各相互コンダクタンスを並列に合成した相互コンダクタンスとの比により定まる電位まで上昇する。
【0036】
そして、ビット線4の電位は、出力端子61の出力電圧すなわちNチャネルトランジスタSN1のゲート電圧からNチャネルトランジスタSN1のゲート・ソース間電圧を減算した値により定まる電位まで上昇する。すなわち、プリチャージ時のビット線4の電位は、PチャネルトランジスタFP1とNチャネルトランジスタFN1,FN2とのレシオ比で設定される電位で安定する。
【0037】
次にプリチャージ信号と制御信号発生回路12の出力信号を入力とするNANDゲート15の出力端Bは図2の▲4▼で示すように時刻t2で立ち下がり、PチャネルトランジスタFP2がオンする。このため出力端子61の出力電圧はPチャネルトランジスタFP1だけでなく、PチャネルトランジスタFP2によっても持ち上げられるため、NチャネルトランジスタSN1のゲート電圧はさらに上昇し、ビット線4に流れる電流は▲6▼に示すようにいっそう増加する。
【0038】
次に時刻t3でプリチャージ信号が立ち下がると、PチャネルトランジスタSP1がオフし、これに伴いPチャネルトランジスタSP2,SP3がオンとなりサンプリングが開始される。
【0039】
ここで例えばビット線4がYセレクタ5を介してメモリセルMC2に接続している場合を考えると、NチャネルトランジスタSN1のソースにはビット線4を介してメモリセルMC2に等価な負荷容量(図示せず)が接続されていることになり、NチャネルトランジスタSN1から負荷容量に対して、ビット線の電位が一定となるまで充電電流が流れる。
【0040】
このとき、NチャネルトランジスタSN1のゲート電圧が高いので、図2の▲6▼に示すように大きな電流が負荷容量に対して流れ込み、短時間で負荷容量を充電することが出来る。このため、センスアンプ回路の動作速度を高速化することが出来る。
【0041】
またカレントミラー回路21を構成するPチャネルトランジスタSP2,SP3が共にオンするので、ビット線4を流れる電流Iは、PチャネルトランジスタSP2とPチャネルトランジスタSP3のチャネル幅の比だけ増大されて出力電流Ioとして、電源→PチャネルトランジスタSP3→NチャネルトランジスタSN2→GNDの経路で流れる。
【0042】
これによりカレントミラー回路21の出力端Sの電圧Vsが上昇し、電圧Vsがインバータ22のしきい値を越えると、インバータ22は出力端子Outにロウレベルを出力する。
【0043】
次に時刻t4で、制御信号発生回路12の出力信号がロウレベルに変化すると、NANDゲート15の出力端Bの電圧は図2の▲4▼のように立ち上がり、PチャネルトランジスタFP2がオフする。
【0044】
このため出力端子61の出力電圧が下降しビット線4に流れる電流Iは減少する。こうして流れ続ける電流Iは、先に述べたメモリセルと等価な負荷容量の電位を保持するように動作し、出力端子Outに接続されたラッチ回路(図示せず)は、確実にメモリセルのデータを取り込むことが出来る。
【0045】
すなわち、カレントミラー回路21、NチャネルトランジスタSN1,SN2には電流が流れ続けるので各内部ノードの電圧は安定し、ノイズによってインバータ22が反転し誤ったデータを出力端子Outに接続されたラッチ回路が取り込むことはない。
【0046】
また時刻t4以降で流れ続ける電流は、時刻t2〜t4の期間で流れ続ける電流に比して大幅に小さいので、消費電流を小さくすることが出来る。
【0047】
次に時刻t5で、制御信号発生回路11の出力信号がロウレベルに変化すると、NANDゲート14の出力端Aの電圧は図2の▲3▼のように立ち上がり、PチャネルトランジスタFP1がオフしNチャネルトランジスタFN3がオンする。これによりNチャネルトランジスタSN1のゲート電圧がロウレベルとなるため、NチャネルトランジスタSN1がオフしサンプリング期間が終了する。
【0048】
時刻t5以降の期間、すなわちサンプリング期間終了後の期間は、PチャネルトランジスタFP1,FP2,SP1がオフし、かつNチャネルトランジスタSN1もオフしているため、制御帰還回路6及び電流センスアンプ2には電流が流れず、センスアンプ回路全体の消費電流は実質的に流れない。
【0049】
次に本実施の形態によるセンスアンプ回路の消費電流について説明する。
【0050】
図2の▲7▼に示すように時刻t1〜t2間ではPチャネルトランジスタFP1がオンし、PチャネルトランジスタFP2がオフしているため、PチャネルトランジスタFP1からNチャネルトランジスタFN1,FN2に流れる電流と、PチャネルトランジスタSP1からビット線に流れる電流を加算した電流がセンスアンプ回路の全消費電流にほぼ等しい。このときのセンスアンプ回路の全消費電流は、NチャネルトランジスタSN1のゲート電圧がPチャネルトランジスタFP1により若干持ち上げられているだけなので、図2に示すように小さい。
【0051】
次に時刻t2〜t4の期間では、PチャネルトランジスタFP1,FP2が共にオンし、NチャネルトランジスタSN1のゲート電圧が上昇することから、PチャネルトランジスタSP1からビット線4に流れるプリチャージ電流、及びNチャネルトランジスタSN1からビット線4に流れるセンス電流のいずれもが大きく流れるので、図2の▲7▼で示すようにセンスアンプ回路全体の消費電流は大きくなる。しかしながら、時刻t2〜t4の期間は短いため、全期間の平均消費電流は小さくなる。
【0052】
次に時刻t4〜t5の期間では、再びPチャネルトランジスタFP2がオフするので、センスアンプ回路の全消費電流は大幅に小さくなり、時刻t5以降では先に述べたように実質的に0となる。
【0053】
以上説明したように、本発明によるセンスアンプ回路は▲8▼に示す従来のセンスアンプ回路の消費電流と比して、消費電流が大きく流れる期間は時刻t2〜t4の期間に限定されるので、消費電流の平均値を大幅に削減することが出来る。
【0054】
次に、本発明の第2の実施の形態によるセンスアンプ回路について図4を参照して説明する。なお、図1と共通の構成要素には共通の参照文字/数字を付してある。
【0055】
本実施の形態による図4に示すセンスアンプ回路は、図1の制御帰還回路6において、PチャネルトランジスタFP1のドレインと出力端子61間と、PチャネルトランジスタFP2のドレインと出力端子61間とにそれぞれ抵抗R1,R2とを挿入接続して構成している。
【0056】
図1のセンスアンプ回路では、PチャネルトランジスタFP1,FP2の各オン抵抗とNチャネルトランジスタFN1,FN2の各オン抵抗の比でレシオ比がほぼ決まっているが、図4のセンスアンプ回路では、PチャネルトランジスタFP1,FP2の各オン抵抗に直列に抵抗が接続されることになり、PチャネルトランジスタFP1,FP2とNチャネルトランジスタFN1,FN2のレシオ比を抵抗R1,R2で調整することが出来る。
【0057】
このため電源電圧の2乗に比例する電流成分を抵抗R1,R2により直線的に比例するように改善することが出来るため、電源電圧が変動しても、PチャネルトランジスタFP1,FP2とNチャネルトランジスタFN1,FN2のレシオ比で定まる出力端子61の出力電圧、すなわちNチャネルトランジスタSN1のゲート電圧を安定化することが出来る。
【0058】
次に、本発明の第3の実施の形態によるセンスアンプ回路について図5を参照して説明する。本実施の形態によるセンスアンプ回路は、図1に示す帰還制御回路6が帰還制御回路6Bに変更された他は、図1のセンスアンプ回路と同様である。
【0059】
図5に示す帰還制御回路6Bは、図1の制御帰還回路6において、PチャネルトランジスタFP1のドレインと出力端子61間と、PチャネルトランジスタFP2のドレインと出力端子61間とにそれぞれPチャネルトランジスタFP3,FP4とを挿入接続し、さらにPチャネルトランジスタFP3,FP4とカレントミラー回路を構成しカレントミラー回路の入力段となるPチャネルトランジスタFP5と、PチャネルトランジスタFP5に定電流を流すための定電流源62とを設けている。
【0060】
PチャネルトランジスタFP3,FP4に流れる電流は、それぞれのMOSトランジスタとカレントミラーの関係にあるPチャネルトランジスタFP5に流れる電流によりそれぞれ決まるため、PチャネルトランジスタFP3とNチャネルトランジスタFN3に流れる電流、及びPチャネルトランジスタFP4とNチャネルトランジスタFN2に流れる電流を、電源電圧の2乗に比例せずに直線的に比例するように改善することが出来る。このため電源電圧が変動しても、NチャネルトランジスタSN1のゲート電圧を安定化することが出来る。
【0061】
次に、本発明の第4の実施の形態によるセンスアンプ回路について図6を参照して説明する。本実施の形態によるセンスアンプ回路は、図1に示す帰還制御回路6が帰還制御回路6Cに変更された他は、図1のセンスアンプ回路と同様である。
【0062】
図6に示すセンスアンプ回路は、図1の制御帰還回路6において、PチャネルトランジスタFP1のドレインと出力端子61間と、PチャネルトランジスタFP2のドレインと出力端子61間とにそれぞれPチャネルトランジスタFP7とPチャネルトランジスタ8とを挿入接続し、PチャネルトランジスタFP7,8の各ゲートをビット線4に接続して構成している。
【0063】
PチャネルトランジスタFP7,FP8をそれぞれ挿入接続することにより、図1に示す制御帰還回路6の出力端子61の出力電圧よりも低下することが出来る。すなわち、PチャネルトランジスタFP7,FP8のソース・ドレイン間電圧だけ図1に示す制御帰還回路6の電圧は低下する。
【0064】
このためNチャネルトランジスタSN1のゲート電圧が低下し、NチャネルトランジスタSN1がビット線4または負荷を駆動する電流が減少するので、より消費電流を低減することが出来る。
【0065】
次に、本発明の第5の実施の形態によるセンスアンプ回路について図7を参照して説明する。本実施の形態によるセンスアンプ回路は、図1に示す制御回路1を構成するNANDゲート15の出力端Bにインバータ16を設けて制御回路1Aを構成したことと、図1に示す帰還制御回路6が帰還制御回路6Dに変更された他は、図1のセンスアンプ回路と同様な構成である。そして、インバータ16の出力はNチャネルトランジスタFN4のゲートに接続する。
【0066】
図7に示す制御帰還回路6Dは、図1の制御帰還回路6において、NチャネルトランジスタFN2のソースと接地間にNチャネルトランジスタFN4を挿入接続している点が図1の制御帰還回路6と異なっている。
【0067】
NチャネルトランジスタFN4は、図2の時刻t2〜t4の期間だけオンとなり他の期間オフとなるため、PチャネルトランジスタFP2とNチャネルトランジスタFN2もNチャネルトランジスタFN4と同時にオフし、図7の制御帰還回路6Dは、図1に示す制御帰還回路6よりも消費電流が低減する。
【0068】
また図1の制御帰還回路6では、時刻t4以降でPチャネルトランジスタFP2がオフしているが、PチャネルトランジスタFP1がオンしているため、PチャネルトランジスタFP1からNチャネルトランジスタFN2に電流が流れ、出力端子61→NチャネルトランジスタSN1→ビット線4→NチャネルトランジスタFN1→出力端子61の第1の帰還ループと、出力端子61→NチャネルトランジスタSN1→ビット線4→NチャネルトランジスタFN2→出力端子61の第2の帰還ループの2つの帰還ループが同時に作動する。
【0069】
一方図7に示す制御帰還回路6Dは、時刻t4以降では第1の帰還ループだけが作動する。このため、NチャネルトランジスタSN1のゲートを駆動するMOSトランジスタの駆動能力が減少するため、ゲート電圧が一定になるために必要な帰還ループの収束時間が早くなるという効果がある。
【0070】
これは駆動能力が必要以上に大きいと、安定状態を通り越しから再び安定状態に向かって戻ってこなくてはならず、安定状態を中心とするこの繰り返しにより収束時間が長くなるという帰還ループの性質による。以上説明したように、本実施の形態によるセンスアンプ回路は、さらに動作速度を早くすることができる。
【0071】
なお図1,4,5,6,7で、カレントミラー回路21とNチャネルトランジスタSN2とインバータ2とでNチャネルトランジスタSN1に流れる電流を出力電圧に変える動作をしているが、NチャネルトランジスタSN1に流れる電流を出力電圧に変える電流・電圧変換回路は他の回路構成であっても良い。
【0072】
また図1,4,5,6でNチャネルトランジスタFN1,FN2を並列接続しているが、NチャネルトランジスタFN1,FN2を1つのNチャネルトランジスタFN1’で構成し、このNチャネルトランジスタFN1’のチャネル幅をNチャネルトランジスタFN1,FN2の各チャネル幅の加算値とするようにしても同様な効果が得られる。
【0073】
【発明の効果】
以上説明したように本発明によるセンスアンプ回路は、ビット線に接続するメモリセルに対して第1の電流を急速に供給した後に、ビット線の電位を安定化させてメモリセルのデータを読み出すために第1の電流より小さい第2の電流を一定時間ビット線に流すことにより、読み出し速度が高速でかつ消費電力が小さいという効果が得られる。
【0074】
より具体的に説明すると、図1でPチャネルトランジスタFP1とPチャネルトランジスタFP2のチャネル幅比を1対2とし、同様にNチャネルトランジスタFN1とNチャネルトランジスタFN2のチャネル幅比を1対2としたときの、センスアンプ回路の消費電流IDD、端子A,Bの電圧、プリチャージ信号、出力電圧Voutの各シミュレーション結果を図3に示す。
【0075】
図3に示すシミュレーション結果から、従来のセンスアンプ回路に比べ、センスアンプ1つあたり12μAの平均電流が削減できることが示された。本発明のセンスアンプ回路を搭載した半導体メモリは、最大32個のセンスアンプ回路を同時に動かすので、合計で384μAの平均電流を削減することが出来る。これは、半導体メモリ全体の平均電流の約3割の削減率に相当する。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態によるセンスアンプ回路を用いた半導体メモリを示す回路図である。
【図2】図1に示すセンスアンプ回路の動作を説明するためのタイミングチャートである。
【図3】図1に示すセンスアンプ回路の動作を解析するためのシミュレーション結果である。
【図4】本発明の第2の実施の形態によるセンスアンプ回路を用いた半導体メモリを示す回路図である。
【図5】本発明の第3の実施の形態によるセンスアンプ回路を用いた半導体メモリを示す回路図である。
【図6】本発明の第4の実施の形態によるセンスアンプ回路を用いた半導体メモリを示す回路図である。
【図7】本発明の第5の実施の形態によるセンスアンプ回路を用いた半導体メモリを示す回路図である。
【図8】センスアンプ回路の第1の従来例を示す回路図である。
【図9】センスアンプ回路の第2の従来例を示す回路図である。
【符号の説明】
1,1A 制御回路
11,12 制御信号発生回路
13,16,22 インバータ
14,15 NANDゲート
2 電流センスアンプ
21 カレントミラー回路
3 メモリセルアレイ
4 ビット線
5 Yセレクタ
6,6A〜6D 制御帰還回路
61 出力端子
62 定電流源
Claims (5)
- プリチャージ信号とセンスイネーブル信号とを入力し、前記プリチャージ信号に同期して第1の所定期間だけ活性化する第1の制御信号と、
前記プリチャージ信号が活性化している期間に活性化を開始し、前記第1の制御信号が活性化している期間内に活性化を終了する第2の制御信号とを出力する制御回路と、
前記第1の制御信号に同期して出力端子から第1の電圧を出力し、前記第2の制御信号が活性化している期間は前記出力端子から前記第1の電圧よりも高い第2の電圧を出力し、前記第1の制御信号が非活性化すると前記出力端子から第3の電圧を出力する制御帰還回路と、
ゲートに前記第1乃至第3の制御信号を入力し、ソースにビット線を接続し、前記第2の電圧を入力している期間は前記第1の電圧を入力している期間よりも大きな電流を流し、前記第3の電圧を入力している期間は電流を流さない一導電型の第1のトランジスタと、前記第1のトランジスタに流れる電流を出力電圧に変換する電流・電圧変換回路とを含む電流センスアンプと、
前記制御帰還回路は、ゲートに前記第1の制御信号を入力しドレインを前記出力端子に接続する反対導電型の第2のトランジスタと、
ゲートに前記第1の制御信号を入力しドレインを前記出力端子に接続する一導電型の第3のトランジスタと、
ドレインを前記出力端子に接続し、ゲートを前記ビット線に接続する一導電型の第4のトランジスタと、
ゲートに前記第2の制御信号を入力し、ドレインを前記出力端子に接続する反対導電型の第5のトランジスタを備え、
前記第2のトランジスタのドレインと前記出力端子間と、前記第5のトランジスタのドレインと前記出力端子間とに、それぞれ反対導電型の第7及び第8のトランジスタを挿入接続し、前記第7のトランジスタ及び前記第8のトランジスタとそれぞれカレントミラー回路を構成し、一定電流が流れる反対導電型の第9のトランジスタと、
を備えることを特徴とするセンスアンプ回路。 - プリチャージ信号とセンスイネーブル信号とを入力し、前記プリチャージ信号に同期して第1の所定期間だけ活性化する第1の制御信号と、
前記プリチャージ信号が活性化している期間に活性化を開始し、前記第1の制御信号が活性化している期間内に活性化を終了する第2の制御信号を出力する制御回路と、
前記第1の制御信号に同期して出力端子から第1の電圧を出力し、前記第2の制御信号が活性化している期間は前記出力端子から前記第1の電圧よりも高い第2の電圧を出力し、前記第1の制御信号が非活性化すると前記出力端子から第3の電圧を出力する制御帰還回路と、
ゲートに前記第1乃至第3の制御信号を入力し、ソースにビット線を接続し、前記第2の電圧を入力している期間は前記第1の電圧を入力している期間よりも大きな電流を流し、前記第3の電圧を入力している期間は電流を流さない一導電型の第1のトランジスタと、前記第1のトランジスタに流れる電流を出力電圧に変換する電流・電圧変換回路とを含む電流センスアンプと、
前記制御帰還回路は、ゲートに前記第1の制御信号を入力しドレインを前記出力端子に接続する反対導電型の第2のトランジスタと、
ゲートに前記第1の制御信号を入力しドレインを前記出力端子に接続する一導電型の第3のトランジスタと、
ドレインを前記出力端子に接続し、ゲートを前記ビット線に接続する一導電型の第4のトランジスタと、
ゲートに前記第2の制御信号を入力し、ドレインを前記出力端子に接続する反対導電型の第5のトランジスタを備え,
前記第2のトランジスタのドレインと前記出力端子間と、前記第5のトランジスタのドレインと前記出力端子間とに、それぞれ反対導電型の第7及び第8のトランジスタを挿入接続し、前記第7及び第8のトランジスタの各ゲートを共に前記ビット線に接続したことを特徴とするセンスアンプ回路。 - プリチャージ信号とセンスイネーブル信号とを入力し、前記プリチャージ信号に同期して第1の所定期間だけ活性化する第1の制御信号と、
前記プリチャージ信号が活性化している期間に活性化を開始し、前記第1の制御信号が活性化している期間内に活性化を終了する第2の制御信号を出力する制御回路と、
前記第1の制御信号に同期して出力端子から第1の電圧を出力し、前記第2の制御信号が活性化している期間は前記出力端子から前記第1の電圧よりも高い第2の電圧を出力し、前記第1の制御信号が非活性化すると前記出力端子から第3の電圧を出力する制御帰還回路と、
ゲートに前記第1乃至第3の制御信号を入力し、ソースにビット線を接続し、前記第2の電圧を入力している期間は前記第1の電圧を入力している期間よりも大きな電流を流し、前記第3の電圧を入力している期間は電流を流さない一導電型の第1のトランジスタと、前記第1のトランジスタに流れる電流を出力電圧に変換する電流・電圧変換回路とを含む電流センスアンプと、
前記制御帰還回路は、ゲートに前記第1の制御信号を入力しドレインを前記出力端子に接続する反対導電型の第2のトランジスタと、
ゲートに前記第1の制御信号を入力しドレインを前記出力端子に接続する一導電型の第3のトランジスタと、
ドレインを前記出力端子に接続し、ゲートを前記ビット線に接続する一導電型の第4のトランジスタと、
ゲートに前記第2の制御信号を入力し、ドレインを前記出力端子に接続する反対導電型の第5のトランジスタと、
ドレインを前記出力端子に接続し、ゲートを前記ビット線に接続する一導電型の第6のトランジスタを備え、
前記第2のトランジスタのドレインと前記出力端子間と、前記第5のトランジスタのドレインと前記出力端子間とに、それぞれ反対導電型の第7及び第8のトランジスタを挿入接続し、前記第7のトランジスタ及び前記第8のトランジスタとそれぞれカレントミラー回路を構成し、一定電流が流れる反対導電型の第9のトランジスタを備えることを特徴とするセンスアンプ回路。 - プリチャージ信号とセンスイネーブル信号とを入力し、前記プリチャージ信号に同期して第1の所定期間だけ活性化する第1の制御信号と、
前記プリチャージ信号が活性化している期間に活性化を開始し、前記第1の制御信号が活性化している期間内に活性化を終了する第2の制御信号とを出力する制御回路と、
前記第1の制御信号に同期して出力端子から第1の電圧を出力し、前記第2の制御信号が活性化している期間は前記出力端子から前記第1の電圧よりも高い第2の電圧を出力し、前記第1の制御信号が非活性化すると前記出力端子から第3の電圧を出力する制御帰還回路と、
ゲートに前記第1乃至第3の制御信号を入力し、ソースにビット線を接続し、前記第2の電圧を入力している期間は前記第1の電圧を入力している期間よりも大きな電流を流し、前記第3の電圧を入力している期間は電流を流さない一導電型の第1のトランジスタと、前記第1のトランジスタに流れる電流を出力電圧に変換する電流・電圧変換回路とを含む電流センスアンプと、
前記制御帰還回路は、ゲートに前記第1の制御信号を入力しドレインを前記出力端子に接続する反対導電型の第2のトランジスタと、
ゲートに前記第1の制御信号を入力しドレインを前記出力端子に接続する一導電型の第3のトランジスタと、
ドレインを前記出力端子に接続し、ゲートを前記ビット線に接続する一導電型の第4のトランジスタと、
ゲートに前記第2の制御信号を入力し、ドレインを前記出力端子に接続する反対導電型の第5のトランジスタと、
ドレインを前記出力端子に接続し、ゲートを前記ビット線に接続する一導電型の第6のトランジスタを備え、
前記第2のトランジスタのドレインと前記出力端子間と、前記第5のトランジスタのドレインと前記出力端子間とに、それぞれ反対導電型の第7及び第8のトランジスタを挿入接続し、前記第7及び第8のトランジスタの各ゲートを共に前記ビット線に接続したことを特徴とするセンスアンプ回路。 - プリチャージ信号とセンスイネーブル信号とを入力し、前記プリチャージ信号に同期して第1の所定期間だけ活性化する第1の制御信号と、
前記プリチャージ信号が活性化している期間に活性化を開始し、前記第1の制御信号が活性化している期間内に活性化を終了する第2の制御信号とを出力する制御回路と、
前記第1の制御信号に同期して出力端子から第1の電圧を出力し、前記第2の制御信号が活性化している期間は前記出力端子から前記第1の電圧よりも高い第2の電圧を出力し、前記第1の制御信号が非活性化すると前記出力端子から第3の電圧を出力する制御帰還回路と、
ゲートに前記第1乃至第3の制御信号を入力し、ソースにビット線を接続し、前記第2の電圧を入力している期間は前記第1の電圧を入力している期間よりも大きな電流を流し、前記第3の電圧を入力している期間は電流を流さない一導電型の第1のトランジスタと、前記第1のトランジスタに流れる電流を出力電圧に変換する電流・電圧変換回路とを含む電流センスアンプと、
前記制御帰還回路は、ゲートに前記第1の制御信号を入力しドレインを前記出力端子に接続する反対導電型の第2のトランジスタと、
ゲートに前記第1の制御信号を入力しドレインを前記出力端子に接続する一導電型の第3のトランジスタと、
ドレインを前記出力端子に接続し、ゲートを前記ビット線に接続する一導電型の第4のトランジスタと、
ゲートに前記第2の制御信号を入力し、ドレインを前記出力端子に接続する反対導電型の第5のトランジスタと、
ドレインを前記出力端子に接続し、ゲートを前記ビット線に接続する一導電型の第6のトランジスタを備え、
前記第6のトランジスタのソースと接地間に一導電型の第7のトランジスタを挿入接続し、このトランジスタのゲートに前記第2の制御信号の反転信号を入力することを特徴とするセンスアンプ回路。
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