JP2023000117A - 不正防止装置、メモリシステム、不正防止方法、およびプログラム - Google Patents

Abstract

【課題】不揮発性メモリへの不正アクセスを抑制することのできる不正防止装置を提供する。【解決手段】不正防止装置は、機器に備えられる不正防止装置であって、前記機器が備える電源から不揮発性メモリの電源端子への電力の供給が停止される場合に、前記電源端子をグラウンド端子に接続させる接続手段、を備える。【選択図】図９

Description

本発明は、不正防止装置、メモリシステム、不正防止方法、およびプログラムに関する。

不揮発性メモリは、コンピュータ（パーソナルコンピュータを含む）、サーバ機器、ＩＴ（Ｉｎｆｏｒｍａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ）機器、モバイル機器などのさまざまな機器で使用されている。
特許文献１には、関連する技術として、ヒューズを溶断して物理的に不揮発性メモリのデータの書き換えを禁止する技術が開示されている。

特開２００８－１４００１８号公報

ところで、機器に搭載されている不揮発性メモリは、機器の保管中、輸送中、または未使用中など不揮発性メモリの電源がオフ状態の場合に、外部から不揮発性メモリに電力を供給して不揮発性メモリへの不正アクセスが試みされることがある。
そのため、不揮発性メモリの電源がオフ状態の場合に、外部から不揮発性メモリへの不正アクセスを抑制することのできる技術が求められている。

本発明の各態様は、上記の課題を解決することのできる不正防止装置、メモリシステム、不正防止方法、およびプログラムを提供することを目的としている。

上記目的を達成するために、本発明の一態様によれば、不正防止装置は、機器に備えられる不正防止装置であって、前記機器が備える電源から不揮発性メモリの電源端子への電力の供給が停止される場合に、前記電源端子をグラウンド端子に接続させる接続手段、を備える。

上記目的を達成するために、本発明の別の態様によれば、メモリシステムは、上記不正防止装置と、前記不揮発性メモリと、を備える。

上記目的を達成するために、本発明の別の態様によれば、不正防止方法は、機器に備えられる不正防止装置が実行する不正防止方法であって、前記機器が備える電源から不揮発性メモリの電源端子への電力の供給が停止される場合に、前記電源端子をグラウンド端子に接続させること、を含む。

上記目的を達成するために、本発明の別の態様によれば、プログラムは、機器に備えられる不正防止装置が有するコンピュータに、前記機器が備える電源から不揮発性メモリの電源端子への電力の供給が停止される場合に、前記電源端子をグラウンド端子に接続させること、を実行させる。

本発明の各態様によれば、不揮発性メモリへの不正アクセスを抑制することができる。

一実施形態によるメモリシステムの構成の一例を示す図である。 一実施形態による不正防止装置の動作の概念を説明するための第１の図である。 一実施形態による不正防止装置の動作の概念を説明するための第２の図である。 一実施形態による不正防止装置の構成の一例を示す図である。 一実施形態によるメモリシステムの処理フローの一例を示す第１の図である。 一実施形態によるメモリシステムの処理フローの一例を示す第２の図である。 一実施形態による不揮発性メモリへの不正アクセスを説明するための図である。 別の実施形態によるメモリシステムの構成の一例を示す図である。 本発明の実施形態による不正防止装置の最小構成を示す図である。 少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。

以下、図面を参照しながら実施形態について詳しく説明する。
＜実施形態＞
図１は、一実施形態によるメモリシステム１の構成の一例を示す図である。メモリシステム１は、不揮発性メモリ１０および不正防止装置２０を備える。メモリシステム１は、コンピュータ（パーソナルコンピュータを含む）、サーバ機器、ＩＴ（Ｉｎｆｏｒｍａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ）機器、モバイル機器などの機器で使用されるシステムであって、機器の保管中、輸送中、または未使用中など不揮発性メモリ１０の電源がオフ状態の場合に、外部から不揮発性メモリ１０へ不正にアクセスすることを防止するシステムである。なお、ここでのアクセスの例としては、不揮発性メモリ１０にデータを書き込むこと、不揮発性メモリ１０からデータを読み取ることなどが挙げられる。

不揮発性メモリ１０は、電力が供給されていない場合であっても、データを保持することのできるメモリである。データの例としては、ＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｓｙｓｔｅｍ）、ファームウェアなどが挙げられる。不揮発性メモリ１０の例としては、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ）、Ｆｌａｓｈメモリなどが挙げられる。不揮発性メモリ１０は、電源端子Ａを備える。

不正防止装置２０は、不揮発性メモリ１０の電源（後述する電源２０１）がオフ状態の場合に、不揮発性メモリ１０が電源から電力を受ける電源端子を、メモリシステム１を備える機器のグラウンド端子に接続させる装置である。不正防止装置２０は、電源２０１および不正防止回路２０２を備える。

電源２０１は、不揮発性メモリ１０へ供給する電力を生成する。例えば、電源２０１は、メモリシステム１を備える機器の図示しない電源が出力する電力に基づいて（例えば、機器の図示しない電源が出力する電圧に応じて昇圧または降圧することにより）、不揮発性メモリ１０へ供給する電力を生成する。なお、以下、単に「機器」と記載した場合、メモリシステム１を備える機器を意味する。

また、不正防止回路２０２は、電源２０１がオフ状態の場合に、不揮発性メモリ１０が電源から電力を受ける電源端子を、機器のグラウンド端子に接続させる。図２は、一実施形態による不正防止装置２０の動作の概念を説明するための第１の図である。また、図３は、一実施形態による不正防止装置２０の動作の概念を説明するための第２の図である。なお、図２および図３には、後述する出力端子Ｂ、グラウンド端子ＧＮＤが示されている。

機器がオン状態（すなわち、電源２０１がオン状態）の場合、図２に示すように、不揮発性メモリ１０の電源端子Ａは、不正防止回路２０２によって、電源２０１が不揮発性メモリ１０に供給する電力を出力する出力端子Ｂに接続される。また、機器がオフ状態（すなわち、電源２０１がオフ状態）の場合、図３に示すように、不揮発性メモリ１０の電源端子Ａは、不正防止回路２０２によって、電源２０１のグラウンド端子ＧＮＤに接続される。なお、図２および図３では、不正防止回路２０２をスイッチとして説明しているが、これは不正防止装置２０の動作の概念を示すためのものであり、不正防止回路２０２は、スイッチに限定するものではない。つまり、不正防止回路２０２は、電源２０１がオフ状態の場合に、不揮発性メモリ１０が電源から電力を受ける電源端子を、機器のグラウンド端子に接続させるものであればよい。例えば、不正防止回路２０２は、次の図４に示す構成であってもよい。

図４は、一実施形態による不正防止装置２０の構成の一例を示す図である。不正防止装置２０は、図４に示すように、電源２０１および不正防止回路２０２を備える。不正防止回路２０２は、スイッチング素子２０２ａ（接続手段の一例）、および電圧生成回路２０３を備える。

電源２０１は、上述したように、不揮発性メモリ１０へ供給する電力を生成する。例えば、電源２０１は、図４に示すように、電源本体２０１ａ、抵抗２０１ｂ、およびＮＰＮトランジスタ２０１ｃを備える。電源本体２０１ａの例としては、機器の図示しない電源などが挙げられる。電源本体２０１ａの第１端子は、抵抗２０１ｂの第１端子およびＮＰＮトランジスタ２０１ｃのコレクタに接続される。抵抗２０１ｂの第２端子は、ＮＰＮトランジスタ２０１ｃのベースに接続される。ＮＰＮトランジスタ２０１ｃのエミッタは、出力端子Ｂである。電源本体２０１ａの第２端子は、グラウンド端子ＧＮＤである。電源本体２０１ａの第１端子は、出力端子Ｃである。図４では、機器がオン状態（すなわち、電源２０１がオン状態）の場合、電源本体２０１ａが出力する電圧から抵抗２０１ｂおよびＮＰＮトランジスタ２０１ｃを用いて、電源本体２０１ａの出力電圧から抵抗２０１ｂの両端間の電圧（すなわち、ＮＰＮトランジスタ２０１ｃのベース電流に抵抗２０１ｂの抵抗値を乗算した値）とＮＰＮトランジスタ２０１ｃのベース－エミッタ間電圧の分だけ電圧降下させた電圧が、不揮発性メモリ１０に供給される電圧として生成される。

スイッチング素子２０２aは、機器がオフ状態（すなわち、電源２０１がオフ状態）の場合、不揮発性メモリ１０の電源端子Ａをグラウンド端子ＧＮＤに接続させる。スイッチング素子２０２aの例としては、ＮＭＯＳ（Ｎｅｇａｔｉｖｅ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタなどが挙げられる。スイッチング素子２０２aがＮＭＯＳトランジスタである場合、スイッチング素子２０２aのドレインは、不揮発性メモリ１０の電源端子Ａおよび出力端子Ｂに接続される。スイッチング素子２０２aのソースは、グラウンド端子ＧＮＤに接続される。スイッチング素子２０２aのゲートは、後述する出力端子Ｄに接続される。図４では、機器がオフ状態（すなわち、電源２０１がオフ状態）の場合、後述する出力端子ＤがＨｉｇｈレベルの電圧（すなわち、スイッチング素子２０２aをオン状態にする電圧）を出力することにより、スイッチング素子２０２aがオン状態になる。その結果、不揮発性メモリ１０の電源端子Ａは、グラウンド端子ＧＮＤに接続される。

電圧生成回路２０３は、機器がオン状態（すなわち、電源２０１がオン状態）の場合、スイッチング素子２０２aをオフ状態に制御し、機器がオフ状態（すなわち、電源２０１がオフ状態）の場合、スイッチング素子２０２aをオン状態に制御する。例えば、電圧生成回路２０３は、図４に示すように、電源２０３ａ、スイッチング素子２０３ｂ、抵抗２０３ｃ、抵抗２０３ｄ、および抵抗２０３ｅを備える。スイッチング素子２０３ｂの例としては、ＮＰＮトランジスタなどが挙げられる。

電源２０３ａの第１端子は、抵抗２０３ｃの第１端子に接続される。スイッチング素子２０３ｂがＮＰＮトランジスタである場合、電源２０３ａの第２端子は、スイッチング素子２０３ｂのエミッタに接続される。抵抗２０３ｃの第２端子は、抵抗２０３ｄの第１端子に接続される。抵抗２０３ｄの第２端子は、スイッチング素子２０３ｂのコレクタに接続される。抵抗２０３ｃの第２端子は、出力端子Ｄである。スイッチング素子２０３ｂのベースは、抵抗２０３ｅの第１端子に接続される。抵抗２０３ｅの第２端子は、入力端子Ｅであり、出力端子Ｃに接続される。電源２０３ａの第２端子は、端子Ｆであり、グラウンド端子ＧＮＤに接続される。

電源２０３ａは、スイッチング素子２０２aがオン状態になる最低電圧以上の電圧を少なくとも出力する。スイッチング素子２０３ｂは、機器がオン状態（すなわち、電源２０１がオン状態）の場合、オン状態になり、機器がオフ状態（すなわち、電源２０１がオフ状態）の場合、オフ状態になる。例えば、スイッチング素子２０３ｂは、ＮＰＮトランジスタである。

抵抗２０３ｃおよび抵抗２０３ｄは、スイッチング素子２０３ｂがオン状態になり、電源２０３ａ、抵抗２０３ｃ、抵抗２０３ｄ、スイッチング素子２０３ｂに電流が流れた場合に、スイッチング素子２０２aがオフ状態になるような電圧降下を抵抗２０３ｃに生じさせるように抵抗値が決定される。すなわち、スイッチング素子２０３ｂがオン状態の場合、電源２０３ａ、抵抗２０３ｃ、抵抗２０３ｄ、スイッチング素子２０３ｂに電流が流れ、電源２０３ａが出力する電圧から抵抗２０３ｃの両端間の電圧の分だけ電圧降下した電圧により、スイッチング素子２０２aがオフ状態になる。また、スイッチング素子２０３ｂがオフ状態の場合、電源本体２０１ａが出力する電圧により、スイッチング素子２０２aがオン状態になる。

次に、一実施形態によるメモリシステム１の動作について説明する。まず、機器がオン状態の場合の不正防止装置２０の動作について、図４および図５を参照して説明する。

機器がオン状態の場合、電源本体２０１ａがオン状態になる（ステップＳ１）。電源本体２０１ａがオン状態になると、スイッチング素子２０３ｂがオン状態になる（ステップＳ２）。この場合、電源２０３ａ、抵抗２０３ｃ、抵抗２０３ｄ、スイッチング素子２０３ｂに電流が流れる。その結果、出力端子Ｄの電圧は、電源２０３ａが出力する電圧から抵抗２０３ｃの両端間の電圧の分だけ電圧降下した電圧となり、スイッチング素子２０２aがオフ状態になる（ステップＳ３）。また、電源本体２０１ａがオン状態の場合、出力端子Ｂの電圧は、電源本体２０１ａの出力電圧から抵抗２０１ｂの両端間の電圧（すなわち、ＮＰＮトランジスタ２０１ｃのベース電流に抵抗２０１ｂの抵抗値を乗算した値）とＮＰＮトランジスタ２０１ｃのベース－エミッタ間電圧の分だけ電圧降下させた電圧となり、不揮発性メモリ１０に供給される。すなわち、電源２０１は、不揮発性メモリ１０の電源端子Ａに、不揮発性メモリ１０が動作可能な電圧を供給する（ステップＳ４）。これにより、不揮発性メモリ１０が動作可能になる。

次に、機器がオフ状態となり不揮発性メモリ１０に不正アクセスしようと試みた場合の不正防止装置２０の動作について、図４、図６、および図７を参照して説明する。

機器がオフ状態の場合、電源本体２０１ａがオフ状態になる（ステップＳ１１）。電源本体２０１ａがオフ状態になると、スイッチング素子２０３ｂがオフ状態になる（ステップＳ１２）。この場合、電源２０３ａ、抵抗２０３ｃ、抵抗２０３ｄ、スイッチング素子２０３ｂには電流が流れない。その結果、出力端子Ｄの電圧は、電源２０３ａが出力する電圧となり、スイッチング素子２０２aがオン状態になる（ステップＳ１３）。また、電源本体２０１ａがオフ状態の場合、出力端子Ｂは、開放状態になる。すなわち、スイッチング素子２０２aは、不揮発性メモリ１０の電源端子Ａをグラウンド端子ＧＮＤに接続させる（ステップＳ１４）。これにより、不揮発性メモリ１０は動作しない状態となる（ステップＳ１５）。

ここで、不揮発性メモリ１０に不正アクセスしようと試みたとする。図７は、一実施形態による不揮発性メモリ１０への不正アクセスを説明するための図である。図７には、外部電源３０が示されている。外部電源３０の例としては、不揮発性メモリ１０へアクセスするための装置（例えば、リードライタ）が備える電源などが挙げられる。不揮発性メモリ１０に不正アクセスしようする場合、図７に示すように、外部電源３０が不揮発性メモリ１０の電源端子Ａに接続され、外部電源３０は、不揮発性メモリ１０が動作するのに必要な電圧を電源端子Ａに出力しようと試みる（ステップＳ１６）。しかしながら、ステップＳ１４の処理により、スイッチング素子２０２aは、不揮発性メモリ１０の電源端子Ａをグラウンド端子ＧＮＤに接続させる。そのため、外部電源３０、スイッチング素子２０２a、グラウンド端子ＧＮＤに電流が流れても、不揮発性メモリ１０へアクセスするための装置（例えば、リードライタ）が流すことのできる電流では、不揮発性メモリ１０の電源端子Ａは、不揮発性メモリ１０が動作するのに必要な電圧まで上昇することができない。なお、不揮発性メモリ１０の電源端子Ａが不揮発性メモリ１０が動作するのに必要な電圧まで上昇するような大電流が流れた場合には、その電流経路の配線が断線するように配線幅を考慮したレイアウトを予め行うことにより、大電流を流す装置が使用された場合であっても、その大電流により電流経路の配線が断線し、実際には電流が流れなくなる。すなわち、不揮発性メモリ１０が動作するのに必要な電圧まで上昇することができず、不揮発性メモリ１０は動作しない状態のままである（ステップＳ１７）。その結果、不揮発性メモリ１０へアクセスを試みても、不揮発性メモリ１０が動作しないため、アクセスできない。

以上、本発明の一実施形態によるメモリシステム１について説明した。メモリシステム１を備える機器において、不正防止装置２０が備えるスイッチング素子２０２ａは、機器が備える電源２０１から不揮発性メモリ１０の電源端子Ａへの電力の供給が停止される場合に、電源端子Ａをグラウンド端子ＧＮＤに接続させる。こうすることにより、不揮発性メモリ１０への不正アクセスを抑制することができる。

なお、本発明の一実施形態によるメモリシステム１では、不正防止装置２０が備える電源本体２０１ａの出力が１つの筐体に納められるものであってもよい。そして、例えば、筐体に開封防止シールを貼るものであってもよい。こうすることにより、電源本体２０１ａの出力端子に接続される配線が筐体内に存在することになり、電源本体２０１ａの出力に別の電源を接続して機器を動作させることが困難になる。また、開封防止シールにより筐体内へのアクセスを判断することができる。その結果、不揮発性メモリ１０への不正アクセスを抑制することができる。

なお、本発明の一実施形態では、ＮＰＮトランジスタ２０１ｃのオン状態およびオフ状態、スイッチング素子２０２ａのオン状態およびオフ状態は、アナログ回路によって決定された。しかしながら、本発明の別の実施形態では、制御手段２０４がＮＰＮトランジスタ２０１ｃのオン状態およびオフ状態、スイッチング素子２０２ａのオン状態およびオフ状態を決定するものであってもよい。図８は、本発明の別の実施形態によるメモリシステム１の構成の一例を示す図である。例えば、メモリシステム１において、不正防止装置２０は、図８に示すように、電源本体２０１ａ、ＮＰＮトランジスタ２０１ｃ、スイッチング素子２０２a、制御手段２０４、および電源２０５を備えるものであってもよい。電源２０５は、制御手段２０４に電力を供給し動作可能な状態にするための電源である。制御手段２０４は、電源本体２０１ａがオン状態であるかオフ状態であるかを示す情報を、所定の時間間隔で電源本体２０１ａから取得する。そして、制御手段２０４は、電源本体２０１ａから取得した情報がオン状態であるかオフ状態であるかを判定する。所定の時間間隔とは、不正アクセスが実行され、データの読み書きが行われる時間に対して充分に短い時間間隔である。

制御手段２０４は、電源本体２０１ａから取得した情報がオン状態であると判定した場合、ＮＰＮトランジスタ２０１ｃをオン状態にし、スイッチング素子２０２aをオフ状態にする制御信号を、ＮＰＮトランジスタ２０１ｃおよびスイッチング素子２０２aのそれぞれに出力する。具体的には、制御手段２０４は、ＮＰＮトランジスタ２０１ｃのベースにＨｉｇｈレベルの電圧を出力する。このＨｉｇｈレベルの電圧は、図４に示すＮＰＮトランジスタ２０１ｃのベースに供給される電圧と同様の電圧である。また、制御手段２０４は、スイッチング素子２０２aがＮＭＯＳトランジスタである場合、スイッチング素子２０２aのゲートにＬｏｗレベルの電圧を出力する。

また、制御手段２０４は、電源本体２０１ａから取得した情報がオフ状態であると判定した場合、ＮＰＮトランジスタ２０１ｃをオフ状態にし、スイッチング素子２０２aをオン状態にする制御信号を、ＮＰＮトランジスタ２０１ｃおよびスイッチング素子２０２aのそれぞれに出力する。具体的には、制御手段２０４は、ＮＰＮトランジスタ２０１ｃのベースにＬｏｗレベルの電圧を出力する。また、制御手段２０４は、スイッチング素子２０２aがＮＭＯＳトランジスタである場合、スイッチング素子２０２aのゲートにＨｉｇｈレベルの電圧を出力する。このＨｉｇｈレベルの電圧は、図４に示す電源２０３ａが出力する電圧と同様の電圧である。

このように、制御手段２０４がＮＰＮトランジスタ２０１ｃのオン状態およびオフ状態、スイッチング素子２０２ａのオン状態およびオフ状態を決定することにより、本発明の一実施形態による、メモリシステム１と同様の動作が可能になる。その結果、本発明の別の実施形態によるメモリシステム１は、本発明の一実施形態によるメモリシステム１と同様に、不揮発性メモリ１０への不正アクセスを抑制することができる。

なお、制御手段２０４の例としては、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）などプログラムを実行することにより処理を実現するプロセッサや、コンフィギュレーションデータに従って構成されるＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＰＬＡ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ａｒｒａｙ）、またはＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）などの再構成可能な回路などが挙げられる。そして、１つのハードウェアを構成させるコンフィグレーションの処理をコンピュータに実行させるためのプログラムによって、再構成可能な回路が実現されるものであってもよい。また、電源本体２０１ａ、ＮＰＮトランジスタ２０１ｃ、スイッチング素子２０２a、制御手段２０４、および電源２０５のうちの一部または全部が、制御手段２０４と共に１つのＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）上に実現されるものであってもよい。また、電源本体２０１ａ、ＮＰＮトランジスタ２０１ｃ、スイッチング素子２０２a、制御手段２０４、および電源２０５のうちの一部または全部が、制御手段２０４と同一のパッケージに封止されるものであってもよい。

図９は、本発明の実施形態による不正防止装置２０の最小構成を示す図である。不正防止装置２０は、機器に備えられる不正防止装置であって、図９に示すように、接続手段２０２ａを備える。接続手段２０２ａは、前記機器が備える電源から不揮発性メモリの電源端子への電力の供給が停止される場合に、前記電源端子をグラウンド端子に接続させる。

次に、本発明の実施形態による最小構成の不正防止装置２０による処理について説明する。機器に備えられる不正防止装置２０において、接続手段２０２ａは、前記機器が備える電源から不揮発性メモリの電源端子への電力の供給が停止される場合に、前記電源端子をグラウンド端子に接続させる（ステップＳ２１）。

以上、本発明の実施形態による最小構成の不正防止装置２０について説明した。この不正防止装置２０により、不揮発性メモリへの不正アクセスを抑制することができる。

なお、本発明の実施形態における処理は、適切な処理が行われる範囲において、処理の順番が入れ替わってもよい。

なお、本発明の一実施形態では、機器がオフ状態（すなわち、電源２０１がオフ状態）の場合、不揮発性メモリ１０の電源端子Ａがグラウンド端子ＧＮＤに接続されるものとして説明した。しかしながら、本発明の別の実施形態では、機器がオフ状態（すなわち、電源２０１がオフ状態）の場合、グラウンド端子ＧＮＤに接続される端子は、電源端子Ａに限定するものではない。例えば、不揮発性メモリ１０にアクセスする場合に電圧や信号を印加する必要のある端子（例えば、データを書き込む場合に書き込みデータを入力する端子、データを読み取る場合に読み取るデータを出力する端子など）のうちの少なくとも１つがグラウンド端子ＧＮＤに接続されるようにすればよい。

なお、本発明の別の実施形態では、不揮発性メモリ１０がメモリシステム１から取り外されたことを検出する検出部と、不揮発性メモリ１０がメモリシステム１から取り外されたことを検出部が検出した場合に取り外されたことを報知する報知部を備え、不揮発性メモリ１０がメモリシステム１から取り外されたことを検出部が検出した場合に取り外されたことを報知部が報知するものであってもよい。例えば、図示していないバッテリの出力電圧を不揮発性メモリ１０の内部抵抗と図示していない調整抵抗とで分圧し、検出部は、不揮発性メモリ１０が存在する場合の分圧を検出した場合に、不揮発性メモリ１０が存在すると判定する。また、検出部は、不揮発性メモリ１０が存在する場合の分圧を検出しない場合に、不揮発性メモリ１０が存在しないと判定する。そして、報知部は、不揮発性メモリ１０が存在しないと検出部が判定した場合に、音（音声を含む）、振動、表示（文字や色を含む）などを出力することにより、不揮発性メモリ１０が存在しないことを報知すればよい。また、不揮発性メモリ１０が存在しないと検出部が判定した場合、報知部は、図示しないバッテリで動作するメモリ（例えば、チップセット内の一部のメモリ）に不揮発性メモリ１０が存在しないことを報知する信号を送信するものであってもよい。これにより、電源２０１がオフ状態のときに不正に実行されたイベントを記録することができ、電源２０１をオン状態にした後に不正に実行されたイベントを確認することができ、その不正に実行されたイベントに対して対策などの対応を実行することができる。

本発明の実施形態について説明したが、上述のメモリシステム１、その他の制御装置は内部に、コンピュータシステムを有していてもよい。そして、上述した処理の過程は、プログラムの形式でコンピュータ読み取り可能な記録媒体に記憶されており、このプログラムをコンピュータが読み出して実行することによって、上記処理が行われる。コンピュータの具体例を以下に示す。
図１０は、少なくとも１つの実施形態に係るコンピュータの構成を示す概略ブロック図である。
コンピュータ５は、図１０に示すように、ＣＰＵ６、メインメモリ７、ストレージ８、インターフェース９を備える。
例えば、上述のメモリシステム１、その他の制御装置のそれぞれは、コンピュータ５に実装される。そして、上述した各処理部の動作は、プログラムの形式でストレージ８に記憶されている。ＣＰＵ６は、プログラムをストレージ８から読み出してメインメモリ７に展開し、当該プログラムに従って上記処理を実行する。また、ＣＰＵ６は、プログラムに従って、上述した各記憶部に対応する記憶領域をメインメモリ７に確保する。

ストレージ８の例としては、ＨＤＤ（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ）、ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）、磁気ディスク、光磁気ディスク、ＣＤ－ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＤＶＤ－ＲＯＭ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、半導体メモリ等が挙げられる。ストレージ８は、コンピュータ５のバスに直接接続された内部メディアであってもよいし、インターフェース９または通信回線を介してコンピュータ５に接続される外部メディアであってもよい。また、このプログラムが通信回線によってコンピュータ５に配信される場合、配信を受けたコンピュータ５が当該プログラムをメインメモリ７に展開し、上記処理を実行してもよい。少なくとも１つの実施形態において、ストレージ８は、一時的でない有形の記憶媒体である。

また、上記プログラムは、前述した機能の一部を実現してもよい。さらに、上記プログラムは、前述した機能をコンピュータシステムにすでに記録されているプログラムとの組み合わせで実現できるファイル、いわゆる差分ファイル（差分プログラム）であってもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例であり、発明の範囲を限定しない。これらの実施形態は、発明の要旨を逸脱しない範囲で、種々の追加、省略、置き換え、変更を行ってよい。

１・・・メモリシステム
５・・・コンピュータ
６・・・ＣＰＵ
７・・・メインメモリ
８・・・ストレージ
９・・・インターフェース
１０・・・不揮発性メモリ
２０・・・不正防止装置
３０・・・外部電源
２０１、２０３ａ・・・電源
２０１ａ・・・電源本体
２０１ｂ、２０３ｃ、２０３ｄ・・・抵抗
２０１ｃ・・・ＮＰＮトランジスタ
２０２・・・不正防止回路
２０２ａ・・・スイッチング素子（接続手段）
２０３・・・電圧生成回路
２０３ｂ・・・スイッチング素子

Claims (7)

1. 機器に備えられる不正防止装置であって、
   前記機器が備える電源から不揮発性メモリの電源端子への電力の供給が停止される場合に、前記電源端子をグラウンド端子に接続させる接続手段、
   を備える不正防止装置。
2. 前記接続手段は、
   スイッチング素子であり、
   前記電源から前記電源端子への電力の供給が停止される場合に、前記スイッチング素子をオン状態にする電圧を生成する電圧生成回路、
   を備える請求項１に記載の不正防止装置。
3. 前記スイッチング素子は、
   ＮＭＯＳトランジスタであり、
   前記電圧生成回路は、
   前記ＮＭＯＳトランジスタをオン状態にするＨｉｇｈレベルの電圧を生成する、
   請求項２に記載の不正防止装置。
4. 前記電源の出力を収納する１つの筐体を有する、
   請求項１から請求項３の何れか一項に記載の不正防止装置。
5. 請求項１から請求項３の何れか一項に記載の不正防止装置と、
   前記不揮発性メモリと、
   を備えるメモリシステム。
6. 機器に備えられる不正防止装置が実行する不正防止方法であって、
   前記機器が備える電源から不揮発性メモリの電源端子への電力の供給が停止される場合に、前記電源端子をグラウンド端子に接続させること、
   を含む不正防止方法。
7. 機器に備えられる不正防止装置が有するコンピュータに、
   前記機器が備える電源から不揮発性メモリの電源端子への電力の供給が停止される場合に、前記電源端子をグラウンド端子に接続させること、
   を実行させるプログラム。

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