JP2006146461A - データ処理装置 - Google Patents

Abstract

【課題】マイクロコンピュータがＥＥＰＲＯＭとデータの通信動作中、外部操作によるリセット信号を受付けなくするデータ処理装置を提供する。
【解決手段】マイクロコンピュータ１とＥＥＰＲＯＭ２は、Ｉ２Ｃバスによって接続され、クロック信号に同期してデータ通信する。リセット制御回路４は、クロック信号の有無を検出する検知部１３と、検知部１３の検出結果に基づいてリセットスイッチ３から出力されたリセット信号のマイクロコンピュータ１への入力の禁止または許可するように動作するスイッチ部１２とを備え、データ通信中であればリセットスイッチ３からのリセット信号の入力を禁止する。
【選択図】図１

Description

本発明は、互いにデータ通信を行う制御装置と内部機器とを備え、外部操作によりリセット入力が可能なデータ処理装置に関するものである。

従来、互いにデータ通信を行う制御装置と内部機器とを備えたデータ処理装置は、非特許文献１で開示されているリセット制御回路が備えられ、外部からの操作によってリセットが可能とされている。

図５は従来のデータ処理装置の全体回路図、図６は従来の通信動作中にリセットがかかった時のタイムチャートを示す図である。

リセット制御回路を備えたデータ処理装置としては、図５に示すように、マイクロコンピュータ１と、ＥＥＰＲＯＭ２と、外部に設けられたリセットスイッチ３とから構成される。マイクロコンピュータ１とＥＥＰＲＯＭ２とは、Ｉ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）バスを介して接続され、シリアルインターフェイスを通じて互いにシリアル通信を行う。マイクロコンピュータ１とＥＥＰＲＯＭ２との間でのシリアル通信では、夫々のバスラインをクロック信号とデータ信号とが送信される。図６に示すように、クロック信号の立ち上がりに同期して、データ信号から「１」または「０」が読取られる。

このデータの書込みや読出し等の通信動作中は、外部に設けられたリセットスイッチ３が押されると、マイクロコンピュータ１にリセット信号が入力され、即座にリセット処理がされる。しかし、ＥＥＰＲＯＭ２は、一般的にこのようなリセット処理を行わない。

そのため、通信動作中にリセットがかかると、マイクロコンピュータ１は、すぐに対応して、リセット処理を行い、その後、再起動して通信を開始する。一方、ＥＥＰＲＯＭ２では、動作を停止していないので、再開された通信によって転送されてきたデータの内容を読取ろうとする。

ところで、リセット処理によってマイクロコンピュータ１のクロック端子とデータ端子がハイインピーダンスとなり、図６に示す点線のように、クロック信号が不規則な位置で立ち上がるとともに、データ信号も立ち上がる。ＥＥＰＲＯＭ２は、このクロック信号の変化をクロック信号の立ち上がりと認識して、データ信号中の「１」または「０」を検出する。その結果、誤ったデータが記録される。

このように、通信動作中のリセットにより、マイクロコンピュータ１のＥＥＰＲＯＭ２との通信端子が初期化されたり、あるいは、予期せぬ動作を行ってＥＥＰＲＯＭ２に意図しないパルスが入力され、誤書込や誤消去といった誤動作が起きる問題があった。

そこで、特許文献１では、通信動作中にマイコンがリセット処理されたら、そのリセット状態が解消された後、通信動作を継続して、シリアルデータを途中から検出しても、リセット信号によってシリアルデータにノイズが乗った内容であったらメモリアクセスが実行されないようにして、誤書込や誤消去といった誤動作を防止している。
トランジスタ技術２００４年１月号（ＣＱ出版、１０９頁） 特開２００３―２２３３７２号公報

特許文献１では、マイクロコンピュータとＥＥＰＲＯＭとの間にメモリ制御装置が介在して、動作中のリセットに対応している。このように、リセットは受付けるが、その後のデータ処理において不正なデータに対応できるようになっている。しかし、マイクロコンピュータとＥＥＰＲＯＭとが直接通信している場合には、リセットを受付けることによる問題は、依然として解消されていない。

そこで、本発明は、制御装置と内部機器との間で通信動作中には、外部操作によるリセット信号を受付けなくして、誤動作の発生を防止できるデータ処理装置の提供を目的とする。

上記目的を達成するために、本発明は、リセットをかけるリセット手段と、データの移動を伴う動作を行っているか否かを検出する動作検出手段と、動作中にリセット手段によってリセットがかけられたとき、該リセットを禁止するリセット禁止手段とを備え、動作の終了が検出されたら、リセットをかけることを特徴とする。

動作検出手段は、読込みや書込み等のデータ処理を伴う動作を行っているか否かを常時検出している。リセット手段によるリセットがかかったとき、動作中であることが検出されると、リセット禁止手段は、リセット手段からの入力を遮断することによって、リセットを一時的に保留する。そして、動作検出手段によって動作の終了が検出されたとき、リセット手段からの入力を許可し、リセット処理を開始させる。これにより、動作中にリセットがかかっても、その実行が延期され、動作中にリセットされることによる弊害が生じない。

また、互いにデータ通信を行う制御装置と内部機器とを備えたデータ処理装置であって、外部から前記制御装置にリセットをかけるリセット手段と、前記制御装置と前記内部機器との間で通信動作を行っているか否かを検出する動作検出手段と、前記通信動作中にリセット手段によってリセットがかけられたとき、該リセットを禁止するリセット禁止手段とを備え、前記通信動作が終了したとき、リセット禁止手段の動作を解除することを特徴とする。

動作検出手段は、制御装置と内部機器との間での通信信号の有無を監視する。例えば、制御装置と内部機器との間で行うデータ通信にクロック信号を含んでいる場合は、クロック信号を検出する。すなわち、動作検出手段は、通信動作中であれば必ず存在するクロック信号を検出するので、通信動作を行っているか否かの判断をすることができる。また、制御装置でデータ移動を伴う動作が行われている場合、制御装置が動作検出手段を有することになる。制御装置は、内部での動作を認識することにより、通信動作を行っているが否かを判断できる。

リセット禁止手段は、リセット手段から出力されたリセット信号の制御装置への入力を阻止するように動作するスイッチ部と、通信動作が終了したとき、リセット信号の制御装置への入力を許可するようにスイッチ部の動作を解除するリセット許容手段を備える。

スイッチ部は、動作検出手段の情報に基づいて、リセット信号が通るラインを電気的または機械的に切り離すか、あるいは、接続する。制御装置と内部機器との間で通信動作を行っている場合、リセット手段からリセットがかかっても制御装置へのリセット信号の入力を遮断する。そして、通信動作が終了したとき、リセット許容手段によって、リセット手段から出力されたリセット信号は、制御装置に入力され、制御装置はリセットされる。

なお、制御装置が自己の動作を検出する場合、通信動作中、制御装置は、リセット禁止信号をスイッチ部に出力する。リセット手段からのリセット信号は、制御装置への入力が阻止される。そして、通信動作が終了すると、制御装置は、リセット禁止信号の出力を停止して、スイッチ部の動作を解除する。これによって、リセット信号は、制御装置に入力され、制御装置はリセットされる。

以上の説明で明らかなように、通信動作中にリセットがかけられた場合、このリセットが禁止され、通信動作を終了させてからリセットをかけることができる。これによって、通信動作中のデータ処理を正常に行うことができ、リセットによる誤動作で生じるデータのエラーをなくすことができる。

特に、バックアップ用のメモリに対するシリアル通信によるデータ処理を行うとき、通信途中のリセットによるバックアップデータの誤書込を防止することができるので、再起動したときの誤動作を防止することができる。

［第１実施形態］
以下、本発明の第１実施形態を図面に基づいて説明する。図１は本発明にかかる第１実施形態のデータ処理装置の全体回路図、図２は第１実施形態の通信動作中にリセットがかかった時のタイムチャートを示す図である。

データ処理装置は、図１に示すように、制御装置であるマイクロコンピュータ１と、内部機器であるＥＥＰＲＯＭ２と、リセット手段であるリセットスイッチ３と、マイクロコンピュータ１へのリセット信号の入力を禁止または許可するリセット制御回路４とを備えている。

マイクロコンピュータ１とＥＥＰＲＯＭ２とは、ＳＤＡライン（データ伝送路）１０およびＳＣＬライン（クロック伝送路）１１の２本のバスラインから構成されるＩ２Ｃバスによって接続される。

マイクロコンピュータ１は、ＳＤＡライン１０に接続され、データを入出力するデータ入出力端子５と、ＳＣＬライン１１に接続され、クロック信号を入出力するクロック信号入出力端子６と、リセットスイッチ３からのリセット信号を入力するためのリセット信号入力端子７とを備える。

ＥＥＰＲＯＭ２は、マイクロコンピュータ１と同様に、ＳＤＡライン１０に接続され、データを入出力するデータ入出力端子８と、ＳＣＬライン１１に接続され、クロック信号を入出力するクロック信号入出力端子９とを備える。

上記構成により、マイクロコンピュータ１とＥＥＰＲＯＭ２との間において、シリアル通信が行われる。クロック信号は、マイクロコンピュータ１が出力し、データ信号は、マイクロコンピュータ１、ＥＥＰＲＯＭ２のどちらからも送信する。そして、クロック信号に同期し、データ信号が送信されると、クロック信号の立ち上がりに同期し、データが読取られる。

リセット制御回路４では、入力側にＳＣＬライン１１およびリセットスイッチ３からの入力ラインが接続され、出力側がマイクロコンピュータ１のリセット信号入力端子７に接続される。リセット制御回路４は、ＳＣＬライン１１にクロック信号が流れているか否かを検知する検知部１３と、検知部１３の検出結果に基づいてリセットスイッチ３から出力されたリセット信号のマイクロコンピュータ１への入力の禁止または許可するように動作するスイッチ部１２とを備える。すなわち、リセット制御回路４は、通信動作中にリセットスイッチ３によってリセットがかけられたとき、リセットを禁止するリセット禁止機能、および、クロック信号が無くなったとき、通信動作が終了したと判断して、リセット禁止機能の動作を解除するリセット許容機能を有する。

検知部１３は、ＮＯＴ回路１４ａ、１４ｂと、ダイオードＤ１と抵抗Ｒ１、Ｒ２、Ｒ３と、コンデンサＣ１とから構成される。抵抗Ｒ１と抵抗Ｒ２とコンデンサＣ１とで積分回路が構成される。２つのＮＯＴ回路１４ａ、１４ｂの間に積分回路が接続され、この積分回路において、ダイオードＤ１と抵抗Ｒ１との直列接続体に対して、抵抗Ｒ２が並列に接続される。抵抗Ｒ２の抵抗値は抵抗Ｒ１の抵抗値より大きく設定される。

積分回路では、クロック信号の入力に応じて、コンデンサＣ１の充電、放電が行われる。クロック信号が入力されると、コンデンサＣ１に充電される。この時、ＮＯＴ回路１４ａから出力される電流は、抵抗値の低い抵抗Ｒ１を通じて流れ、コンデンサＣ１が充電される。クロック信号の入力がなくなると、コンデンサＣ１から放電される。このとき、放電電流は、ダイオードＤ１に規制されるため、抵抗値の高い抵抗Ｒ２を通って放電される。

ここで、抵抗Ｒ１の抵抗値より抵抗Ｒ２の抵抗値が高く設定されているため、コンデンサＣ１と抵抗Ｒ２との時定数がコンデンサＣ１と抵抗Ｒ１との時定数よりも大となる。そのため、クロック信号に応じた一定時間での充電量と放電量とを比べると、充電量が放電量よりも多くなる。したがって、コンデンサＣ１が放電中に次のクロック信号の入力があるので、再び充電が開始される。上記のように構成された積分回路では、クロック信号が入力されている間、ある一定レベルＬ以上の出力電圧を保つことができる。

スイッチ部１２は、シュミットトリガＮＯＴ回路１５とＮＡＮＤ回路１６とから構成され、シュミットトリガＮＯＴ回路１５に入力ラインが接続され、ＮＡＮＤ回路１６の出力側がマイクロコンピュータ１のリセット入力端子７に接続される。ＮＡＮＤ回路１６の一方の入力側に検知部１３ＮＯＴ回路１４ｂが接続され、他方の入力側にシュミットトリガＮＯＴ回路１５が接続される。ＮＡＮＤ回路１６は、クロック信号の有無に基づく入力とリセット信号に基づく入力との論理積に応じて、リセットの禁止あるいは許容を決定する。

リセットスイッチ３は、外部に設けられたタクトスイッチである。リセットスイッチ３とスイッチ部１２のシュミットトリガＮＯＴ回路１５とを結ぶ入力ラインに定電源が抵抗を介して接続される。なお、コンデンサＣ２はリセットスイッチ３をＯＮにしたときのチャタリングを防止するために設けられている。

次に、通信動作中にリセットをかけるときのリセット制御回路の動作を図２に基づいて説明する。なお、図２中に示すａ点〜ｅ点は、図１中に示すａ点〜ｅ点に対応する。また、電圧が高い（高電圧）場合は論理レベルを「１」とし、電圧が低い（低電圧）場合は論理レベルを「０」とする。

マイクロコンピュータ１とＥＥＰＲＯＭ２との間でデータ通信が開始すると、ａ点には、論理レベルが「０」あるいは「１」のクロック信号が交互に入力される。論理レベル「０」のクロック信号がａ点を通ってＮＯＴ回路１４ａに入力されると、ＮＯＴ回路１４ａによって反転され、論理レベル「１」の信号が出力される。

ＮＯＴ回路１４ｂからの出力は、ダイオードＤ１、抵抗Ｒ１を通ってコンデンサＣ１に充電され、ｂ点での信号レベルが徐々に上昇する。通信動作の開始から時間Ｔ１が経過すると、コンデンサＣ１の充電量が一定量を超え、ｂ点における積分回路の出力が一定レベルＬに達する。すると、ＮＯＴ回路１４ｂに論理レベル「１」の信号が入力される。

また、論理レベル「１」のクロック信号がａ点を通ってＮＯＴ回路１４ａに入力されると、ＮＯＴ回路１４ａから論理レベル「０」の信号が出力される。このとき、積分回路では、コンデンサＣ１が抵抗Ｒ２を通じて放電する。ｂ点での信号レベルが徐々に下降する。しかし、上記した積分回路の特性によって信号レベルは、一定レベルＬ以下にはならない。このように、クロック信号の入力があるときの検知部１３の出力は、論理レベル「０」の信号となり、ＮＡＮＤ回路１６に出力される。

一方、リセットスイッチ３は、操作されていないので、リセット信号の入力はなく、定電源からの出力がシュミットトリガＮＯＴ回路１５によって反転され、ｄ点に論理レベル「０」の信号が出力される。

スイッチ部では、ＮＡＮＤ回路１６が２つの入力に対して、表１にしたがって、論理レベル「１」の信号を出力する。マイクロコンピュータ１のリセット入力端子７に、論理レベル「１」の信号が入力される。ここで、マイクロコンピュータ１は、リセット信号入力端子７に、論理レベル「０」の信号の入力があった場合、リセット信号が入力されたと判断し、論理レベル「１」の信号の入力があった場合、リセット信号の入力が無いと判断する。

そして、通信動作中に、リセットスイッチ３がＯＮされると、接点が閉じ、シュミットトリガＮＯＴ回路１５に論理レベル「０」の信号が入力される。シュミットトリガＮＯＴ回路１５から反転された信号が出力され、論理レベル「１」の信号が、ＮＡＮＤ回路１６に入力される。この時、クロック信号の入力はあるので、ＮＡＮＤ回路１６の出力は、論理レベル「１」の信号のままである。そのため、マイクロコンピュータ１は、リセットを行わない。なお、リセットスイッチ３は、ＯＮの状態、すなわち、リセットスイッチ３を押された状態を保持しているものとする。

通信動作が終了すると、クロック信号の入力がなくなる。ａ点からの論理レベル「１」の信号が検知部１３に入力される。すると、コンデンサＣ１は、放電を始め、ｂ点での信号レベルが下降していく。その信号レベルが下限レベルＬ１に達すると、ＮＯＴ回路１４ｂは、論理レベル「１」の信号を出力する。すなわち、通信動作の終了から時間Ｔ２経過した時点で、検知部１３は、クロック信号の入力がなくなったと検知する。この時間Ｔ２は、クロック信号の１パルス分の時間幅より長い時間とされる。このように、クロック信号の入力がなくなった時点から動作終了と判断するまでにタイムラグを設けることにより、通信動作の終了を確実に検知できる。なお、下限レベルＬ１は、積分回路の時定数とクロック信号のタイミングに応じて設定される。

検知部１３が、動作終了と判断したとき、ｃ点では、論理レベル「１」の信号となり、ＮＡＮＤ回路１６に入力される。一方、リセットスイッチ３からの入力は、論理レベル「１」の信号であるので、ＮＡＮＤ回路１６からの出力は、論理レベル「０」の信号となる。スイッチ部１２のこの出力信号が、マイクロコンピュータ１のリセット入力端子７に入力されると、マイクロコンピュータ１は、リセット信号が入力されたと認識する。そして、マイクロコンピュータ１は、リセット処理が可能となる。リセットスイッチ３がＯＦＦされるとリセット処理が開始され、リセットがかかる。

以上のように、マイクロコンピュータ１とＥＥＰＲＯＭ２との間で通信動作中にリセットがかけられても、マイクロコンピュータ１は、すぐにリセットを行わない。この間に通信動作が終了するので、マイクロコンピュータ１およびＥＥＰＲＯＭ２は、正常にデータ処理を行える。したがって、通信に伴うデータ処理を正常に行うことができ、リセットによる誤動作で生じるデータのエラーをなくすことができる。

［第２実施形態］
次に、第２実施形態のデータ処理装置を図３、図４に基づいて説明する。図３は第２実施形態のデータ処理装置の全体回路図、図４は第２実施形態の通信動作中にリセットがかかった時のタイムチャートを示す図である。

本データ処理装置では、図３に示すように、検知部の構成が第１実施形態のものとは異なる。その他の構成は、第１実施形態の構成と同様である。すなわち、マイクロコンピュータ１が通信動作中であるか否かを検知する検知機能を有している。マイクロコンピュータ１の内部では、通信動作に伴ってクロック信号を出力する。このクロック信号を出力するために内部処理を行うので、マイクロコンピュータ１は、通信動作を行っていることを認識できる。

また、マイクロコンピュータ１は、通信動作中にリセットがかけられたときに、リセット信号の入力を禁止するリセット信号禁止機能と、通信動作が終了すると、リセット信号の入力を許可するリセット許容機能とを有する。これらの機能により、マイクロコンピュータ１は、リセット信号入力の禁止あるいは許容のための信号をＤＩＳＡＢＬＥ信号出力端子１７からスイッチ部１２に出力する。スイッチ部１２のＮＡＮＤ回路１６には、論理レベル「０」のリセット禁止信号、あるいは、論理レベル「１」のリセット許容信号が入力される。

マイクロコンピュータ１は、ＥＥＰＲＯＭ２と通信動作を開始するとき、リセット信号が出力され、ＥＥＰＲＯＭ２との通信動作が行われる。リセット禁止信号は、通信動作中、常に出力される。そのため、リセットスイッチ３がＯＮして、ＮＡＮＤ回路１６にリセット信号に基づく論理レベル「１」の信号が入力されても、ＮＡＮＤ回路１６は、論理レベル「１」の信号を出力する。したがって、マイクロコンピュータ１は、リセット信号が入力されていないことになり、リセットはかからないので、正常にデータ処理を行える。

通信動作が終了すると、マイクロコンピュータ１は、終了時点から時間Ｔ２経過したときに、リセット禁止信号の出力を停止して、リセット許可信号を出力する。すると、ＮＡＮＤ回路１６の出力は、論理レベル「０」の信号となり、この出力信号がマイクロコンピュータ１のリセット信号入力端子７に入力され、マイクロコンピュータ１はリセット処理を行う。このように、通信動作が終了してから、マイクロコンピュータ１にリセット信号が入力されたことになり、マイクロコンピュータ１にリセットがかかる。したがって、データ処理には、何らリセットによる影響が及ばず、正常に通信動作を終了してからリセットを行える。また、通信動作終了後のリセット開始のタイミングである時間Ｔ２を任意に設定することができるので、通信動作に伴うデータ処理を終えてから即座にリセットをかけることができ、マイクロコンピュータ１は、すばやく正常な状態に復帰できる。

なお、本発明は、上記実施形態に限定されるものではなく、本発明の範囲内で修正、変更を加えることができるのは勿論である。制御装置と内部機器との組み合わせとして、同一回路基板上に設けられたマイクロコンピュータと不揮発性メモリとを挙げているが、マイクロコンピュータとこれに制御されるＩＣ、メインマイコンとサブマイコンといったように、同一の電気機器内に設けられたものとしてもよい。あるいは、１チップ化されたマイクロコンピュータ内におけるＣＰＵと内部メモリといったものであってもよい。

また、動作としては、データ通信に限らず、データに基づく演算処理やデータ加工が挙げられる。また、検知部としては、カウンタを用いて、クロック信号を検出してもよい。
スイッチ部として、フォトカプラ、リレー、トランジスタ、入切スイッチ等のように電気的、あるいは、機械的にリセットスイッチからマイクロコンピュータへのラインを接続したり、切り離したりしてもよい。

さらに、リセットスイッチをＯＮしたときに、スイッチ部へのリセット信号の入力を維持するラッチ回路を設けてもよい。これにより、通信動作中にリセットボタンを押したとしても、通信動作が終了するまでリセットスイッチを押しつづけなくてよい。検知部が通信動作の終了を検知したら、すぐにマイクロコンピュータをリセットすることができる。

本発明にかかる第１実施形態のデータ処理装置の全体回路図 第１実施形態の通信動作中にリセットがかかった時のタイムチャート 第２実施形態のデータ処理装置の全体回路図 第２実施形態の通信動作中にリセットがかかった時のタイムチャート 従来のデータ処理装置の全体回路図 従来の通信動作中にリセットがかかった時のタイムチャート

符号の説明

１ マイクロコンピュータ
２ ＥＥＰＲＯＭ
３ リセットスイッチ
４ リセット制御回路
５ データ入出力端子
６ クロック信号入力端子
７ リセット信号入力端子
８ データ入出力端子
９ クロック信号入力端子
１０ ＳＤＡライン
１１ ＳＣＬライン
１２ スイッチ部
１３ 検知部
１４ ＮＯＴ回路
１５ シュミットトリガＮＯＴ回路
１６ ＮＡＮＤ回路
１７ ＤＩＳＡＢＬＥ信号出力端子
Ｔ 時間
Ｌ 充電量レベル
Ｌ１ 下限レベル

Claims (5)

1. リセットをかけるリセット手段と、データの移動を伴う動作を行っているか否かを検出する動作検出手段と、動作中にリセット手段によってリセットがかけられたとき、該リセットを禁止するリセット禁止手段とを備え、動作の終了が検出されたら、リセットをかけることを特徴とするデータ処理装置。
2. 互いにデータ通信を行う制御装置と内部機器とを備えたデータ処理装置であって、外部から前記制御装置にリセットをかけるリセット手段と、前記制御装置と前記内部機器との間で通信動作を行っているか否かを検出する動作検出手段と、前記通信動作中にリセット手段によってリセットがかけられたとき、該リセットを禁止するリセット禁止手段とを備え、前記通信動作が終了したとき、リセット禁止手段の動作を解除することを特徴とするデータ処理装置。
3. 制御装置が動作検出手段を有し、リセット禁止手段は、リセット手段から出力されたリセット信号の前記制御装置への入力を阻止するように動作するスイッチ部を有し、前記制御装置は、通信動作を検出している間、前記スイッチ部にリセット禁止信号を出力して、前記スイッチ部を動作させることを特徴とする請求項２に記載のデータ処理装置。
4. クロック信号を含む通信信号によって互いにデータ通信を行う制御装置と内部機器とを備えたデータ処理装置であって、外部から前記制御装置にリセットをかけるリセット手段と、前記クロック信号の有無により前記制御装置と前記内部機器との間で前記通信動作を行っているか否かを検出する動作検出手段と、前記通信動作中にリセット手段によってリセットがかけられたとき、該リセットを禁止するリセット禁止手段と、前記クロック信号が無くなったとき、前記通信動作が終了したと判断して、リセット禁止手段の動作を解除するリセット許容手段とを備えたことを特徴とするデータ処理装置。
5. 動作検出手段は、クロック信号を検知する検知部を有し、リセット禁止手段は、リセット手段から出力されたリセット信号の制御装置への入力を阻止するように動作するスイッチ部を有し、前記検知部が前記クロック信号を検知している間、前記スイッチ部が動作して、前記リセット信号の前記制御装置への入力が阻止されることを特徴とする請求項４に記載のデータ処理装置。

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