JP5609810B2

JP5609810B2 - 電子機器、画像形成装置

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Publication number: JP5609810B2
Application number: JP2011167129A
Authority: JP
Inventors: 敦史田中; 崇行辻
Original assignee: Brother Industries Ltd
Current assignee: Brother Industries Ltd
Priority date: 2011-07-29
Filing date: 2011-07-29
Publication date: 2014-10-22
Anticipated expiration: 2031-07-29
Also published as: EP2551748A3; US9182806B2; US20130031386A1; EP2551748B1; JP2013030087A; EP2551748A2

Description

本発明は、第１制御部と、当該第１制御部に信号線を介して接続されると共に、当該第１制御部への電力供給をオンオフ制御する第２制御部とを有する技術に関する。

従来から、ＰＣＩ（ＰｅｒｉｐｈｅｒａｌＣｏｍｐｏｎｅｎｔＩｎｔｅｒｃｏｎｎｅｃｔ）バスを介して互いに通信可能に接続されたメインＣＰＵとサブＣＰＵとを備え、サブＣＰＵによってメインＣＰＵへの電力供給をオンオフ制御する電源制御装置がある（下記特許文献１参照）。この電源制御装置では、メインＣＰＵへの電力供給がオフされているときに、サブＣＰＵからメインＣＰＵに電流が流れ込むことを排除することを目的とし、メインＣＰＵとの接続端である、サブＣＰＵのＩ／Ｏ端子をハイ・インピーダンス状態に保持する構成を有する。

特開２００５−２６７０９７号公報

上記従来の電源制御装置では、Ｉ／Ｏ端子がハイ・インピーダンス状態に保持されているときに、メインＣＰＵ側の入力端子及びＰＣＩバスは電気的に何も接続されていない、浮いている状態になるため、電磁誘導等による誤動作やメインＣＰＵの破壊を伴うような状態におかれてしまう。このため、従来の電源制御装置では、上記ＰＣＩバスをプルアップまたはプルダウンにするなど、ハイ・インピーダンスによる不具合を回避するための対策が必要になるという問題がある。

本明細書では、信号線をハイ・インピーダンス状態にすることなく、電力供給がオフされている第１制御部に第２制御部から電流が流れ込むことを抑制することが可能な技術を開示する。

本明細書によって開示される電子機器は、所定機能を実行する実行部と、入力端子を有し、前記実行部に前記所定機能を実行させる第１制御部と、少なくとも前記第１制御部に電力供給を行う電源部と、前記入力端子に信号線を介して接続される出力端子を有し、前記信号線を介して前記第１制御部に対する信号を出力し、かつ、前記電源部に前記第１制御部への電力供給をオフさせる第２制御部と、を備え、前記第２制御部は、前記電源部に前記第１制御部への電力供給をオフさせている場合、前記信号線の電位を、所定の閾値以下の基準レベルに維持する。

上記電子機器では、前記第２制御部は、前記信号線の電位を前記基準レベルに維持した後に、前記電源部に前記第１制御部への電力供給をオフさせてもよい。

上記電子機器では、前記電源部が少なくとも前記実行部と前記第１制御部とに電力供給を行う動作モードと、前記電源部が前記実行部と前記第１制御部とに電力供給をしない消費電力削減モードを有してもよい。

上記電子機器では、前記第１制御部は、前記動作モードから前記消費電力削減モードへの切り替えのトリガー信号を前記第２制御部に出力し、前記第２制御部は、前記トリガー信号を受信した後、前記信号線の電位を前記基準レベルに維持し、前記電源部に前記実行部と前記第１制御部とへの電力供給をオフさせてもよい。

上記電子機器では、更に、前記第２制御部の異常状態を検知する異常状態検知部、を備え、前記電源部は、前記動作モード中に前記異常状態検知部が異常状態を検知した場合に、前記第２制御部が前記電源部に前記第１制御部への電力供給のオフ指令信号を出力したとしても、前記動作モードである限り、前記第１制御部に電力供給を行ってもよい。

上記電子機器では、前記第１制御部は、前記動作モードである限り、電力供給のオン指令信号を出力し、更に、前記電源部は、前記第１制御部からの前記オン指令信号とオフ指令信号とが、前記第２制御部からの前記オン指令信号とオフ指令信号とが、それぞれ入力される論理出力部を有し、を備え、前記論理出力部は、前記第１制御部及び前記第２制御部の少なくとも一方からオン指令信号が出力されている場合は、前記電源部に対してオン指令信号を出力し、前記第１制御部及び前記第２制御部のいずれからもオフ指令信号が出力されている場合は、前記電源部に対してオフ指令信号を出力する。

上記電子機器では、前記第１制御部は、前記トリガー信号を出力する場合には、前記オフ指令信号を出力してもよい。

上記電子機器では、前記第２制御部は、前記第１制御部よりも消費電力が少ないサブ制御部でもよい。

上記電子機器では、更に、使用者が入力を行う操作部、を備え、前記実行部は、少なくとも用紙に画像形成動作を実行する画像形成部であって、前記第１制御部は前記画像形成部を制御し、前記第２制御部は前記操作部を制御してもよい。

本発明によれば、第１制御部への電力供給がオフされている場合、信号線の電位は、所定の閾値以下の基準レベルに維持される。従って、信号線をハイ・インピーダンス状態にすることなく、供給電力がオフされている第１制御部に、第２制御部から電流が流れ込むことを抑制することができる。

実施形態１に係る画像形成装置の内部構成を示すブロック図メイン制御処理を示すフローチャートサブ制御処理を示すフローチャート実施形態２に係る画像形成装置の内部構成を示すブロック図メイン制御処理を示すフローチャートサブ制御処理を示すフローチャート異常状態の検知、各信号、及び、メイン制御ユニット１２への電力供給の有無の関係を示すタイムチャート

＜実施形態１＞
一実施形態１を図１〜図３を参照しつつ説明する。

（画像形成装置の構成）
図１は、画像形成装置１の内部構成を示すブロック図である。画像形成装置１は、電子機器の一例である。画像形成装置１は、低圧電源２、メイン基板３、パネル基板４、及び、画像形成部５を備える。低圧電源２は、家庭用コンセントＣに接続されており、商用電源から受ける直流電力を変換して、例えば２４Ｖの直流電力を生成する。

（１）メイン基板
メイン基板３には、ＤＣ−ＤＣコンバータ１１、メイン制御ユニット１２、及び、通信部１３が搭載されている。ＤＣ−ＤＣコンバータ１１は、低圧電源２からの直流電力を、例えば６Ｖまたは３．３Ｖに降圧してメイン制御ユニット１２に電力供給を行う。なお、低圧電源２及びＤＣ−ＤＣコンバータ１１は、電源部の一例である。

メイン制御ユニット１２は、メインＣＰＵ１２Ａ、及び、メモリ１２Ｂを有し、ＤＣ−ＤＣコンバータ１１から電力供給されることにより起動し、画像形成部５や通信部１３の動作を制御する。メイン制御ユニット１２は、第１制御部の一例である。具体的には、メインＣＰＵ１２Ａは、ＤＣ−ＤＣコンバータ１１の出力側に接続されると共に、メイン入力端子Ｐ１及びメイン出力端子Ｐ２を有する。また、メインＣＰＵ１２Ａは、メモリ１２Ｂ、通信部１３及び画像形成部５それぞれにデータ通信可能に接続されている。

メモリ１２Ｂには、後述するメイン制御処理や、画像形成部５の制御処理など、画像形成装置１の各種動作を実行するためのプログラムが記憶されており、メインＣＰＵ１２Ａは、メモリ１２Ｂから読み出したプログラムに従って画像形成部５や通信部１３の動作を制御する。なお、メモリ１２Ｂは、ＲＡＭ、ＮＶＲＡＭ、ハードディスク装置、フラッシュメモリ（登録商標）などの不揮発性メモリや、ＣＤ−Ｒなどの記憶媒体に記憶された上記プログラムを読み取る読取装置などでもよい。

通信部１３は、有線方式または無線方式により図示しない外部機器とデータ通信するためのインターフェースであり、メインＣＰＵ１２Ａは、通信部１３を介して、上記外部機器から画像形成要求や画像データを受信する。

（２）パネル基板
パネル基板４には、ＤＣ−ＤＣコンバータ２１、サブ制御ユニット２２、及び、操作パネル２３が搭載されている。ＤＣ−ＤＣコンバータ１１は、低圧電源２からの直流電力を、例えば６Ｖまたは３．３Ｖに降圧してサブ制御ユニット２２に電力供給を行う。

サブ制御ユニット２２は、サブＣＰＵ２２Ａ、及び、メモリ２２Ｂを有し、ＤＣ−ＤＣコンバータ２１から電力供給されることにより起動し、操作パネル２３の動作を制御する。サブ制御ユニット２２は、第２制御部の一例である。具体的には、サブＣＰＵ２１Ａは、ＤＣ−ＤＣコンバータ２１の出力側に接続されると共に、サブ入力端子Ｐ３及びサブ出力端子Ｐ４を有する。サブ入力端子Ｐ３は、信号線Ｌ１を介して、メイン出力端子Ｐ２に接続されており、サブ出力端子Ｐ４は、信号線Ｌ２を介して、メイン入力端子Ｐ１に接続されている。

また、サブＣＰＵ２１Ａは、メモリ２２Ｂ及び操作パネル２３それぞれにデータ通信可能に接続されている。更に、サブＣＰＵ２１Ａは、制御端子Ｐ５を有し、この制御端子Ｐ５が、メイン基板３側のＤＣ−ＤＣコンバータ１１の接続端子Ｐ６に接続されている。サブＣＰＵ２１Ａは、制御端子Ｐ５からオン指令信号ＳＧ１、具体的にはハイレベルのイネーブル信号を出力することにより、ＤＣ−ＤＣコンバータ１１にメイン制御ユニット１２への電力供給を開始させ、オフ指令信号ＳＧ２、具体的にはローレベルのイネーブル信号を出力することにより、ＤＣ−ＤＣコンバータ１１にメイン制御ユニット１２への電力供給を停止させる。

ここで、画像形成装置１は、少なくとも、動作モード及び消費電力削減モードの２つのモードを有する。動作モードは、メイン制御ユニット１２及び画像形成部５に電力供給がされているモードであり、消費電力削減モードは、メイン制御ユニット１２及び画像形成部５に電力供給がされていないモードである。

メモリ２２Ｂには、後述するサブ制御処理や、操作パネル２３の制御処理を実行するためのプログラムが記憶されており、サブＣＰＵ２２Ａは、メモリ２２Ｂから読み出したプログラムに従って操作パネル２３の動作を制御する。なお、メモリ２２Ｂは、ＲＡＭ、ＮＶＲＡＭ、ハードディスク装置、フラッシュメモリ（登録商標）などの不揮発性メモリや、ＣＤ−Ｒなどの記憶媒体に記憶された上記プログラムを読み取る読取装置などでもよい。

操作パネル２３は、複数の操作キーを有し、ユーザにより各種の指示や設定の入力操作が可能である。また、操作パネル２３は、表示装置を有し、当該表示装置は、ディスプレイやランプ等を有し、各種の設定画面や装置の動作状態等を表示することが可能である。操作パネル２３は、操作部の一例である。以上のように、サブ制御ユニット２２は、比較的に使用電力が小さい操作パネル２３の動作を制御する。このため、サブ制御ユニット２２は、比較的に使用電力が大きい画像形成部５等を制御するメイン制御ユニット１２に比べて、消費電力が少ない。

（３）画像形成部
画像形成部５は、ＤＣ−ＤＣコンバータ１１から電力供給されることにより起動し、メイン制御ユニット１２の制御により、例えば通信部１３にて受信した画像データに基づく画像を、シートに形成する印刷機能を実行する。画像形成部５は、実行部の一例である。なお、画像形成部５の印刷方式は、電子写真方式及びインクジェット方式のいずれでもよい。

（メイン制御処理）
図２は、メイン制御ユニット１２が実行するメイン制御処理を示すフローチャートである。サブ制御ユニット２２からオン指令信号ＳＧ１が出力されて、メイン制御ユニット１２に電力供給がされると、メイン制御ユニット１２は、メイン制御処理を実行する。

具体的には、メインＣＰＵ１２Ａは、まず、画像形成処理を実行する（Ｓ１）。より具体的には、画像形成処理では、メインＣＰＵ１２Ａは、上記画像形成要求または画像データを受信したかどうかを判断し、受信したと判断すれば、その受信された画像形成要求等に基づく画像形成動作を、画像形成部５に実行させてＳ２に進む。一方、メインＣＰＵ１２Ａは、画像形成要求等を受信していないと判断すれば、上記画像形成操作を前記画像形成部５に実行させずにＳ２に進む。

Ｓ２では、メインＣＰＵ１２Ａは、第１切替条件を満たすかどうかを判断する。ここで、第１切替条件は、動作モードから消費電力削減モードに切り替えるための条件であり、その例としては、画像形成要求等を受信しない待機状態が所定時間継続したこと、操作パネル２３のキー操作がされない待機状態が所定時間継続したことなどが挙げられる。

メインＣＰＵ１２Ａは、第１切替条件を満たしていないと判断すれば（Ｓ２：ＮＯ）、Ｓ１に戻る。一方、メインＣＰＵ１２Ａは、第１切替条件を満たしたと判断すれば（Ｓ２：ＹＥＳ）、メイン出力端子Ｐ２からトリガー信号ＳＧ３を出力し（Ｓ３）、本メイン制御処理を終了する。このトリガー信号ＳＧ３は、サブ制御ユニット２２に、動作モードから消費電力削減モードに切り替えることを指示する信号である。

（サブ制御処理）
図３は、サブ制御ユニット２２が実行するサブ制御処理を示すフローチャートである。画像形成装置１に電源が投入されると、サブ制御ユニット２２は、ＤＣ−ＤＣコンバータ２１から電力供給されることにより起動し、サブ制御処理を実行する。

具体的には、サブＣＰＵ２２Ａは、まず、初期化処理を実行する（Ｓ１１）。この初期化処理には、例えば操作パネル２３を制御するための各パラメータを初期値に戻したり、制御端子Ｐ５からオフ指令信号ＳＧ２を出力して、メイン制御ユニット１２への電力供給を強制的に停止させたりする。

サブＣＰＵ２２Ａは、初期化処理を実行した後、制御端子Ｐ５からオン指令信号ＳＧ１の出力を開始し（Ｓ１２）、ＤＣ−ＤＣコンバータ１１にメイン制御ユニット１２及び画像形成部５への電力供給を開始させる。これにより、メイン制御ユニット１２は起動し、後述するメイン制御処理を実行する。

次に、サブＣＰＵ２２Ａは、メイン制御ユニット１２からトリガー信号ＳＧ３を受けたかどうかを判断し（Ｓ１３）、トリガー信号ＳＧ３を受けていなければ（Ｓ１３：ＮＯ）、Ｓ１２に戻る。即ち、動作モードが継続され、サブＣＰＵ２２Ａは、操作パネル２３からの操作信号に応じたハイローレベルの二値化信号を、サブ出力端子Ｐ４からメイン制御ユニット１２に出力する。なお、ハイレベルは、例えば２．４〜３．３Ｖであり、ローレベルは例えば０〜０．４Ｖである。

一方、サブＣＰＵ２２Ａは、トリガー信号ＳＧ３を受けたと判断すれば（Ｓ１３：ＹＥＳ）、サブ出力端子Ｐ４を、所定の閾値以下の基準レベルに維持、換言すればラッチする（Ｓ１４）。基準レベルは、具体的には、上記動作モード時における二値化信号のローレベルと同じレベルである。これにより、信号線Ｌ２の電位を、ローレベルに維持することができる。従って、信号線Ｌ２から電流がメイン入力端子Ｐ１に流れて、メイン制御ユニット１２が誤作動などすることを抑制することができる。

サブＣＰＵ２２Ａは、サブ出力端子Ｐ４をローレベルに維持した後に、制御端子Ｐ５からオフ指令信号ＳＧ２の出力を開始し（Ｓ１５）、ＤＣ−ＤＣコンバータ１１にメイン制御ユニット１２及び画像形成部５への電力供給を停止させる。これにより、画像形成装置１は、動作モードから消費電力削減モードに切り替わる。

サブＣＰＵ２２Ａは、消費電力削減モード中において、第２切替条件を満たすかどうかを判断する（Ｓ１６）。ここで、第２切替条件は、消費電力削減モードから動作モードに切り替えるための条件であり、その例としては、操作パネル２３のキー操作がされたことなどが挙げられる。サブＣＰＵ２２Ａは、第２切替条件を満たすと判断すれば（Ｓ１６：ＹＥＳ）、制御端子Ｐ５からオン指令信号ＳＧ１の出力を開始し（Ｓ１７）、ＤＣ−ＤＣコンバータ１１にメイン制御ユニット１２及び画像形成部５への電力供給を再開させる。これにより、画像形成装置１は、消費電力削減モードから動作モードに復帰する。サブＣＰＵ２２Ａは、オン指令信号ＳＧ１の出力を開始後、Ｓ１１に戻る。

（本実施形態の効果）
本実施形態によれば、メイン制御ユニット１２への電力供給がオフされている場合、信号線Ｌ２の電位は、ローレベルに維持される（Ｓ１４、Ｓ１５）。従って、供給電力がオフされているメイン制御ユニット１２に、サブ制御ユニット２２から電流が流れ込むことを抑制することができる。しかも、信号線Ｌ２をハイ・インピーダンス状態にしないので、信号線Ｌ２にプルダウン抵抗やプルアップ抵抗を設けるなど、ハイ・インピーダンス対策の構成を設ける必要がない。

また、サブＣＰＵ２２Ａは、信号線Ｌ２の電位をローレベルに維持した後に、メイン制御ユニット１２への電力供給をオフする（Ｓ１４、Ｓ１５）。これにより、信号線Ｌ２の電位をローレベルに維持する以前に、メイン制御ユニット１２への電力供給をオフする構成に比べて、供給電力がオフされているメイン制御ユニット１２に、サブ制御ユニット２２から電流が流れ込むことを、より確実に抑制することができる。

更に、サブＣＰＵ２２Ａは、トリガー信号ＳＧ３を受けた後に、信号線Ｌ２の電位をローレベルに維持する。従って、トリガー信号ＳＧ３を受ける以前から、信号線Ｌ２の電位をローレベルに維持する構成に比べて、動作モード時において、信号線Ｌ２が強制的にローレベルに維持されてメイン制御ユニット１２の誤作動等が起こることを抑制することができる。

＜実施形態２＞
図４〜７は実施形態２を示す。実施形態１との相違は、主として、画像形成装置５０の構成、及び、メイン制御処理及びサブ制御処理の一部にあり、その他の点は実施形態１と同様である。従って、実施形態１と同一符号を付して重複する説明を省略し、異なるところのみを次に説明する。

（画像形成装置の構成）
図４は、画像形成装置５０の内部構成を示すブロック図である。画像形成装置５０では、メインＣＰＵ１２Ａは、制御端子Ｐ７を有し、サブＣＰＵ２２Ａの制御端子Ｐ５と同様、この制御端子Ｐ７から、オン指令信号ＳＧ４とオフ指令信号ＳＧ５とを選択的に出力する。また、メイン基板３には、ＯＲ回路５１が設けられ、このＯＲ回路５１は、各入力端子が、上記制御端子Ｐ５、Ｐ７にそれぞれ接続されると共に、出力側がＤＣ−ＤＣコンバータ１１の接続端子Ｐ６に接続されている。ＯＲ回路５１は、論理出力部の一例である。

また、サブＣＰＵ２２Ａには、ウォッチドッグ回路５２が内蔵されている。ウォッチドッグ回路５２は、サブＣＰＵ２２Ａがハングアップなどの異常状態になったことを検知するものである。具体的には、ウォッチドッグ回路５２は、サブＣＰＵ２２Ａがカウントするパルスに基づき規則的なウォッチドッグ操作が行われなかった場合に、サブＣＰＵ２２Ａが異常状態であることを検知する。なお、：ウォッチドッグ回路５２は、異常状態検知部の一例であり、各種の公知技術を利用することができる。また、ウォッチドッグ回路５２は、サブＣＰＵ２２Ａの外部に設けられた構成でもよい。

（メイン制御処理）
図５は、メイン制御ユニット１２が実行するメイン制御処理を示すフローチャートである。メインＣＰＵ１２Ａは、まず、制御端子Ｐ７からオン指令信号ＳＧ４を出力する（Ｓ２１）。これにより、サブ制御ユニット２２がオン指令信号ＳＧ１とオフ指令信号ＳＧ２のいずれを出力したかどうかにかかわらず、ＯＲ回路５１からオン指令信号をＤＣ−ＤＣコンバータ１１に与えて、メイン制御ユニット１２及び画像形成部５への電力供給を維持させることができる。要するに、サブ制御ユニット２２は、ＤＣ−ＤＣコンバータ１１をオンオフ制御不能になる。メインＣＰＵ１２Ａは、オン指令信号を出力した後に、画像形成処理を実行する（Ｓ１）。

メインＣＰＵ１２Ａは、第１切替条件を満たしたと判断すれば（Ｓ２：ＹＥＳ）、制御端子Ｐ７からオフ指令信号ＳＧ５の出力を開始する（Ｓ２２）。これにより、サブ制御ユニット２２の制御端子Ｐ５からの信号、即ちオン指令信号ＳＧ１とオフ指令信号ＳＧ２が有効化され、その信号がＤＣ−ＤＣコンバータ１１に与えられるようになる。要するに、サブ制御ユニット２２は、ＤＣ−ＤＣコンバータ１１をオンオフ制御可能になる。メインＣＰＵ１２Ａは、オフ指令信号ＳＧ５の出力を開始した後に、トリガー信号ＳＧ３を出力する（Ｓ３）。

（サブ制御処理）
図６は、サブ制御ユニット２２が実行するサブ制御処理を示すフローチャートである。サブＣＰＵ２２Ａは、制御端子Ｐ５からオン指令信号ＳＧ１の出力を開始した（Ｓ１２）後、ウォッチドッグ回路５２が異常状態を検知しなければ（Ｓ３１：ＮＯ）、Ｓ１３に進む。一方、ウォッチドッグ回路５２が異常状態を検知すれば（Ｓ３１：ＹＥＳ）、上記異常状態を解消するために、サブＣＰＵ２２Ａは、初期化処理を実行する（Ｓ１１）。これにより、サブＣＰＵ２２Ａは、制御端子Ｐ５からオフ指令信号ＳＧ２を出力する。

図７は、異常状態の検知、各信号、及び、メイン制御ユニット１２への電力供給の有無の関係を示すタイムチャートである。同図に示すように、サブ制御ユニット２２が、ＯＲ回路５１にオン指令信号ＳＧ１を出力すると（Ｓ１２）、メイン制御ユニット１２への電力供給が開始される。これにより、画像形成装置５０は動作モードになる。

そして、メイン制御ユニット１２は、ＯＲ回路５１にオン指令信号ＳＧ４を出力する（Ｓ２１）。これにより、ＤＣ−ＤＣコンバータ１１は、サブ制御ユニット２２がオン指令信号ＳＧ１とオフ指令信号ＳＧ２のいずれを出力したかどうかにかかわらず、常にオン状態を維持する。このため、動作モード中に、ウォッチドッグ回路５２が異常状態を検知して（Ｓ３１：ＹＥＳ）、サブ制御ユニット２２がオフ指令信号ＳＧ２を出力しても（Ｓ１１）、メイン制御ユニット１２への電力供給は継続される。

その後、サブ制御ユニット２２は、オン指令信号ＳＧ１の出力を再開し、ウォッチドッグ回路５２が異常状態を検知しなければ（Ｓ３１：ＮＯ）、初期化処理を実行することなく、オン指令信号ＳＧ１の出力状態を維持する。その後、メイン制御ユニット１２は、第１切替条件を満たすと判断すると（Ｓ２：ＹＥＳ）、制御端子Ｐ７からオフ指令信号ＳＧ５の出力を開始し（Ｓ２２）、トリガー信号ＳＧ３を出力する（Ｓ３）。これにより、サブ制御ユニット２２は、ＤＣ−ＤＣコンバータ１１をオンオフ制御可能になる。

サブ制御ユニット２２は、トリガー信号ＳＧ３を受けると、まずサブ出力端子Ｐ４をローレベルに維持し（Ｓ１４）、次に、制御端子Ｐ５からオフ指令信号ＳＧ２を出力し（Ｓ１５）、これにより、メイン制御ユニット１２への電力供給がオフされる。従って、消費電力削減モードにおいて、供給電力がオフされているメイン制御ユニット１２に、サブ制御ユニット２２から電流が流れ込むことを抑制することができる。

（本実施形態の効果）
本実施形態によれば、動作モード時にサブ制御ユニット２２の異常状態が検知された場合、サブ制御ユニット２２が誤ってメイン制御ユニット１２への電力供給のオフ指令信号を出力しても、メイン制御ユニット１２への電力供給が維持される。従って、動作モード時において、サブ制御ユニット２２が異常状態になったことにより、メイン制御ユニット１２への電力供給が強制的にオフされることを抑制することができる。

しかも、ＯＲ回路５１による比較的簡単な回路構成により、メイン制御ユニット１２への電力供給が強制的にオフされることを抑制することができる。しかも、ソフトウエアによる構成に比べてハングアップ等による誤動作を抑制することができる。

また、動作モードから消費電力削減モードに切り替えるトリガー信号ＳＧ３が出力される前に、メイン制御ユニット１２からＯＲ回路５１にオフ指令信号ＳＧ５が出力される。これにより、トリガー信号ＳＧ３が出力された後に、メイン制御ユニット１２からＯＲ回路５１にオフ指令信号ＳＧ５が出力される構成に比べて、トリガー信号ＳＧ３の出力時点から早期に消費電力削減モードに切り替えることができる。また、早期に、サブ出力端子Ｐ４をローレベルに維持することができる。

＜他の実施形態＞
本明細書で開示する技術は上記記述及び図面によって説明した実施形態に限定されるものではなく、例えば次のような種々の態様も本発明の技術的範囲に含まれる。

（１）上記実施形態では、電子機器の一例として、画像形成装置１，５０を挙げた。しかし、電子機器は、第１制御部と、当該第１制御部に信号線を介して接続されると共に、当該第１制御部への電力供給をオフ制御する第２制御部とを有する機器であればよく、当該電子機器には、画像読取装置、ファクシミリ装置、データ処理装置など、各種の機器が含まれる。

（２）上記実施形態では、当該第１制御部への電力供給をオンオフ制御する第２制御部として説明したが、第２制御部は、当該第１制御部への電力供給をオフするだけの構成であって、別の制御部を用いて当該第１制御部への電力供給をオンする構成としてもよい。

（３）上記実施形態では、メイン制御ユニット１２及びサブ制御ユニット２２は、１つのＣＰＵ２６等を備える構成とした。しかし、メイン制御ユニット１２及びサブ制御ユニット２２は、複数のＣＰＵを備える構成や、ＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）などのハード回路を備える構成や、ハード回路及びＣＰＵの両方を備える構成でもよい。例えば上記メイン制御処理や、サブ制御処理の一部または全部のステップを別々のＣＰＵやハード回路で実行する構成でもよい。

（４）上記実施形態では、画像形成装置１，５０は、消費電力が少ないサブ制御ユニット２２が、消費電力が多いメイン制御ユニット１２への電力供給をオンオフ制御する構成であった。しかし、これに限らず、画像形成装置１は、消費電力が多いメイン制御ユニット１２が、消費電力が少ないサブ制御ユニット２２への電力供給をオンオフ制御する構成でもよい。また、メイン制御ユニット１２とサブ制御ユニット２２との消費電力が同等である構成でもよい。但し、上記実施形態の構成であれば、消費電力削減モードでは、使用電力が大きいメイン制御ユニット１２及び画像形成部５への電力供給がオフされるから、画像形成装置１の消費電力を効果的に抑制することができる。

（５）上記実施形態では、実行部の一例として、印刷機能を実行する画像形成部５を例に挙げた。しかし、実行部は、これに限らず、画像読取機能、ファクシミリ機能、図示しない表示装置への画像表示機能などを実行するものでもよい。更に、実行部は、そのような画像形成に関する機能に限らず、データ通信機能、データ変換機能など、各種の機能を実行するものでもよい。

（６）上記実施形態では、基準レベルの一例として、動作モード時における二値化信号のローレベルと同じレベルを例に挙げた。しかし、基準レベルは、これに限らず、例えば上記二値化信号のハイレベルとローレベルの中心レベル以下でもよい。但し、基準レベルは、ローレベル以上であることが好ましい。基準レベルを、ローレベル未満とすると、サブ出力端子Ｐ４を、動作モード時におけるレベル範囲外にするための構成が別途必要になるからである。

（７）上記実施形態では、サブＣＰＵ２２Ａが、サブ出力端子Ｐ４を基準レベルとすることで信号線Ｌ２を基準レベルに維持する構成を例に挙げた。しかし、必ずしもサブ出力端子Ｐ４を基準レベルとする必要はない。例えば、外部バッファ回路を介して、信号線Ｌ２をサブ出力端子Ｐ４に接続し、サブＣＰＵ２２Ａが外部バッファ回路にオフ指令を出力することにより、サブ出力端子Ｐ４の電位にかかわらず、信号線Ｌ２を基準レベルに維持する構成でもよい。但し、上記実施形態であれば、外部バッファ回路を設けることなく、ソフト処理により信号線Ｌ２を基準レベルに維持することができる。

（８）上記実施形態では、サブＣＰＵ２２Ａは、信号線Ｌ２の電位をローレベルに維持した後に、メイン制御ユニット１２への電力供給をオフした（Ｓ１４、Ｓ１５）。しかし、これに限らず、信号線Ｌ２の電位をローレベルに維持する以前に、メイン制御ユニット１２への電力供給をオフする構成でもよい。但し、上記実施形態の構成であれば、メイン制御ユニット１２への電力供給をオフされている間、常に、信号線Ｌ２の電位がローレベルに維持されるから、メイン制御ユニット１２に、サブ制御ユニット２２から電流が流れ込むことを、より確実に抑制することができる。

（９）上記実施形態では、論理出力部の一例として、ＯＲ回路５１を例に挙げた。しかし、論理出力部は、メイン制御ユニット１２及びサブ制御ユニット２２の少なくとも一方からオン指令信号が出力されている場合には、ＤＣ−ＤＣコンバータ１１にオン指令信号を出力し、それ以外の場合には、オフ指令信号を出力する構成であればよい。従って、論理出力部は、ＯＲ回路のみの構成に限らず、各論理回路を組み合わせてＯＲ回路と同様の機能を実行する論理回路でもよい。また、論理出力部は、必ずしも論理回路で構成する必要はない。例えば、ＯＲ回路５１の代わりに、信号処理回路を設けて、この信号処理回路が、メイン制御ユニット１２からオフ指令信号を受けている場合には、サブ制御ユニット２２からのオンオフ指令信号を有効化してＤＣ−ＤＣコンバータ１１に出力する一方で、メイン制御ユニット１２からオン指令信号を受けている場合には、当該オン指令信号をＤＣ−ＤＣコンバータ１１に出力し、サブ制御ユニット２２からのオンオフ指令信号をマスクすることをソフト処理で実行する構成でもよい。

（１０）なお、メインＣＰＵ１２ＡとサブＣＰＵ２２Ａとは、互いにシリアル通信が可能な構成としてもよい。メインＣＰＵ１２Ａは、オン／オフキー２３のキー操作を、サブＣＰＵ２２Ａを介して認識する構成でもよい。

１，５０：画像形成装置２：低圧電源５：画像形成部１１：ＤＣ−ＤＣコンバータ１２：メイン制御ユニット２２：サブ制御ユニット２３：操作パネルＬ２：信号線Ｐ１：メイン入力端子Ｐ４：サブ出力端子

Claims

使用者が入力を行う操作部と、
画像形成動作を実行する画像形成部と、
入力端子を有し、前記画像形成部に前記画像形成動作を実行させる第１制御部と、
少なくとも前記第１制御部に電力供給を行う電源部と、
前記操作部に接続され、前記入力端子に信号線を介して接続される出力端子を有し、前記操作部からの入力を前記第１制御部に対する信号として出力し、かつ、前記電源部に前記画像形成部と前記第１制御部とに電力供給を行う動作モードか、又は、前記電源部に前記画像形成部と前記第１制御部とに電力供給を行なわない消費電力削減モードのいずれかを指示する第２制御部と、
を備え、
更に、
前記第１制御部からのオン指令信号とオフ指令信号とが、前記第２制御部からのオン指令信号とオフ指令信号とが、それぞれ入力される論理出力部を有し、
前記操作部の使用電力と前記画像形成部の使用電力とは、前記画像形成部の使用電力の方が大きく、
前記第１制御部は、前記電源部に対する前記第１制御部への電力供給のオフ指令信号を前記論理出力部に出力した後、前記動作モードから前記消費電力削減モードへの切り替えのトリガー信号を前記第２制御部に出力し、
前記第２制御部は、前記トリガー信号を受信した後、前記信号線の電位を所定の閾値以下の基準レベルに維持した後に、前記電源部に対する前記第１制御部への電力供給のオフ指令信号を前記論理出力部に出力し、
前記論理出力部は、前記第１制御部及び前記第２制御部の少なくとも一方からオン指令信号が出力されている場合は、前記電源部に対してオン指令信号を出力し、
前記第１制御部及び前記第２制御部のいずれからもオフ指令信号が出力されている場合は、前記電源部に対してオフ指令信号を出力する、
電子機器。
請求項１記載の電子機器であって、
更に、
前記第２制御部の異常状態を検知する異常状態検知部、
を備え、
前記電源部は、前記動作モード中に前記異常状態検知部が異常状態を検知した場合に、前記第２制御部が前記電源部に前記第１制御部への電力供給のオフ指令信号を出力したとしても、前記動作モードである限り、前記第１制御部に電力供給を行う、
電子機器。
請求項２記載の電子機器であって、
前記第１制御部は、前記トリガー信号を出力する場合には、前記オフ指令信号を出力する、
電子機器。