JP2007098775A - 情報機器 - Google Patents
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Abstract
【課題】誤動作もなく、人手も必要とせずに異常時の初期化を行うことができる情報機器を提供する。
【解決手段】機器内の主たる制御を行うメインCPUと、操作部の制御を行うサブCPUとを備え、前記メインCPUとサブCPUとが通信し合う複写機において、メインCPU21は、サブCPU11との通信異常を検知したとき、操作部1へ供給されている電源中の+5VE電源をスイッチ回路22により所定回数以上遮断させ、操作部1では、監視回路13が、カウンタ25により+5VE電源の遮断回数を計数し、所定回数以上遮断状態になるとサブCPU11にリセット信号を出力し、そのリセット信号を受けたサブCPU11が初期化処理を実行する。
【選択図】図5
【解決手段】機器内の主たる制御を行うメインCPUと、操作部の制御を行うサブCPUとを備え、前記メインCPUとサブCPUとが通信し合う複写機において、メインCPU21は、サブCPU11との通信異常を検知したとき、操作部1へ供給されている電源中の+5VE電源をスイッチ回路22により所定回数以上遮断させ、操作部1では、監視回路13が、カウンタ25により+5VE電源の遮断回数を計数し、所定回数以上遮断状態になるとサブCPU11にリセット信号を出力し、そのリセット信号を受けたサブCPU11が初期化処理を実行する。
【選択図】図5
Description
本発明は、例えばキー入力制御や表示部制御など操作部内の制御を行うサブCPU、そのサブCPUと通信するとともに機器全体の制御を行うメインCPUを備えた、複写機やパーソナルコンピュータなど情報機器に係り、特に、前記2つのCPU間の通信異常を解除する制御技術に関する。
近年、複写機など情報機器では、操作の際の応答性など性能向上のために、動作設定を行うキースイッチやタッチパネルなどの入力制御や表示制御など、操作部の制御を行う制御手段として、機器全体の制御を行うメインCPUとは別にサブCPUを設けることが多い。このサブCPUとメインCPUとが通信し合うことによりユーザインタフェースを実現するのである。
前記したメインCPUと操作部内のサブCPUとは距離が離れている場合が多く、さらに通信線数の削減のためにシリアル通信により結ばれることが多い。さらに、近年では表示部の大画面化や表示内容の高密度化などにより通信量が増える傾向にあることから高速通信の可能な同期シリアル通信方式などを採用する。
同期シリアル通信は、高速伝送が可能な反面、クロックラインに外部ノイズが混入すると、データのビットずれが発生し、通信エラーを起こすことがある。このような場合、データがずれたままになるのでコマンドによる初期化も行えず、最終的には主電源の遮断/再投入(オフ/オン)動作による初期化が必要になってしまう。
シリアル通信かどうかは不明であるが、例えば特許文献1に示されたコンピュータインタフェース付きファクシミリ装置では、LAN接続部がハングアップしたとき、ファクシミリ本体の電源を入れ直すことによりLAN接続部を初期化することを不要にしている。具体的には、LAN接続部が何らかの理由によりハングアップし、送受信が不可能になった場合、操作者は操作パネルによりまたは最寄りの電話機からのPB信号によりLAN接続部のリセット操作を行う。これにより、メインシステムはLAN接続部への給電を止め、所定期間後、給電を再開することでLAN接続部のリセット処理を行う。
このような主電源の遮断/再投入動作による初期化を回避するために、従来は、通信エラーが発生した場合に別の信号線によりリセット信号を渡すとか、作動信号を併用して耐ノイズ性を向上させるといった対策も講じていた。
特開2000−188659公報
前記したメインCPUと操作部内のサブCPUとは距離が離れている場合が多く、さらに通信線数の削減のためにシリアル通信により結ばれることが多い。さらに、近年では表示部の大画面化や表示内容の高密度化などにより通信量が増える傾向にあることから高速通信の可能な同期シリアル通信方式などを採用する。
同期シリアル通信は、高速伝送が可能な反面、クロックラインに外部ノイズが混入すると、データのビットずれが発生し、通信エラーを起こすことがある。このような場合、データがずれたままになるのでコマンドによる初期化も行えず、最終的には主電源の遮断/再投入(オフ/オン)動作による初期化が必要になってしまう。
シリアル通信かどうかは不明であるが、例えば特許文献1に示されたコンピュータインタフェース付きファクシミリ装置では、LAN接続部がハングアップしたとき、ファクシミリ本体の電源を入れ直すことによりLAN接続部を初期化することを不要にしている。具体的には、LAN接続部が何らかの理由によりハングアップし、送受信が不可能になった場合、操作者は操作パネルによりまたは最寄りの電話機からのPB信号によりLAN接続部のリセット操作を行う。これにより、メインシステムはLAN接続部への給電を止め、所定期間後、給電を再開することでLAN接続部のリセット処理を行う。
このような主電源の遮断/再投入動作による初期化を回避するために、従来は、通信エラーが発生した場合に別の信号線によりリセット信号を渡すとか、作動信号を併用して耐ノイズ性を向上させるといった対策も講じていた。
しかしながら、前記した別の信号線によりリセット信号を渡す従来技術では、リセット信号がCMOSデバイスなどにより生成されるので、インピーダンスが高く、したがってノイズ混入による誤動作の副作用がある。また、作動信号を併用して耐ノイズ性を向上させる従来技術では、作動信号送受信のためのドライバやレシーバが必要であるので、コストアップになる。また、特許文献1に示された従来技術では、人手による操作が必要だし、実現に高コストを要する。
本発明は、このような従来技術の問題を解決しようとするものであり、具体的には、誤動作もなく、人手も必要とせずに異常時の初期化を行うことができる情報機器を提供することを目的とする。
本発明は、このような従来技術の問題を解決しようとするものであり、具体的には、誤動作もなく、人手も必要とせずに異常時の初期化を行うことができる情報機器を提供することを目的とする。
前記した課題を解決するために、請求項1記載の情報機器は、機器内の主たる制御を行うメインCPUと、機器内の特定部分の制御を行うサブCPUとを備え、前記メインCPUとサブCPUとが通信し合う情報機器において、前記メインCPUは、前記サブCPUとの通信異常を検知したとき、前記特定部分へ供給されている電源中の1つの直流電源を所定回数以上遮断させる電力制御を行うと共に、前記特定部分には前記1つの直流電源が所定回数以上遮断状態になると前記サブCPUにリセット信号を出力する電圧監視手段を備え、前記リセット信号を受けた前記サブCPUは初期化処理を実行することを特徴とする。
請求項2記載の情報機器は、請求項1記載の情報機器において、前記特定部分がキー入力制御または表示制御を行う制御手段を含む操作部であることを特徴とする。
請求項3記載の情報機器は、請求項2記載の情報機器において、前記操作部に主電源が投入されていることを示す主電源状態表示手段を備え、前記1つの直流電源は前記主電源状態表示手段へ供給される電源であることを特徴とする。
請求項4記載の情報機器は、請求項3記載の情報機器において、前記電圧監視手段が前記1つの直流電源の遮断状態を検出する検出箇所と前記主電源状態表示手段との間に点灯安定化回路を備えたことを特徴とする。
請求項2記載の情報機器は、請求項1記載の情報機器において、前記特定部分がキー入力制御または表示制御を行う制御手段を含む操作部であることを特徴とする。
請求項3記載の情報機器は、請求項2記載の情報機器において、前記操作部に主電源が投入されていることを示す主電源状態表示手段を備え、前記1つの直流電源は前記主電源状態表示手段へ供給される電源であることを特徴とする。
請求項4記載の情報機器は、請求項3記載の情報機器において、前記電圧監視手段が前記1つの直流電源の遮断状態を検出する検出箇所と前記主電源状態表示手段との間に点灯安定化回路を備えたことを特徴とする。
請求項5記載の情報機器は、請求項2または3記載の情報機器において、前記1つの直流電源は省電力モード時に遮断されない電源であることを特徴とする。
請求項6記載の情報機器は、請求項1、2または3記載の情報機器において、前記電圧監視手段は、前記1つの直流電源が遮断状態になる回数を計数する計数手段と、該計数手段により計数された計数値を所定値と比較する比較手段と、前記計数値と所定値とが一致したときに初期化信号を出力する初期化信号出力手段とを備えたことを特徴とする。
請求項7記載の情報機器は、請求項6記載の情報機器において、前記計数手段により計数された計数値を第1の所定値と比較する第1の比較手段と、前記計数手段により計数された計数値を第1の所定値より大きい第2の所定値と比較する第2の比較手段とを備え、前記第1の比較手段により出力される第1の初期化信号は優先度の最も高い割込み信号として前記サブCPUへ入力させ、前記第2の比較手段により出力される第2の初期化信号は前記サブCPUのリセット入力端子に入力させることを特徴とする。
請求項8記載の情報機器は、請求項7記載の情報機器において、前記メインCPUは、所定時間以上、前記サブCPUと通信できなかった場合に前記第1の比較手段により第1の初期化信号を出力させ、それにより前記サブCPUとの通信が復旧しなかった場合に前記第2の比較手段により第2の初期化信号を出力させることを特徴とする。
請求項6記載の情報機器は、請求項1、2または3記載の情報機器において、前記電圧監視手段は、前記1つの直流電源が遮断状態になる回数を計数する計数手段と、該計数手段により計数された計数値を所定値と比較する比較手段と、前記計数値と所定値とが一致したときに初期化信号を出力する初期化信号出力手段とを備えたことを特徴とする。
請求項7記載の情報機器は、請求項6記載の情報機器において、前記計数手段により計数された計数値を第1の所定値と比較する第1の比較手段と、前記計数手段により計数された計数値を第1の所定値より大きい第2の所定値と比較する第2の比較手段とを備え、前記第1の比較手段により出力される第1の初期化信号は優先度の最も高い割込み信号として前記サブCPUへ入力させ、前記第2の比較手段により出力される第2の初期化信号は前記サブCPUのリセット入力端子に入力させることを特徴とする。
請求項8記載の情報機器は、請求項7記載の情報機器において、前記メインCPUは、所定時間以上、前記サブCPUと通信できなかった場合に前記第1の比較手段により第1の初期化信号を出力させ、それにより前記サブCPUとの通信が復旧しなかった場合に前記第2の比較手段により第2の初期化信号を出力させることを特徴とする。
本発明によれば、メインCPUは、特定部分の制御を行うサブCPUとの通信異常を検知したとき、特定部分へ供給されている電源中の1つの直流電源を所定回数以上遮断させ、特定部分では、その直流電源が所定回数以上遮断状態になるとサブCPUにリセット信号を出力できるので、単にノイズの乗りにくい直流電源ラインを用いてサブCPUに自動的にリセット信号を出力するだけでなく、少しのノイズが乗ってもサブCPUにリセット信号を出力することもなく、したがって、ノイズによる初期化を回避しつつ、人手も必要とせずに異常時の初期化を行うことができる。
以下、図面により本発明の実施形態を詳細に説明する。但し、この実施形態に記載される構成要素、種類、組み合わせ、形状、その相対位置などは特定的な記載がない限りこの説明の範囲をそれのみに限定する主旨ではなく、単なる説明例に過ぎない。
図1は本発明の一実施形態として従来技術の複写機制御系を示す構成ブロック図である。図示したように、操作部1aは操作パネル9と操作制御部10aから成り、操作制御部10a内のサブCPU11はコントローラ2a内のメインCPU21と双方向シリアル通信で結ばれ、機器の設定情報や状態表示情報などをやり取りしている。コントローラ2aはエンジン制御部3とも接続されており、複写動作を行う際にはエンジン制御部3へ命令を出し、エンジン制御部3はセンサからの情報により搬送モータなどを制御して転写紙の搬送タイミング制御を行うと共に、画像処理部4を経由して読み取り制御部5を制御し、原稿の読み取りを行う。
この読み取り制御部5は読み取った画像データを画像処理部4へ出力し、画像処理部4は図示しない書き込み制御部へ画像データを出力することにより感光体上に静電潜像を形成させる。さらに、エンジン制御部3は、図示しない現像ユニット、転写ユニット、転写ユニットなどを制御し、搬送されてきた転写紙にトナー画像を転写・定着させる。
図示したように、従来は、サブCPU11とメインCPU21間にシリアル通信ラインのほか操作部1aとの通信に異常が発生した場合にサブCPU11をリセットするためのリセット信号がメインCPU21からサブCPU11に向けて出力されている。操作部1aとの通信異常検出には色々な方式があるが、ここでは、サブCPU11とメインCPU21間において所定時間間隔でメインCPU21からコマンドを送出し、サブCPU11がそれに対する応答を出す構成とし、メインCPU21はコマンド送出後所定時間以内にサブCPU11からの応答がない場合に再度コマンドを送出し、それを所定回数繰り返し応答が帰ってこなかった場合に異常と判断する。
商用電源である主電源の状態を示す主電源LED112(主電源状態表示手段)には電源ユニット6からの+5VEが直接送られ、図示しない電流制限抵抗により点灯電流を適正化して点灯させている。
また、図1において、リセットIC(集積回路)12は主電源投入時などにサブCPU11を初期化するためのリセット信号を生成する。
図1は本発明の一実施形態として従来技術の複写機制御系を示す構成ブロック図である。図示したように、操作部1aは操作パネル9と操作制御部10aから成り、操作制御部10a内のサブCPU11はコントローラ2a内のメインCPU21と双方向シリアル通信で結ばれ、機器の設定情報や状態表示情報などをやり取りしている。コントローラ2aはエンジン制御部3とも接続されており、複写動作を行う際にはエンジン制御部3へ命令を出し、エンジン制御部3はセンサからの情報により搬送モータなどを制御して転写紙の搬送タイミング制御を行うと共に、画像処理部4を経由して読み取り制御部5を制御し、原稿の読み取りを行う。
この読み取り制御部5は読み取った画像データを画像処理部4へ出力し、画像処理部4は図示しない書き込み制御部へ画像データを出力することにより感光体上に静電潜像を形成させる。さらに、エンジン制御部3は、図示しない現像ユニット、転写ユニット、転写ユニットなどを制御し、搬送されてきた転写紙にトナー画像を転写・定着させる。
図示したように、従来は、サブCPU11とメインCPU21間にシリアル通信ラインのほか操作部1aとの通信に異常が発生した場合にサブCPU11をリセットするためのリセット信号がメインCPU21からサブCPU11に向けて出力されている。操作部1aとの通信異常検出には色々な方式があるが、ここでは、サブCPU11とメインCPU21間において所定時間間隔でメインCPU21からコマンドを送出し、サブCPU11がそれに対する応答を出す構成とし、メインCPU21はコマンド送出後所定時間以内にサブCPU11からの応答がない場合に再度コマンドを送出し、それを所定回数繰り返し応答が帰ってこなかった場合に異常と判断する。
商用電源である主電源の状態を示す主電源LED112(主電源状態表示手段)には電源ユニット6からの+5VEが直接送られ、図示しない電流制限抵抗により点灯電流を適正化して点灯させている。
また、図1において、リセットIC(集積回路)12は主電源投入時などにサブCPU11を初期化するためのリセット信号を生成する。
図2は操作パネル9の平面図である。操作パネル9上には、通常の操作に用いる操作キーである、電源キー101、コピースタートキー102、クリア/ストップキー103、テンキー104、割り込みコピーキー105、予熱モードキー106、プログラムキー107、アプリケーション切換キー108、アラート表示部109、初期設定モードキー110、LCD・タッチパネル111、主電源LED112などがある。前記アラート表示部109は用紙ジャムやトナーエンドなどの警告表示を行う。また、主電源LED112は、機器のメインスイッチ(例えばロッカースイッチ)が投入されている間点灯するLED(表示素子の一種)である。
図3は電源ユニット6の概略を示す構成図である。図3において、商用電源からの交流電源はメインスイッチ61をオン状態にすることにより初段の整流回路62へ送られる。その後、第1のコンバータ63aおよび第2のコンバータ63bにより電圧を変換し、さらに、後段の整流回路64a,64bにより再整流して所望の直流電圧を得る。省電力移行信号は、機器を省電力モードにする際にアクティブとなる信号であり、ここではこの信号をアクティブにすると、+24Vを生成する第2のコンバータ63bを停止させ、さらに+5Vを出力するFETスイッチ65をオフ状態にする。つまり、省電力モードにおいては機器に対して+5VEを出力するのみとなる。なお、前記した主電源LED112はこの+5VE電源により点灯させている。
以下、本発明の各実施例について説明する。
図3は電源ユニット6の概略を示す構成図である。図3において、商用電源からの交流電源はメインスイッチ61をオン状態にすることにより初段の整流回路62へ送られる。その後、第1のコンバータ63aおよび第2のコンバータ63bにより電圧を変換し、さらに、後段の整流回路64a,64bにより再整流して所望の直流電圧を得る。省電力移行信号は、機器を省電力モードにする際にアクティブとなる信号であり、ここではこの信号をアクティブにすると、+24Vを生成する第2のコンバータ63bを停止させ、さらに+5Vを出力するFETスイッチ65をオフ状態にする。つまり、省電力モードにおいては機器に対して+5VEを出力するのみとなる。なお、前記した主電源LED112はこの+5VE電源により点灯させている。
以下、本発明の各実施例について説明する。
[実施例1]
図4はこの実施例を示す複写機制御系の構成図である。基本構成は図1に示した従来例と同様であるが、シリアル通信ラインのほかの信号線として、操作部1との通信に異常が発生した場合にサブCPU11をリセットするためのリセット信号がない。代りに、コントローラ2に+5VEを供給/遮断(オン/オフ)するスイッチ回路22、操作制御部(制御手段)10に、その電源レベルを監視し、サブCPU11にリセット信号を供給する監視回路(電圧監視手段)13が付加されている。
このような構成で、メインCPU21は、操作部1内のサブCPU11との通信異常を検出すると、+5VEの供給/遮断を行うスイッチ回路22に対して、そのスイッチを遮断状態にするON/OFF信号を所定時間間隔で所定回数、汎用ポートから出力する。これにより、スイッチ回路22はその時間だけ+5VEの供給を遮断し、そのため+5VEの電位は所定回数GNDレベルに低下する。その結果、操作制御部10でこの電圧を監視している監視回路13がリセット信号を出力し、これにより、サブCPU11は初期化を実行し、再起動する。
一方、メインCPU21は、サブCPU11の再起動までの時間が経過した後、サブCPU11に対してコマンドを送出し、サブCPU11との通信を再開する。
図4はこの実施例を示す複写機制御系の構成図である。基本構成は図1に示した従来例と同様であるが、シリアル通信ラインのほかの信号線として、操作部1との通信に異常が発生した場合にサブCPU11をリセットするためのリセット信号がない。代りに、コントローラ2に+5VEを供給/遮断(オン/オフ)するスイッチ回路22、操作制御部(制御手段)10に、その電源レベルを監視し、サブCPU11にリセット信号を供給する監視回路(電圧監視手段)13が付加されている。
このような構成で、メインCPU21は、操作部1内のサブCPU11との通信異常を検出すると、+5VEの供給/遮断を行うスイッチ回路22に対して、そのスイッチを遮断状態にするON/OFF信号を所定時間間隔で所定回数、汎用ポートから出力する。これにより、スイッチ回路22はその時間だけ+5VEの供給を遮断し、そのため+5VEの電位は所定回数GNDレベルに低下する。その結果、操作制御部10でこの電圧を監視している監視回路13がリセット信号を出力し、これにより、サブCPU11は初期化を実行し、再起動する。
一方、メインCPU21は、サブCPU11の再起動までの時間が経過した後、サブCPU11に対してコマンドを送出し、サブCPU11との通信を再開する。
図4に示した制御系の要部の具体例を図5に示す。
図5において、スイッチ回路22にはPNPトランジスタを用いている。そのため、図示の例ではメインCPU21の出力ポート(ON/OFF信号)をLowレベルにすることによりトランジスタがオン状態になり、+5VEが操作部側に給電される。操作部側では、この+5VE電源により主電源LED112を点灯させるとともに、+5VE電源のオフ・オンにより監視回路13内のカウンタ25(請求項記載の計数手段に相当する)をカウントアップする。そして、計数値が基準値回路26の出力値である基準値と同じになると、コンパレータ27(請求項記載の比較手段に相当する)がHighレベル信号を出力し、後段のパルスジェネレータ28(初期化信号出力手段)がLowパルスを出力する。これにより、リセットIC24(初期化信号出力手段)が所定時間Aだけリセット信号をサブCPU11へ出力する。
図示していないが、監視回路13はカウンタ25の計数値が0から1になった時を基準として所定時間B後にリセットパルスを発生させるリセットパルス発生回路を備えている。所定時間BはメインCPU21がスイッチ回路22を所定回数オフ状態にする時間よりも少し長い時間に設定されており、そのリセットパルスはカウンタ25のリセット端子に接続されている。これにより、所定時間B以内にカウンタ25への+5VE電源ラインに1つや2つのLowレベルのノイズが乗っても所定回数に達する前にリセットされるので、ノイズによりパルスジェネレータ28がLowパルスを出力することはない。
なお、サブCPU11にはそれを動作させるための+5Vも供給されており、その電源はリセットIC12により監視している。サブCPU11には、それぞれのリセットICの出力がORで与えられている。
また、耐ノイズ性強化のため、カウンタ25への+5VE電源(+5VE−S)はクロック端子でなくカウントアップ端子へ供給され、サブCPU11の出力するサンプリングクロックに同期してカウントアップされる。同様に、パルスジェネレータ28もそのクロックに同期して動作する。
また、スイッチ回路22に用いられているトランジスタのベースは抵抗によりプルダウンされているが、これはメインCPU21のリセット期間中などポートがハイ・インピーダンスで不確定な状態でも+5VE−Sを操作部1へ供給するようにするためである。これにより、+5VE−Sの供給はメインCPU21の立ち上がりに無関係に開始されるので、コントローラ2側の初期化時間と操作制御部10側の初期化時間が足し合わされることなく起動が可能となり、したがってスイッチ回路22を付加しても立上げ時間が長くなることはない。
図5において、スイッチ回路22にはPNPトランジスタを用いている。そのため、図示の例ではメインCPU21の出力ポート(ON/OFF信号)をLowレベルにすることによりトランジスタがオン状態になり、+5VEが操作部側に給電される。操作部側では、この+5VE電源により主電源LED112を点灯させるとともに、+5VE電源のオフ・オンにより監視回路13内のカウンタ25(請求項記載の計数手段に相当する)をカウントアップする。そして、計数値が基準値回路26の出力値である基準値と同じになると、コンパレータ27(請求項記載の比較手段に相当する)がHighレベル信号を出力し、後段のパルスジェネレータ28(初期化信号出力手段)がLowパルスを出力する。これにより、リセットIC24(初期化信号出力手段)が所定時間Aだけリセット信号をサブCPU11へ出力する。
図示していないが、監視回路13はカウンタ25の計数値が0から1になった時を基準として所定時間B後にリセットパルスを発生させるリセットパルス発生回路を備えている。所定時間BはメインCPU21がスイッチ回路22を所定回数オフ状態にする時間よりも少し長い時間に設定されており、そのリセットパルスはカウンタ25のリセット端子に接続されている。これにより、所定時間B以内にカウンタ25への+5VE電源ラインに1つや2つのLowレベルのノイズが乗っても所定回数に達する前にリセットされるので、ノイズによりパルスジェネレータ28がLowパルスを出力することはない。
なお、サブCPU11にはそれを動作させるための+5Vも供給されており、その電源はリセットIC12により監視している。サブCPU11には、それぞれのリセットICの出力がORで与えられている。
また、耐ノイズ性強化のため、カウンタ25への+5VE電源(+5VE−S)はクロック端子でなくカウントアップ端子へ供給され、サブCPU11の出力するサンプリングクロックに同期してカウントアップされる。同様に、パルスジェネレータ28もそのクロックに同期して動作する。
また、スイッチ回路22に用いられているトランジスタのベースは抵抗によりプルダウンされているが、これはメインCPU21のリセット期間中などポートがハイ・インピーダンスで不確定な状態でも+5VE−Sを操作部1へ供給するようにするためである。これにより、+5VE−Sの供給はメインCPU21の立ち上がりに無関係に開始されるので、コントローラ2側の初期化時間と操作制御部10側の初期化時間が足し合わされることなく起動が可能となり、したがってスイッチ回路22を付加しても立上げ時間が長くなることはない。
図6に、+5VE−Sのオフ/オン回数が“3”のときにサブCPU11をリセットするようにしたタイムチャートを示す。図示したように、ON/OFF信号の3番目のパルスの後縁でリセットIC24が所定時間Aだけリセット信号(操作部Reset1)を出力する。
こうして、この実施例によれば、操作部1に供給されている省電力モード時でも遮断されない電源の電圧を制御することにより人手を必要とせずに異常時の初期化を行うことができる。また、電源ラインはインピーダンスが低いので、ノイズの影響を受けにくく、さらに、カウンタ25がノイズにより所定時間内に所定の値に達することもなく、したがって、たとえわずかのノイズが乗ってもノイズにより初期化が行われてしまうという誤動作もないし、電源ラインはもともと必要なものであるからスイッチ回路やカウンタなどのコストアップ分があっても総合的にはリセット信号線を用いるより安価に実現できる。
こうして、この実施例によれば、操作部1に供給されている省電力モード時でも遮断されない電源の電圧を制御することにより人手を必要とせずに異常時の初期化を行うことができる。また、電源ラインはインピーダンスが低いので、ノイズの影響を受けにくく、さらに、カウンタ25がノイズにより所定時間内に所定の値に達することもなく、したがって、たとえわずかのノイズが乗ってもノイズにより初期化が行われてしまうという誤動作もないし、電源ラインはもともと必要なものであるからスイッチ回路やカウンタなどのコストアップ分があっても総合的にはリセット信号線を用いるより安価に実現できる。
[実施例2]
図7は、実施例2の操作部制御系の構成を示すブロック図である。以下、図7などを用いてこの実施例を説明する。
実施例1では、サブCPU11は完全に初期化されるので、制御方式によってはLCD・タッチパネル111や表示素子の表示内容も初期化され、したがって、利用者に違和感を与える場合もある。それを防止しつつ確実な通信の復旧を行えるようにしたのがこの実施例である。
この実施例では、監視回路13a内に、+5VE−Sのオフ/オンを計数するカウンタ25の出力を基準値と比較するコンパレータとしてコンパレータ27aとコンパレータ27bを備えており、それぞれのコンパレータ27a,27bは基準値回路26aの出力する基準値Aおよび基準値回路26bの出力する基準値Bをカウンタ25の出力値と比較するようになっている。
基準値Aと基準値Bの関係は基準値A>基準値Bとなっており、+5VE−Sのオフ/オン回数が基準値Bと一致するとコンパレータ27bの出力は“High”レベルとなり、後段のパルスジェネレータ28bはサンプリングクロックの1周期分“High”レベルのパルスを出力する。この信号はサブCPU11に対する優先度の最も高い割り込み信号としてサブCPU11のノン・マスカブル・インタラプト(NMI)端子に与えられ、NMI割込みにより、サブCPU11はそのベクタアドレスにプログラムの実行を移行させ、サブCPU11の通信インタフェース部分のみ初期化を行う。メインCPU21は、サブCPU11の通信インタフェース部の初期化に要する時間が経過した後にサブCPU11に対してコマンドを送出し、応答があればサブCPU11との通信を再開する。
なお、コンパレータ27aとその後段の構成は実施例1と同様である。
このような構成で、この実施例では、メインCPU21は、操作部1内のサブCPU11との通信異常を検出すると、まず+5VE−Sを例えば2回オフ/オンさせる(図8参照)。そして、サブCPU11へのNMI割込みを実行させ、サブCPU11の通信インタフェース部分のみ初期化する。
その後、メインCPU21は、サブCPU11の通信インタフェース部の初期化に要する時間が経過した後、サブCPU11に対してコマンドを送出し、応答がなければ+5VE−Sを例えば3回オフ/オンさせる(図8参照)。これにより、まずサブCPU11へのNMI割込みが発生し、サブCPU11の通信インタフェース部分のみ初期化を開始するが、その初期化中にリセットIC24が所定時間Aだけリセット信号をサブCPU11へ出力し、実施例1と同様の初期化を行う。
パルスジェネレータ28bの構成例とそのタイムチャートを図9に示す。図示したように、Dタイプフリップフロップ31を3段に接続したシフトレジスタとANDゲート32から構成している。なお、パルスジェネレータ28aも類似の構成で実現できる。
こうして、この実施例によれば、状況によっては操作部上の表示などに影響を与えずに2つのCPU間の通信ラインの復旧が可能となる。
なお、前記においては、+5VE−Sの2回オフ/オンでNMI割込みを発生させ、3回のオフ/オンでリセット信号を発生させたが、+5VE−Sラインに乗るノイズにさらに強くするために例えば+5VE−Sの3回オフ/オンでNMI割込みを発生させ、4回のオフ/オンでリセット信号を発生させてもよい。
図7は、実施例2の操作部制御系の構成を示すブロック図である。以下、図7などを用いてこの実施例を説明する。
実施例1では、サブCPU11は完全に初期化されるので、制御方式によってはLCD・タッチパネル111や表示素子の表示内容も初期化され、したがって、利用者に違和感を与える場合もある。それを防止しつつ確実な通信の復旧を行えるようにしたのがこの実施例である。
この実施例では、監視回路13a内に、+5VE−Sのオフ/オンを計数するカウンタ25の出力を基準値と比較するコンパレータとしてコンパレータ27aとコンパレータ27bを備えており、それぞれのコンパレータ27a,27bは基準値回路26aの出力する基準値Aおよび基準値回路26bの出力する基準値Bをカウンタ25の出力値と比較するようになっている。
基準値Aと基準値Bの関係は基準値A>基準値Bとなっており、+5VE−Sのオフ/オン回数が基準値Bと一致するとコンパレータ27bの出力は“High”レベルとなり、後段のパルスジェネレータ28bはサンプリングクロックの1周期分“High”レベルのパルスを出力する。この信号はサブCPU11に対する優先度の最も高い割り込み信号としてサブCPU11のノン・マスカブル・インタラプト(NMI)端子に与えられ、NMI割込みにより、サブCPU11はそのベクタアドレスにプログラムの実行を移行させ、サブCPU11の通信インタフェース部分のみ初期化を行う。メインCPU21は、サブCPU11の通信インタフェース部の初期化に要する時間が経過した後にサブCPU11に対してコマンドを送出し、応答があればサブCPU11との通信を再開する。
なお、コンパレータ27aとその後段の構成は実施例1と同様である。
このような構成で、この実施例では、メインCPU21は、操作部1内のサブCPU11との通信異常を検出すると、まず+5VE−Sを例えば2回オフ/オンさせる(図8参照)。そして、サブCPU11へのNMI割込みを実行させ、サブCPU11の通信インタフェース部分のみ初期化する。
その後、メインCPU21は、サブCPU11の通信インタフェース部の初期化に要する時間が経過した後、サブCPU11に対してコマンドを送出し、応答がなければ+5VE−Sを例えば3回オフ/オンさせる(図8参照)。これにより、まずサブCPU11へのNMI割込みが発生し、サブCPU11の通信インタフェース部分のみ初期化を開始するが、その初期化中にリセットIC24が所定時間Aだけリセット信号をサブCPU11へ出力し、実施例1と同様の初期化を行う。
パルスジェネレータ28bの構成例とそのタイムチャートを図9に示す。図示したように、Dタイプフリップフロップ31を3段に接続したシフトレジスタとANDゲート32から構成している。なお、パルスジェネレータ28aも類似の構成で実現できる。
こうして、この実施例によれば、状況によっては操作部上の表示などに影響を与えずに2つのCPU間の通信ラインの復旧が可能となる。
なお、前記においては、+5VE−Sの2回オフ/オンでNMI割込みを発生させ、3回のオフ/オンでリセット信号を発生させたが、+5VE−Sラインに乗るノイズにさらに強くするために例えば+5VE−Sの3回オフ/オンでNMI割込みを発生させ、4回のオフ/オンでリセット信号を発生させてもよい。
[実施例3]
実施例1および実施例2では、計数が目的で+5VE−Sをオフ/オンさせているので、オフ(OFF)時間はサンプリングクロックの周期より少し長ければよく、サンプリングクロックはMHz単位で生成可能であるので、オフ時間は数mSでよい。したがって、回路上の容量のばらつきさえなければ主電源LED112のちらつきなどの問題はない。しかし、実際は回路上の容量などのばらつきで+5VE−Sが比較的長時間オフ状態になり、ちらつきの問題が出る場合もある。実施例3ではこのようなちらつきの問題を解決する。図10に、この実施例の操作制御部の構成を示す。
図示したように、この実施例では、+5VE−Sと主電源LED112の間にエミッタフォロアのトランジスタ33とコンデンサ34から成る点灯安定化回路を付加する。これにより、+5VE−Sがオフ状態の間は、コンデンサ34から主電源LED112に電流が供給されるので、電圧変動が軽減され、ちらつきを防止できる。
また、コンデンサ34からの電流はトランジスタ33によりカウンタ25側には流れないので、監視回路側の動作には影響を与えない。なお、コンデンサ34の必要容量はLED駆動電流と+5VE−Sの遮断時間により容易に算出できる。
以上、サブCPUが操作部にある例で説明したが、本発明が適用されるサブCPUの備えられる場所は操作部に制限されるわけではない。
実施例1および実施例2では、計数が目的で+5VE−Sをオフ/オンさせているので、オフ(OFF)時間はサンプリングクロックの周期より少し長ければよく、サンプリングクロックはMHz単位で生成可能であるので、オフ時間は数mSでよい。したがって、回路上の容量のばらつきさえなければ主電源LED112のちらつきなどの問題はない。しかし、実際は回路上の容量などのばらつきで+5VE−Sが比較的長時間オフ状態になり、ちらつきの問題が出る場合もある。実施例3ではこのようなちらつきの問題を解決する。図10に、この実施例の操作制御部の構成を示す。
図示したように、この実施例では、+5VE−Sと主電源LED112の間にエミッタフォロアのトランジスタ33とコンデンサ34から成る点灯安定化回路を付加する。これにより、+5VE−Sがオフ状態の間は、コンデンサ34から主電源LED112に電流が供給されるので、電圧変動が軽減され、ちらつきを防止できる。
また、コンデンサ34からの電流はトランジスタ33によりカウンタ25側には流れないので、監視回路側の動作には影響を与えない。なお、コンデンサ34の必要容量はLED駆動電流と+5VE−Sの遮断時間により容易に算出できる。
以上、サブCPUが操作部にある例で説明したが、本発明が適用されるサブCPUの備えられる場所は操作部に制限されるわけではない。
1 操作部
2 コントローラ
6 電源ユニット
9 操作パネル
10 操作制御部
11 サブCPU
13 監視回路
21 メインCPU
22 スイッチ回路
24 リセットIC
25 カウンタ
27 コンパレータ
28 パルスジェネレータ
33 トランジスタ
34 コンデンサ
65 FETスイッチ
112 主電源LED
2 コントローラ
6 電源ユニット
9 操作パネル
10 操作制御部
11 サブCPU
13 監視回路
21 メインCPU
22 スイッチ回路
24 リセットIC
25 カウンタ
27 コンパレータ
28 パルスジェネレータ
33 トランジスタ
34 コンデンサ
65 FETスイッチ
112 主電源LED
Claims (8)
- 機器内の主たる制御を行うメインCPUと、機器内の特定部分の制御を行うサブCPUとを備え、前記メインCPUとサブCPUとが通信し合う情報機器において、前記メインCPUは、前記サブCPUとの通信異常を検知したとき、前記特定部分へ供給されている電源中の1つの直流電源を所定回数以上遮断させる電力制御を行うと共に、前記特定部分には前記1つの直流電源が所定回数以上遮断状態になると前記サブCPUにリセット信号を出力する電圧監視手段を備え、前記リセット信号を受けた前記サブCPUは初期化処理を実行することを特徴とする情報機器。
- 請求項1記載の情報機器において、前記特定部分がキー入力制御または表示制御を行う制御手段を含む操作部であることを特徴とする情報機器。
- 請求項2記載の情報機器において、前記操作部に主電源が投入されていることを示す主電源状態表示手段を備え、前記1つの直流電源は前記主電源状態表示手段へ供給される電源であることを特徴とする情報機器。
- 請求項3記載の情報機器において、前記電圧監視手段が前記1つの直流電源の遮断状態を検出する検出箇所と前記主電源状態表示手段との間に点灯安定化回路を備えたことを特徴とする情報機器。
- 請求項2または3記載の情報機器において、前記1つの直流電源は省電力モード時に遮断されない電源であることを特徴とする情報機器。
- 請求項1、2または3記載の情報機器において、前記電圧監視手段は、前記1つの直流電源が遮断状態になる回数を計数する計数手段と、該計数手段により計数された計数値を所定値と比較する比較手段と、前記計数値と所定値とが一致したときに初期化信号を出力する初期化信号出力手段とを備えたことを特徴とする情報機器。
- 請求項6記載の情報機器において、前記計数手段により計数された計数値を第1の所定値と比較する第1の比較手段と、前記計数手段により計数された計数値を第1の所定値より大きい第2の所定値と比較する第2の比較手段とを備え、前記第1の比較手段により出力される第1の初期化信号は優先度の最も高い割込み信号として前記サブCPUへ入力させ、前記第2の比較手段により出力される第2の初期化信号は前記サブCPUのリセット入力端子に入力させることを特徴とする情報機器。
- 請求項7記載の情報機器において、前記メインCPUは、所定時間以上、前記サブCPUと通信できなかった場合に前記第1の比較手段により第1の初期化信号を出力させ、それにより前記サブCPUとの通信が復旧しなかった場合に前記第2の比較手段により第2の初期化信号を出力させることを特徴とする情報機器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005291771A JP2007098775A (ja) | 2005-10-04 | 2005-10-04 | 情報機器 |
Applications Claiming Priority (1)
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JP2005291771A JP2007098775A (ja) | 2005-10-04 | 2005-10-04 | 情報機器 |
Publications (1)
Publication Number | Publication Date |
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JP2007098775A true JP2007098775A (ja) | 2007-04-19 |
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Family Applications (1)
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JP2005291771A Pending JP2007098775A (ja) | 2005-10-04 | 2005-10-04 | 情報機器 |
Country Status (1)
Country | Link |
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JP (1) | JP2007098775A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009128668A (ja) * | 2007-11-26 | 2009-06-11 | Kyocera Mita Corp | 画像形成装置 |
JP2011034401A (ja) * | 2009-08-03 | 2011-02-17 | Ricoh Co Ltd | 情報処理装置、情報処理方法及びそのプログラム |
JP2012066534A (ja) * | 2010-09-27 | 2012-04-05 | Fuji Xerox Co Ltd | 電子装置、画像形成装置および電源制御プログラム |
JP2012181735A (ja) * | 2011-03-02 | 2012-09-20 | Fuji Xerox Co Ltd | 入出力装置及び画像形成装置 |
JP2016012052A (ja) * | 2014-06-30 | 2016-01-21 | 京セラドキュメントソリューションズ株式会社 | 電子機器 |
-
2005
- 2005-10-04 JP JP2005291771A patent/JP2007098775A/ja active Pending
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