JP5397739B2 - 画像処理装置、画像処理方法および画像処理プログラム - Google Patents
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Description
本発明は、画像処理装置に関し、特に、ディジタル複写機、ファクシミリ、プリンタ、スキャナ、または、それらの機能を統合したディジタル複合機などとして適用される画像処理装置、画像処理方法および画像処理プログラムに関する。
従来から、画像処理装置の分野では、低消費電力化や、製造部品の低コスト化、小型化などを実現するため、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ）などのＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）制御系のＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を専用に用意している。
このＡＳＩＣにより、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）からの割り込み信号の制御や、チップ上の素子間の配線の変更などが可能となる。 また、一般的に画像処理装置は、画像処理が可能な運転状態（通常モード）と、この通常モードよりも消費電力が抑えられた運転状態（省エネルギーモード）とが切換可能である。このような画像処理装置では、運転状態に応じて、割り込み担当のＣＰＵをＡＳＩＣ内に複数有する場合がある。
このＡＳＩＣにより、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）からの割り込み信号の制御や、チップ上の素子間の配線の変更などが可能となる。 また、一般的に画像処理装置は、画像処理が可能な運転状態（通常モード）と、この通常モードよりも消費電力が抑えられた運転状態（省エネルギーモード）とが切換可能である。このような画像処理装置では、運転状態に応じて、割り込み担当のＣＰＵをＡＳＩＣ内に複数有する場合がある。
ＡＳＩＣは、複数のＣＰＵから割り込み信号を受信した場合、どれか１つのＣＰＵからの割り込み信号を選択して処理する。
そのため、ＡＳＩＣが一方からの割り込み信号を処理中に、他方のＣＰＵでは、既に割り込み要因を消失してしまい、システムエラーを発生させる要因となるという問題があった。また、ＣＰＵが割り込み要因を消失し、停止状態となってしまうという問題があった。
そこで、下記特許文献１では、多数の割り込み発生用要因の割り込み通知先を固定的とせず、ダイナミックに変更可能としたマルチプロセッサシステムが開示されている。
また、下記特許文献２では、データ転送処理装置からの割り込み先プロセッサをソフトウェアによって可変とすることで、割り込み先制御手段に高い自由度を与えるマルチプロセッサシステムが開示されている。
また、下記特許文献３では、Ｉ／Ｏからの割り込みの優先度に従い、特定のプロセッサからの割り込み処理を優先させるマルチプロセッサシステムが開示されている。
特開平１０−１１４１１号公報
特開平９−８１４０２号公報
特開２００１−１２５８８０公報
そのため、ＡＳＩＣが一方からの割り込み信号を処理中に、他方のＣＰＵでは、既に割り込み要因を消失してしまい、システムエラーを発生させる要因となるという問題があった。また、ＣＰＵが割り込み要因を消失し、停止状態となってしまうという問題があった。
そこで、下記特許文献１では、多数の割り込み発生用要因の割り込み通知先を固定的とせず、ダイナミックに変更可能としたマルチプロセッサシステムが開示されている。
また、下記特許文献２では、データ転送処理装置からの割り込み先プロセッサをソフトウェアによって可変とすることで、割り込み先制御手段に高い自由度を与えるマルチプロセッサシステムが開示されている。
また、下記特許文献３では、Ｉ／Ｏからの割り込みの優先度に従い、特定のプロセッサからの割り込み処理を優先させるマルチプロセッサシステムが開示されている。
しかしながら、従来の技術では、画像処理装置における運転状態の切り換えと、割り込み信号の受け付けとが同時に発生した場合、割り込みが発生したタイミングと、割り込みが通知されるまでのタイミングとの間に大きなズレが生じてしまい、対応不能となる問題が発生していた。
例えば、画像処理装置の運転状態に応じて割り込み担当のＣＰＵを変更させる場合、一方のＣＰＵでは、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バス上の割り込み制御線を用い、他方のＣＰＵでは、ローカルな割り込み制御線を用いているため、通信速度差からタイミングに大きなズレが生じてしまう。
そして、このタイミングのズレにより、割り込み処理における引継ぎが失敗するという問題が発生していた。
また、従来の技術では、ＣＰＵの電源をオン・オフ制御する際に、チップセットを介して行う。
しかしながら、チップセット内のウィークリタイマなどの機能によって通常状態に移行する場合、ＣＰＵの電源をオンした後に再度Ｓｕｓｐｅｎｄｅｄ ｔｏ Ｒａｍ（ＣＰＵのデータを一時的にメモリに退避させる）状態に移行してしまうという不具合が生じていた。
例えば、画像処理装置の運転状態に応じて割り込み担当のＣＰＵを変更させる場合、一方のＣＰＵでは、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ）バス上の割り込み制御線を用い、他方のＣＰＵでは、ローカルな割り込み制御線を用いているため、通信速度差からタイミングに大きなズレが生じてしまう。
そして、このタイミングのズレにより、割り込み処理における引継ぎが失敗するという問題が発生していた。
また、従来の技術では、ＣＰＵの電源をオン・オフ制御する際に、チップセットを介して行う。
しかしながら、チップセット内のウィークリタイマなどの機能によって通常状態に移行する場合、ＣＰＵの電源をオンした後に再度Ｓｕｓｐｅｎｄｅｄ ｔｏ Ｒａｍ（ＣＰＵのデータを一時的にメモリに退避させる）状態に移行してしまうという不具合が生じていた。
そこで、本発明の第１の目的は、運転状態の切り換えと、割り込み信号の受け付けとが並列して発生した場合であっても、割り込み処理の引継ぎを円滑に行うことができる画像処理装置、画像処理方法および画像処理プログラムを提供することである。
また、本発明の第２の目的は、ＣＰＵの電源をオンした後に再度Ｓｕｓｐｅｎｄｅｄ ｔｏ Ｒａｍ状態に移行してしまうという不具合を回避することができる画像処理装置を提供することである。
また、本発明の第２の目的は、ＣＰＵの電源をオンした後に再度Ｓｕｓｐｅｎｄｅｄ ｔｏ Ｒａｍ状態に移行してしまうという不具合を回避することができる画像処理装置を提供することである。
請求項１記載の発明では、所定の処理を行う通常モード時に動作する第１の制御手段と、前記通常モードより消費電力が抑えられた省エネルギーモード時に動作する第２の制御手段と、前記通常モード時及び該通常モードから前記省エネルギーモードへの移行時に、外部装置から受け付けた割込信号の割込要因に応じて当該割込信号を前記第１の制御手段に出力すると共に、前記第１の制御手段が一定時間内に当該割込信号に係る割込処理が行えないと判断した場合に当該割込信号を前記第２の制御手段に出力して、前記割込処理を前記第１の制御手段から前記第２の制御手段に代えて行うように調整制御する割込制御手段と、を備えたことを特徴とする画像処理装置を提供する。
請求項２記載の発明では、前記外部装置から受け付けた割込信号の割込要因は、第１のレジスタに記憶されていることを特徴とする請求項１記載の画像処理装置を提供する。
請求項３記載の発明では、前記第１のレジスタは、前記第１の制御手段と、前記第２の制御手段とで、個別に備えていることを特徴とする請求項２記載の画像処理装置を提供する。
請求項４記載の発明では、所定の処理を行う通常モード時に動作する第１の制御手段と、前記通常モードより消費電力が抑えられた省エネルギーモード時に動作する第２の制御手段と、カバー開閉、操作部操作などの電源復帰要因を検出する検出手段と、前記通常モードより消費電力が抑えられた省エネルギーモードの時間を計測する計測手段と、前記計測手段で計測された時間が規定時間に達した場合に、前記第１の制御手段に対して電源を供給する電源供給手段と、前記電源供給手段で電源が供給された前記第１の制御手段の状態を前記検出手段に対して通知する状態通知手段と、を備え、前記検出手段で検出した電源復帰要因により、前記第２の制御手段が制御する省エネルギーモードから、前記第１の制御手段が制御する画像を処理する通常モードに移行することを特徴とする画像処理装置を提供する。
請求項５記載の発明では、前記検出手段で検出された電源復帰要因に基づいて、通常モードに移行するか否かを制御する要求信号制御手段と、前記要求信号制御手段で通常モードに移行する場合、電源オン要求信号を発生する要求信号発生手段と、を備えたことを特徴とする請求項４記載の画像処理装置を提供する。
請求項６記載の発明では、前記要求信号制御手段は、第２のレジスタをさらに備え、前記第２のレジスタは、前記電源供給手段により電源が供給されている場合に、省エネルギーモードから通常モードに移行しないこととして設定されていることを特徴とする請求項５記載の画像処理装置を提供する。
請求項７記載の発明では、所定の処理を行う通常モード時に動作する第１の制御手段と、前記通常モードより消費電力が抑えられた省エネルギーモード時に動作する第２の制御手段と、を備えた画像処理装置において、前記通常モード時及び該通常モードから前記省エネルギーモードへの移行時に、外部装置から受け付けた割込信号の割込要因に応じて当該割込信号を前記第１の制御手段に出力するステップと、この出力するステップと共に、前記第１の制御手段が一定時間内に当該割込信号に係る割込処理が行えないと判断した場合に当該割込信号を前記第２の制御手段に出力して、前記割込信号に係る割込処理を前記第１の制御手段から前記第２の制御手段に代えて行うように調整制御する割込制御ステップと、を備えたことを特徴とする画像処理方法を提供する。
請求項８記載の発明では、所定の処理を行う通常モード時に動作する第１の制御手段と、前記通常モードより消費電力が抑えられた省エネルギーモード時に動作する第２の制御手段と、を備えた画像処理装置において、前記通常モード時及び該通常モードから前記省エネルギーモードへの移行時に、外部装置から受け付けた割込信号の割込要因に応じて当該割込信号を前記第１の制御手段に出力する機能と、この出力する機能と共に、前記第１の制御手段が一定時間内に当該割込信号に係る割込処理が行えないと判断した場合に当該割込信号を前記第２の制御手段に出力して、前記割込信号に係る割込処理を前記第１の制御手段から前記第２の制御手段に代えて行うように調整制御する割込制御機能と、をコンピュータに実現させる画像処理プログラムを提供する。
請求項２記載の発明では、前記外部装置から受け付けた割込信号の割込要因は、第１のレジスタに記憶されていることを特徴とする請求項１記載の画像処理装置を提供する。
請求項３記載の発明では、前記第１のレジスタは、前記第１の制御手段と、前記第２の制御手段とで、個別に備えていることを特徴とする請求項２記載の画像処理装置を提供する。
請求項４記載の発明では、所定の処理を行う通常モード時に動作する第１の制御手段と、前記通常モードより消費電力が抑えられた省エネルギーモード時に動作する第２の制御手段と、カバー開閉、操作部操作などの電源復帰要因を検出する検出手段と、前記通常モードより消費電力が抑えられた省エネルギーモードの時間を計測する計測手段と、前記計測手段で計測された時間が規定時間に達した場合に、前記第１の制御手段に対して電源を供給する電源供給手段と、前記電源供給手段で電源が供給された前記第１の制御手段の状態を前記検出手段に対して通知する状態通知手段と、を備え、前記検出手段で検出した電源復帰要因により、前記第２の制御手段が制御する省エネルギーモードから、前記第１の制御手段が制御する画像を処理する通常モードに移行することを特徴とする画像処理装置を提供する。
請求項５記載の発明では、前記検出手段で検出された電源復帰要因に基づいて、通常モードに移行するか否かを制御する要求信号制御手段と、前記要求信号制御手段で通常モードに移行する場合、電源オン要求信号を発生する要求信号発生手段と、を備えたことを特徴とする請求項４記載の画像処理装置を提供する。
請求項６記載の発明では、前記要求信号制御手段は、第２のレジスタをさらに備え、前記第２のレジスタは、前記電源供給手段により電源が供給されている場合に、省エネルギーモードから通常モードに移行しないこととして設定されていることを特徴とする請求項５記載の画像処理装置を提供する。
請求項７記載の発明では、所定の処理を行う通常モード時に動作する第１の制御手段と、前記通常モードより消費電力が抑えられた省エネルギーモード時に動作する第２の制御手段と、を備えた画像処理装置において、前記通常モード時及び該通常モードから前記省エネルギーモードへの移行時に、外部装置から受け付けた割込信号の割込要因に応じて当該割込信号を前記第１の制御手段に出力するステップと、この出力するステップと共に、前記第１の制御手段が一定時間内に当該割込信号に係る割込処理が行えないと判断した場合に当該割込信号を前記第２の制御手段に出力して、前記割込信号に係る割込処理を前記第１の制御手段から前記第２の制御手段に代えて行うように調整制御する割込制御ステップと、を備えたことを特徴とする画像処理方法を提供する。
請求項８記載の発明では、所定の処理を行う通常モード時に動作する第１の制御手段と、前記通常モードより消費電力が抑えられた省エネルギーモード時に動作する第２の制御手段と、を備えた画像処理装置において、前記通常モード時及び該通常モードから前記省エネルギーモードへの移行時に、外部装置から受け付けた割込信号の割込要因に応じて当該割込信号を前記第１の制御手段に出力する機能と、この出力する機能と共に、前記第１の制御手段が一定時間内に当該割込信号に係る割込処理が行えないと判断した場合に当該割込信号を前記第２の制御手段に出力して、前記割込信号に係る割込処理を前記第１の制御手段から前記第２の制御手段に代えて行うように調整制御する割込制御機能と、をコンピュータに実現させる画像処理プログラムを提供する。
本発明によれば、ＡＳＩＣ内に、割り込み要因振り分け回路を追加するので、運転状態に応じて各ＣＰＵをダイナミックに切り換え、割り込み処理の引継ぎを円滑に行うことができる。
また、ＣＰＵの電源をオンした後に再度Ｓｕｓｐｅｎｄｅｄ ｔｏ Ｒａｍ状態に移行してしまうという不具合を回避することができる。
また、ＣＰＵの電源をオンした後に再度Ｓｕｓｐｅｎｄｅｄ ｔｏ Ｒａｍ状態に移行してしまうという不具合を回避することができる。
以下、本発明の実施形態について図１から図６を用いて詳細に説明する。
図１は、第１の実施形態における画像処理装置１の構成を示したブロック図である。
図１に示すように、画像処理装置１は、第１ＣＰＵ１０、ＡＳＩＣ１１、プロッタ（Ｐｌｏｔｔｅｒ）１２、スキャナ（Ｓｃａｎｎｅｒ）１３、メモリ（Ｍｅｍｏｒｙ）１４、およびＩ／Ｏ制御系ＡＳＩＣ１５から構成されている。
そして、Ｉ／Ｏ制御系ＡＳＩＣ１５は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）１００、ＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ）１０１、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）１０２、Ｉ２Ｃ（Ｉｎｔｅｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）１０３、割り込み要因振り分け回路１０４a、１０４ｂ、割り込みコントローラ１０６a、１０６ｂ、、および第２ＣＰＵ１１０から構成されている。
割り込み要因振り分け回路１０４a、１０４ｂは、それぞれ、割り込み要因選択レジスタ１０５a、１０５ｂを備えている。
さらに、割り込みコントローラ１０６a、１０６ｂは、それぞれ割り込みペンディングレジスタ１０７a、１０７ｂ、割り込みステータスレジスタ１０８a、１０８ｂ、および割り込みマスクレジスタ１０９a、１０９ｂから構成されている。
図１は、第１の実施形態における画像処理装置１の構成を示したブロック図である。
図１に示すように、画像処理装置１は、第１ＣＰＵ１０、ＡＳＩＣ１１、プロッタ（Ｐｌｏｔｔｅｒ）１２、スキャナ（Ｓｃａｎｎｅｒ）１３、メモリ（Ｍｅｍｏｒｙ）１４、およびＩ／Ｏ制御系ＡＳＩＣ１５から構成されている。
そして、Ｉ／Ｏ制御系ＡＳＩＣ１５は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）１００、ＭＡＣ（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ）１０１、ＳＤ（Ｓｅｃｕｒｅ Ｄｉｇｉｔａｌ）１０２、Ｉ２Ｃ（Ｉｎｔｅｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）１０３、割り込み要因振り分け回路１０４a、１０４ｂ、割り込みコントローラ１０６a、１０６ｂ、、および第２ＣＰＵ１１０から構成されている。
割り込み要因振り分け回路１０４a、１０４ｂは、それぞれ、割り込み要因選択レジスタ１０５a、１０５ｂを備えている。
さらに、割り込みコントローラ１０６a、１０６ｂは、それぞれ割り込みペンディングレジスタ１０７a、１０７ｂ、割り込みステータスレジスタ１０８a、１０８ｂ、および割り込みマスクレジスタ１０９a、１０９ｂから構成されている。
第１ＣＰＵ１０は、ＡＳＩＣ１１とバスラインを介して接続しており、例えば、スキャナ１３で読み取った画像データをメモリ１４に格納する処理や、メモリ１４に格納された画像データをプロッタ１２に転送して印刷出力する処理などの際に、各構成要素を制御する機能を有している。
ＡＳＩＣ１１は、第１ＣＰＵ１０、プロッタ１２、スキャナ１３、およびメモリ１４と接続し、ＰＣＩバスを介してＩ／Ｏ制御系ＡＳＩＣ１５と接続している。ＡＳＩＣ１１は、第１ＣＰＵ１０からの割り込み信号、および割り込みコントローラ１０６a、１０６bからの割り込み信号を受け付けて制御する機能を有している。
プロッタ１２は、メモリ１４に格納された画像データから記録媒体（紙や原稿など）に画像データを印字出力する。
スキャナ１３は、記録媒体に光を照射して光学的に画像を読み取り、この読み取られたデータからＲＧＢ３色の画像データを取得する。取得した画像データは、第１ＣＰＵ１０の制御によって、ＡＳＩＣ１１を介してメモリ１４に転送され、格納される。
メモリ１４は、スキャナ１３から転送された画像データを格納する。このメモリは、例えば、フラッシュメモリ、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）や、データの再書き込みが可能なＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ））やＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）などにより構成することができる。
第２ＣＰＵ１１０は、従来、Ｉ／Ｏ制御系ＡＳＩＣ１５には搭載していなかったが、近年、製品の待機時の低消費電力化が必要なため、第１ＣＰＵ１０、およびＡＳＩＣ１１の動作時消費電力が大きなシステムで待機時の低消費電力化を図るため、Ｉ／Ｏ制御系ＡＳＩＣ１５に第２ＣＰＵ１１０を内蔵し、待機時には、第１ＣＰＵ１０、およびＡＳＩＣ１１の電源を遮断する。
そして、第２ＣＰＵ１１０と他の外部機器との通信状況によって、第１ＣＰＵ１０、およびＡＳＩＣ１１の電源のオン・オフを判断し、省エネルギーモードにより低消費電力化を行っている。
ＡＳＩＣ１１は、第１ＣＰＵ１０、プロッタ１２、スキャナ１３、およびメモリ１４と接続し、ＰＣＩバスを介してＩ／Ｏ制御系ＡＳＩＣ１５と接続している。ＡＳＩＣ１１は、第１ＣＰＵ１０からの割り込み信号、および割り込みコントローラ１０６a、１０６bからの割り込み信号を受け付けて制御する機能を有している。
プロッタ１２は、メモリ１４に格納された画像データから記録媒体（紙や原稿など）に画像データを印字出力する。
スキャナ１３は、記録媒体に光を照射して光学的に画像を読み取り、この読み取られたデータからＲＧＢ３色の画像データを取得する。取得した画像データは、第１ＣＰＵ１０の制御によって、ＡＳＩＣ１１を介してメモリ１４に転送され、格納される。
メモリ１４は、スキャナ１３から転送された画像データを格納する。このメモリは、例えば、フラッシュメモリ、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）や、データの再書き込みが可能なＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ））やＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）などにより構成することができる。
第２ＣＰＵ１１０は、従来、Ｉ／Ｏ制御系ＡＳＩＣ１５には搭載していなかったが、近年、製品の待機時の低消費電力化が必要なため、第１ＣＰＵ１０、およびＡＳＩＣ１１の動作時消費電力が大きなシステムで待機時の低消費電力化を図るため、Ｉ／Ｏ制御系ＡＳＩＣ１５に第２ＣＰＵ１１０を内蔵し、待機時には、第１ＣＰＵ１０、およびＡＳＩＣ１１の電源を遮断する。
そして、第２ＣＰＵ１１０と他の外部機器との通信状況によって、第１ＣＰＵ１０、およびＡＳＩＣ１１の電源のオン・オフを判断し、省エネルギーモードにより低消費電力化を行っている。
ＵＳＢ１００は、画像処理装置１と図示しないＵＳＢ機器を装着するためのポート（接続口）であり、このＵＳＢ機器からのデータの入力を受け付ける。
ＭＡＣ１０１は、ＬＡＮ（ローカル・エリア・ネットワーク）やＷＡＮ（ワイド・エリア・ネットワーク）などのネットワークからバスケーブルにデータを送受信する際のデータ伝送を行い、ネットワークからデータの入力を受け付ける。
ＳＤ１０２は、スロットであり、ユーザによって差し込まれたＳＤメモリカードからデータの入力を受け付ける。
Ｉ２Ｃ１０３は、信号線ＳＣＬ（Ｓｅｒｉａｌ ＣＬｏｃｋ）と信号線ＳＤＡ（Ｓｅｒｉａｌ ＤＡｔａ）によって、図示しない外部デバイス（例えば、オーディオ機器や、デジタルカメラなど）からバスケーブルにデータを送受信する際のデータ伝送を行い、外部デバイスからデータの入力を受け付ける。
Ｉ／Ｏ制御系ＡＳＩＣ１５は、外部装置（ＵＳＢ１００、ＭＡＣ１０１、ＳＤ１０２、Ｉ２Ｃ１０３など）からデータの入力を受け付けた場合、データ転送を行うため割り込み信号を割り込み要因振り分け回路１０４a、１０４ｂに送信する。
割り込み要因振り分け回路１０４a、１０４ｂは、各ＣＰＵに応じて設置されており、本実施形態では、第１ＣＰＵ１０に対して、割り込み要因振り分け回路１０４ａが、第２ＣＰＵ１１０に対して割り込み要因振り分け回路１０４ｂが、それぞれ設置されている。
そして、各々の割り込み要因振り分け回路１０４a、１０４ｂに対応して、それぞれ割り込みコントローラ１０６a、１０６ｂが接続されている。
なお、第２ＣＰＵ１１０は、Ｉ／Ｏ制御系ＡＳＩＣ１５に内蔵されているが、内蔵されている必要はなく、Ｉ／Ｏ制御系ＡＳＩＣ１５にＣＰＵ独自のローカルバス（Ｌｏｃａｌ Ｂｕｓ）で接続されていてもよい。
ＭＡＣ１０１は、ＬＡＮ（ローカル・エリア・ネットワーク）やＷＡＮ（ワイド・エリア・ネットワーク）などのネットワークからバスケーブルにデータを送受信する際のデータ伝送を行い、ネットワークからデータの入力を受け付ける。
ＳＤ１０２は、スロットであり、ユーザによって差し込まれたＳＤメモリカードからデータの入力を受け付ける。
Ｉ２Ｃ１０３は、信号線ＳＣＬ（Ｓｅｒｉａｌ ＣＬｏｃｋ）と信号線ＳＤＡ（Ｓｅｒｉａｌ ＤＡｔａ）によって、図示しない外部デバイス（例えば、オーディオ機器や、デジタルカメラなど）からバスケーブルにデータを送受信する際のデータ伝送を行い、外部デバイスからデータの入力を受け付ける。
Ｉ／Ｏ制御系ＡＳＩＣ１５は、外部装置（ＵＳＢ１００、ＭＡＣ１０１、ＳＤ１０２、Ｉ２Ｃ１０３など）からデータの入力を受け付けた場合、データ転送を行うため割り込み信号を割り込み要因振り分け回路１０４a、１０４ｂに送信する。
割り込み要因振り分け回路１０４a、１０４ｂは、各ＣＰＵに応じて設置されており、本実施形態では、第１ＣＰＵ１０に対して、割り込み要因振り分け回路１０４ａが、第２ＣＰＵ１１０に対して割り込み要因振り分け回路１０４ｂが、それぞれ設置されている。
そして、各々の割り込み要因振り分け回路１０４a、１０４ｂに対応して、それぞれ割り込みコントローラ１０６a、１０６ｂが接続されている。
なお、第２ＣＰＵ１１０は、Ｉ／Ｏ制御系ＡＳＩＣ１５に内蔵されているが、内蔵されている必要はなく、Ｉ／Ｏ制御系ＡＳＩＣ１５にＣＰＵ独自のローカルバス（Ｌｏｃａｌ Ｂｕｓ）で接続されていてもよい。
割り込みペンディングレジスタ１０７a、１０７bは、割り込みマスクレジスタ１０９a、１０９ｂのマスク機能によらず、常に発生している割り込み要因を表示するレジスタである。
割り込みステータスレジスタ１０８a、１０８ｂは、割り込みマスクレジスタ１０９a、１０９ｂのマスク機能によってマスクされている要因を非表示とするレジスタである。
割り込みマスクレジスタ１０９a、１０９ｂは、割り込み要因のマスク機能を有するレジスタである。
これら、割り込みペンディングレジスタ１０７a、１０７b、割り込みステータスレジスタ１０８a、１０８ｂおよび割り込みマスクレジスタ１０９a、１０９ｂは、割り込みコントローラ１０６a、１０６ｂの内部にそれぞれ独立して備えられている。
例えば、第１ＣＰＵ１０は、割り込みコントローラ１０６ｂ内のレジスタは参照せず、値の変更も行わない。
また、第２ＣＰＵ１１０は、割り込みコントローラ１０６ａ内のレジスタは参照せず、値の変更も行わない。
割り込みステータスレジスタ１０８a、１０８ｂは、割り込みマスクレジスタ１０９a、１０９ｂのマスク機能によってマスクされている要因を非表示とするレジスタである。
割り込みマスクレジスタ１０９a、１０９ｂは、割り込み要因のマスク機能を有するレジスタである。
これら、割り込みペンディングレジスタ１０７a、１０７b、割り込みステータスレジスタ１０８a、１０８ｂおよび割り込みマスクレジスタ１０９a、１０９ｂは、割り込みコントローラ１０６a、１０６ｂの内部にそれぞれ独立して備えられている。
例えば、第１ＣＰＵ１０は、割り込みコントローラ１０６ｂ内のレジスタは参照せず、値の変更も行わない。
また、第２ＣＰＵ１１０は、割り込みコントローラ１０６ａ内のレジスタは参照せず、値の変更も行わない。
割り込み要因振り分け回路１０４a、１０４ｂに設けられた割り込み要因選択レジスタ１０５a、１０５ｂには、予め割り込み要因の設定がなされている。
割り込み要因振り分け回路１０４a、１０４ｂは、Ｉ／Ｏ制御系ＡＳＩＣ１５の外部装置から割り込み信号を受信すると、このレジスタに書き込まれた割り込み要因に該当するか否かを判断する。
そして判断の結果、割り込み要因に該当する場合、割り込み要因振り分け回路１０４a、１０４ｂは、該当する割り込み信号を割り込みコントローラ１０６a、１０６ｂに通知する。
このとき、割り込み要因振り分け回路１０４a、１０４ｂの割り込み要因選択レジスタ１０５a、１０５ｂは、一方の割り込み要因判断結果が、他方のレジスタに影響を与えないように設定されている。
割り込み要因振り分け回路１０４a、１０４ｂは、Ｉ／Ｏ制御系ＡＳＩＣ１５の外部装置から割り込み信号を受信すると、このレジスタに書き込まれた割り込み要因に該当するか否かを判断する。
そして判断の結果、割り込み要因に該当する場合、割り込み要因振り分け回路１０４a、１０４ｂは、該当する割り込み信号を割り込みコントローラ１０６a、１０６ｂに通知する。
このとき、割り込み要因振り分け回路１０４a、１０４ｂの割り込み要因選択レジスタ１０５a、１０５ｂは、一方の割り込み要因判断結果が、他方のレジスタに影響を与えないように設定されている。
例えば、画像処理装置１の通常モードでは、ＵＳＢ１００、ＭＡＣ１０１、ＳＤ１０２、Ｉ２Ｃ１０３からの割り込み信号を第１ＣＰＵ１０で制御する場合、割り込み信号を第１ＣＰＵ１０に通知するように、割り込み要因振り分け回路１０４ａ内のレジスタを設定する。
また、割り込み要因振り分け回路１０４ｂ内のレジスタには、割り込み信号を第２ＣＰＵ１１０へ通知しないように設定する。
このときに、ある一定時間内に割り込み処理が行えない状態を検出し、システム異常となった場合、第２ＣＰＵ１１０用の割り込み要因選択回路１０４ｂ内のレジスタの値を第２ＣＰＵ１１０への割り込み通知を行うように設定する。
第１ＣＰＵ１０、および第２ＣＰＵ１１０は、割り込み信号の通知を受けた際に、各割り込み要因をクリアするため、第１ＣＰＵ１０、および第２ＣＰＵ１１０と同じレジスタを外部装置の中に１つ用意する。
そして、一定時間後に、その割り込み信号が発生した機能の割り込み要因をクリアする。
それと同時に、割り込みコントローラ１０６ａは、割り込みマスクレジスタ１０９ａの割り込みマスク機能にディスエイブル（Ｄｉｓａｂｌｅ）信号を出力し、割り込みマスクレジスタ１０９ａを不使用の状態にする。
そして、割り込みコントローラ１０６ａは、割り込みマスクレジスタ１０９ａが機能しないようにしておく。いずれかの割り込み信号が発生した際、割り込みコントローラ１０６ａは、ＰＣＩバスを介して、ＩＮＴＡ＿Ｎ信号をＡＳＩＣ１１に出力し、第１ＣＰＵ１０への割り込みが通知される。
このとき、第１ＣＰＵ１０が、ある一定時間内に割り込み処理が行えない状態を検出し、システム異常とする場合、第２ＣＰＵ１１０用の割り込み要因振り分け回路１０４ｂ内の割り込み要因選択レジスタ１０５ｂにより、第２ＣＰＵ１１０へ割り込み信号を通知するよう設定する。
そして、割り込み信号が発生した際、一定時間後に、割り込み要因振り分け回路１０４ｂ内の割り込み要因選択レジスタ１０５ｂの、割り込みが発生した機能の割り込み要因をクリアする。
また、割り込み要因振り分け回路１０４ｂ内のレジスタには、割り込み信号を第２ＣＰＵ１１０へ通知しないように設定する。
このときに、ある一定時間内に割り込み処理が行えない状態を検出し、システム異常となった場合、第２ＣＰＵ１１０用の割り込み要因選択回路１０４ｂ内のレジスタの値を第２ＣＰＵ１１０への割り込み通知を行うように設定する。
第１ＣＰＵ１０、および第２ＣＰＵ１１０は、割り込み信号の通知を受けた際に、各割り込み要因をクリアするため、第１ＣＰＵ１０、および第２ＣＰＵ１１０と同じレジスタを外部装置の中に１つ用意する。
そして、一定時間後に、その割り込み信号が発生した機能の割り込み要因をクリアする。
それと同時に、割り込みコントローラ１０６ａは、割り込みマスクレジスタ１０９ａの割り込みマスク機能にディスエイブル（Ｄｉｓａｂｌｅ）信号を出力し、割り込みマスクレジスタ１０９ａを不使用の状態にする。
そして、割り込みコントローラ１０６ａは、割り込みマスクレジスタ１０９ａが機能しないようにしておく。いずれかの割り込み信号が発生した際、割り込みコントローラ１０６ａは、ＰＣＩバスを介して、ＩＮＴＡ＿Ｎ信号をＡＳＩＣ１１に出力し、第１ＣＰＵ１０への割り込みが通知される。
このとき、第１ＣＰＵ１０が、ある一定時間内に割り込み処理が行えない状態を検出し、システム異常とする場合、第２ＣＰＵ１１０用の割り込み要因振り分け回路１０４ｂ内の割り込み要因選択レジスタ１０５ｂにより、第２ＣＰＵ１１０へ割り込み信号を通知するよう設定する。
そして、割り込み信号が発生した際、一定時間後に、割り込み要因振り分け回路１０４ｂ内の割り込み要因選択レジスタ１０５ｂの、割り込みが発生した機能の割り込み要因をクリアする。
図２は、第１の実施形態における画像処理装置１が、通常モードから省エネルギーモードへ移行する処理、および通常モード中に機能の制御を他のＣＰＵへ切り換える際の処理の過程を示したフローチャートである。
まず、第１ＣＰＵ１０は、モード移行を第２ＣＰＵ１１０に通知する（ステップＳ２００）。
第２ＣＰＵ１１０は、モード移行要求を受け付ける（ステップＳ２０２）と、モード移行における準備を行う。
第１ＣＰＵ１０は、割り込みコントローラ１０６ａ内の割り込みマスクレジスタ１０９ａにより、制御を切り換えたい機能の割り込み要因をマスクする（ステップＳ２０４）。そして、第１ＣＰＵ１０は、第２ＣＰＵ１１０からのアックノリッジ（Ａｃｋｎｏｗｌｅｄｇｅ）信号を待つ（ステップＳ２０６）。
第２ＣＰＵ１１０は、モード移行準備が完了したら、直ちに第１ＣＰＵ１０へアックノリッジ信号を発行（出力）する（ステップＳ２０８）が、第１ＣＰＵ１０におけるマスク操作の最中に割り込みが発生することがある。
この場合には、第１ＣＰＵ１０が、発生した割り込みを処理し、第１ＣＰＵ１０は、第２ＣＰＵ１１０からのアックノリッジ信号を受け付け（ステップＳ２１０）、省エネモード移行通知を第２ＣＰＵ１１０へと発行する（ステップＳ２１２）。
まず、第１ＣＰＵ１０は、モード移行を第２ＣＰＵ１１０に通知する（ステップＳ２００）。
第２ＣＰＵ１１０は、モード移行要求を受け付ける（ステップＳ２０２）と、モード移行における準備を行う。
第１ＣＰＵ１０は、割り込みコントローラ１０６ａ内の割り込みマスクレジスタ１０９ａにより、制御を切り換えたい機能の割り込み要因をマスクする（ステップＳ２０４）。そして、第１ＣＰＵ１０は、第２ＣＰＵ１１０からのアックノリッジ（Ａｃｋｎｏｗｌｅｄｇｅ）信号を待つ（ステップＳ２０６）。
第２ＣＰＵ１１０は、モード移行準備が完了したら、直ちに第１ＣＰＵ１０へアックノリッジ信号を発行（出力）する（ステップＳ２０８）が、第１ＣＰＵ１０におけるマスク操作の最中に割り込みが発生することがある。
この場合には、第１ＣＰＵ１０が、発生した割り込みを処理し、第１ＣＰＵ１０は、第２ＣＰＵ１１０からのアックノリッジ信号を受け付け（ステップＳ２１０）、省エネモード移行通知を第２ＣＰＵ１１０へと発行する（ステップＳ２１２）。
省エネモード移行通知を発行後（ステップＳ２１２）、第１ＣＰＵ１０は、省エネモードへ移行するため、画像処理装置１を制御し、省エネモードに入る（ステップＳ２１６）。
第２ＣＰＵ１１０は、省エネモード移行通知を受け付け（ステップＳ２１４）、割り込みコントローラ１０６ｂの割り込みマスクレジスタ１０９ｂにおける該当機能の割り込み要因のマスク機能を解除（オフ）する（ステップＳ２１８）。
これにより、割り込み処理が新たに行える状態となる。この時点から先は、第２ＣＰＵ１１０にて、該当機能の割り込み処理を行う。
ステップＳ２００からステップＳ２１０までの処理の間は、割り込み処理を第１ＣＰＵ１０にて行い、ステップＳ２１０からステップＳ２１６までの処理の間は、割り込み処理を第１ＣＰＵ１０、および第２ＣＰＵ１１０にて行い、ステップＳ２１６以降は、割り込み処理を第２ＣＰＵ１１０にて行う。
第２ＣＰＵ１１０は、省エネモード移行通知を受け付け（ステップＳ２１４）、割り込みコントローラ１０６ｂの割り込みマスクレジスタ１０９ｂにおける該当機能の割り込み要因のマスク機能を解除（オフ）する（ステップＳ２１８）。
これにより、割り込み処理が新たに行える状態となる。この時点から先は、第２ＣＰＵ１１０にて、該当機能の割り込み処理を行う。
ステップＳ２００からステップＳ２１０までの処理の間は、割り込み処理を第１ＣＰＵ１０にて行い、ステップＳ２１０からステップＳ２１６までの処理の間は、割り込み処理を第１ＣＰＵ１０、および第２ＣＰＵ１１０にて行い、ステップＳ２１６以降は、割り込み処理を第２ＣＰＵ１１０にて行う。
このように、第１の実施形態では、画像処理装置１に接続された外部装置からの接続を受け付け、この接続された外部装置から割り込み要求を受け付け、この受け付けた割り込み要求が、所定の割り込み要因を含むか否かで割り込み要求を振り分ける。
この振り分けられた割り込み要因に応じて、割り込みコントローラ１０６a、１０６ｂは、通常モード時に動作する第１ＣＰＵ１０（第１の制御手段）、および省エネルギーモード時に動作する第２ＣＰＵ１１０（第２の制御手段）に、同時に割り込み要求を通知することができる。
こうして、画像処理装置１の運転状態の切り換えと、割り込み信号の受け付けとが同時に発生した場合であっても、割り込み処理の引継ぎを円滑に行うことができる。すなわち、割り込み要求を通知に応じて、第１ＣＰＵ１０（第１の制御手段）と第２ＣＰＵ１１０（第２の制御手段）との間のジョブの引き継ぎを調整制御することができる。
また、省エネルギーモード時には、ＭＡＣ１０１からの割り込みは、第２ＣＰＵ１１０へ通知され、第２ＣＰＵ１１０にて、ＭＡＣ１０１の制御を行うことができる。
これにより、割り込みが第１ＣＰＵ１０と第２ＣＰＵ１１０との両方に同時に通知され、片方のＣＰＵが処理すべきジョブを監視（モニタ）することができる。
また、ある一定時間内にこのジョブの操作が行われなかった際には、他方のＣＰＵにて、エラー状態と認識し、エラーを発生させるように制御することができる。
この振り分けられた割り込み要因に応じて、割り込みコントローラ１０６a、１０６ｂは、通常モード時に動作する第１ＣＰＵ１０（第１の制御手段）、および省エネルギーモード時に動作する第２ＣＰＵ１１０（第２の制御手段）に、同時に割り込み要求を通知することができる。
こうして、画像処理装置１の運転状態の切り換えと、割り込み信号の受け付けとが同時に発生した場合であっても、割り込み処理の引継ぎを円滑に行うことができる。すなわち、割り込み要求を通知に応じて、第１ＣＰＵ１０（第１の制御手段）と第２ＣＰＵ１１０（第２の制御手段）との間のジョブの引き継ぎを調整制御することができる。
また、省エネルギーモード時には、ＭＡＣ１０１からの割り込みは、第２ＣＰＵ１１０へ通知され、第２ＣＰＵ１１０にて、ＭＡＣ１０１の制御を行うことができる。
これにより、割り込みが第１ＣＰＵ１０と第２ＣＰＵ１１０との両方に同時に通知され、片方のＣＰＵが処理すべきジョブを監視（モニタ）することができる。
また、ある一定時間内にこのジョブの操作が行われなかった際には、他方のＣＰＵにて、エラー状態と認識し、エラーを発生させるように制御することができる。
図３は、第２の実施形態における画像処理装置２の構成を示したブロック図である。
図３に示すように、画像処理装置２は、スキャナ（Ｓｃａｎｎｅｒ）２０、プロッタ（Ｐｌｏｔｔｅｒ）２１、第２ＡＳＩＣ２２、第１ＣＰＵ２３、チップセット（Ｃｈｉｐ Ｓｅｔ）２４、第１ＡＳＩＣ２５、電源供給回路２６、およびメモリ（Ｍｅｍｏｒｙ）２７から構成されている。第１ＡＳＩＣ２５は具体的には図１記載のＩ／Ｏ制御系ＡＳＩＣであり、図１に記載されている割り込み要因振り分け回路１０４a、１０４ｂ、割り込みコントローラ１０６a、１０６ｂを搭載している。
チップセット２４は、セルフリフレッシュ（Ｓｅｌｆ Ｒｅｆｒｅｓｈ）回路２００、電源状態通知回路２０１、ウィークリタイマ（Ｗｅｅｋｌｙ Ｔｉｍｅｒ）２０２、および電源オン信号検出回路２０３から構成されている。
また、第１ＡＳＩＣ２５は、電源オン要求信号発生回路２１０、電源オン要求信号制御回路２１１、および電源オン要因検出回路２１２から構成されている。
図３に示すように、画像処理装置２は、スキャナ（Ｓｃａｎｎｅｒ）２０、プロッタ（Ｐｌｏｔｔｅｒ）２１、第２ＡＳＩＣ２２、第１ＣＰＵ２３、チップセット（Ｃｈｉｐ Ｓｅｔ）２４、第１ＡＳＩＣ２５、電源供給回路２６、およびメモリ（Ｍｅｍｏｒｙ）２７から構成されている。第１ＡＳＩＣ２５は具体的には図１記載のＩ／Ｏ制御系ＡＳＩＣであり、図１に記載されている割り込み要因振り分け回路１０４a、１０４ｂ、割り込みコントローラ１０６a、１０６ｂを搭載している。
チップセット２４は、セルフリフレッシュ（Ｓｅｌｆ Ｒｅｆｒｅｓｈ）回路２００、電源状態通知回路２０１、ウィークリタイマ（Ｗｅｅｋｌｙ Ｔｉｍｅｒ）２０２、および電源オン信号検出回路２０３から構成されている。
また、第１ＡＳＩＣ２５は、電源オン要求信号発生回路２１０、電源オン要求信号制御回路２１１、および電源オン要因検出回路２１２から構成されている。
画像処理装置２では、電源のオン・オフの制御を第１ＡＳＩＣ２５にて行っている。
そして、第１ＣＰＵ２３のみ、電源オン・オフの制御をチップセット２４で行っている。
チップセット２４は、画像処理装置２の待機時に第１ＣＰＵ２３におけるデータを一時的にメモリ２７に退避させる（Ｓｕｓｐｅｎｄ ｔｏ ＲＡＭ）状態に移行し、第１ＣＰＵ２３の電源を遮断（オフ）する。
この時に、第１の実施形態同様、画像処理装置２に接続された外部装置からの接続を受け付け、この接続された外部装置から割り込み要求を受け付け、この受け付けた割り込み要求が、所定の割り込み要因を含むか否かで割り込み要求を振り分ける。
この振り分けられた割り込み要因に応じて、割り込みコントローラ１０６a、１０６ｂは、通常モード時に動作する第１ＣＰＵ２３（第１の制御手段）、および省エネルギーモード時の電源制御用の電源オン要求信号制御回路２１１に同時に、割り込み要求を通知することができる。
すなわち、画像処理装置２の運転状態の切り換えと、割り込み信号の受け付けとが同時に発生した場合であっても、割り込み処理の引継ぎを円滑に行うことができる。
図３では第１ＡＳＩＣ２５にＣＰＵが搭載されているわけではなく、電源オン要求信号制御回路２１１が搭載されているだけである。
このような構成の場合、省エネルギーモードからの復帰イベントが発生した場合には、電源オン要求信号制御回路２１１は、即座に省エネルギーモードから通常モードへの復帰操作を行うために、電源オン要求信号発生回路２１０からＰＷＲ＿Ｂパルスを発生したいところであるが、第１ＣＰＵ２３が電源を遮断する処理を実行している最中に電源を投入する操作を行っても、正しく電源が投入できるか否かがタイミングによっては保証できなくなってしまう。また、外部装置からの復帰要因となるイベントは画像処理装置２の内部の状態とは非同期で発生するので、上記のような省エネルギーモードへの移行を行っている最中に復帰イベントが発生することもあるし、復帰イベントは瞬間的に発生するもので、レベル信号で常にアサートできるというわけでもない場合がある。
そこで、省エネルギーモードへの移行最中であっても割り込みコントローラ１０６ｂは、復帰イベントを検出しておき、第１ＣＰＵ２３の電源遮断処理が完了してから、電源オン要求信号制御回路２１１が電源オン要求信号発生回路２１０経由でＰＷＲ＿Ｂパルスを発生することで、どんな状態で復帰イベントが発生しても、正しく通常モードに復帰することが可能となっている。
チップセット２４は、第１ＣＰＵ２３の電源を遮断すると、電源状態通知回路２０１により、ＳＴＲ＿Ｓｔａｔｅ信号を電源オン要因検出回路２１２に出力する。
チップセット２４は、第１ＡＳＩＣ２５内の電源オン要求信号発生回路２１０からＰＷＲ＿Ｂ信号のパルス（Ｐｕｌｓｅ）入力を受け付ける。そして、このＰＷＲ＿Ｂ信号のパルス入力に応じて、第１ＣＰＵ２３の電源のオン・オフを制御する。
そして、第１ＣＰＵ２３のみ、電源オン・オフの制御をチップセット２４で行っている。
チップセット２４は、画像処理装置２の待機時に第１ＣＰＵ２３におけるデータを一時的にメモリ２７に退避させる（Ｓｕｓｐｅｎｄ ｔｏ ＲＡＭ）状態に移行し、第１ＣＰＵ２３の電源を遮断（オフ）する。
この時に、第１の実施形態同様、画像処理装置２に接続された外部装置からの接続を受け付け、この接続された外部装置から割り込み要求を受け付け、この受け付けた割り込み要求が、所定の割り込み要因を含むか否かで割り込み要求を振り分ける。
この振り分けられた割り込み要因に応じて、割り込みコントローラ１０６a、１０６ｂは、通常モード時に動作する第１ＣＰＵ２３（第１の制御手段）、および省エネルギーモード時の電源制御用の電源オン要求信号制御回路２１１に同時に、割り込み要求を通知することができる。
すなわち、画像処理装置２の運転状態の切り換えと、割り込み信号の受け付けとが同時に発生した場合であっても、割り込み処理の引継ぎを円滑に行うことができる。
図３では第１ＡＳＩＣ２５にＣＰＵが搭載されているわけではなく、電源オン要求信号制御回路２１１が搭載されているだけである。
このような構成の場合、省エネルギーモードからの復帰イベントが発生した場合には、電源オン要求信号制御回路２１１は、即座に省エネルギーモードから通常モードへの復帰操作を行うために、電源オン要求信号発生回路２１０からＰＷＲ＿Ｂパルスを発生したいところであるが、第１ＣＰＵ２３が電源を遮断する処理を実行している最中に電源を投入する操作を行っても、正しく電源が投入できるか否かがタイミングによっては保証できなくなってしまう。また、外部装置からの復帰要因となるイベントは画像処理装置２の内部の状態とは非同期で発生するので、上記のような省エネルギーモードへの移行を行っている最中に復帰イベントが発生することもあるし、復帰イベントは瞬間的に発生するもので、レベル信号で常にアサートできるというわけでもない場合がある。
そこで、省エネルギーモードへの移行最中であっても割り込みコントローラ１０６ｂは、復帰イベントを検出しておき、第１ＣＰＵ２３の電源遮断処理が完了してから、電源オン要求信号制御回路２１１が電源オン要求信号発生回路２１０経由でＰＷＲ＿Ｂパルスを発生することで、どんな状態で復帰イベントが発生しても、正しく通常モードに復帰することが可能となっている。
チップセット２４は、第１ＣＰＵ２３の電源を遮断すると、電源状態通知回路２０１により、ＳＴＲ＿Ｓｔａｔｅ信号を電源オン要因検出回路２１２に出力する。
チップセット２４は、第１ＡＳＩＣ２５内の電源オン要求信号発生回路２１０からＰＷＲ＿Ｂ信号のパルス（Ｐｕｌｓｅ）入力を受け付ける。そして、このＰＷＲ＿Ｂ信号のパルス入力に応じて、第１ＣＰＵ２３の電源のオン・オフを制御する。
Ｓｕｓｐｅｎｄ ｔｏ ＲＡＭ中は、チップセット２４の一部回路の電源と第１ＡＳＩＣ２５の電源は投入されたままであり、チップセット２４のＳｕｓｐｅｎｄ ｔｏ ＲＡＭに関する部分（セルフリフレッシュ回路２００など）の回路以外とボード上の他のデバイスの電源は遮断される。他のデバイスの電源オン・オフは第１ＡＳＩＣ２５にて直接制御される。
まず、画像処理装置２は、図示しない電源ボタンのユーザからの押下により、装置自体の電源が投入されると、第１ＡＳＩＣ２５は、他のデバイスへの電源投入を行いながら、第１ＣＰＵ２３の電源オン要求信号であるＰＷＲ＿Ｂ信号をチップセット２４に出力する。
チップセット２４は、ＰＷＲ＿Ｂ信号のパルス入力を受けて、第１ＣＰＵ２３の電源をオンし、画像処理装置２は通常モードとなる。
チップセット２４は、ＰＷＲ＿Ｂ信号のパルス入力を受けて、第１ＣＰＵ２３の電源をオンし、画像処理装置２は通常モードとなる。
次に、画像処理装置２が装置としての待機状態（省エネルギーモード）になった場合、チップセット２４は、第１ＣＰＵ２３の電源を遮断し、電源状態通知回路２０１により、ＳＴＲ＿Ｓｔａｔｅ信号「Ｌ」を電源オン要因検出回路２１２に出力する。そして、チップセット２４は、Ｓｕｓｐｅｎｄ ｔｏ ＲＡＭ状態に移行する。
ここで、チップセット２４が、Ｓｕｓｐｅｎｄ ｔｏ ＲＡＭ状態から通常状態へ移行する条件としては、チップセット２４内のイベント（ウィークリタイマ２０２が規定時間に達したか否かなどの電源復帰要因）や第１ＡＳＩＣ２５からの電源オン要求信号（ＰＷＲ＿Ｂ）が入力されたか否かなどがある。
ここで、チップセット２４が、Ｓｕｓｐｅｎｄ ｔｏ ＲＡＭ状態から通常状態へ移行する条件としては、チップセット２４内のイベント（ウィークリタイマ２０２が規定時間に達したか否かなどの電源復帰要因）や第１ＡＳＩＣ２５からの電源オン要求信号（ＰＷＲ＿Ｂ）が入力されたか否かなどがある。
第１ＡＳＩＣ２５が電源オン要求信号発生回路２１０にてＰＷＲ＿Ｂをパルス出力するための要因（電源復帰要因）として、カバー開閉、ケーブル挿入、操作部の操作、各種Ｉ／Ｆの状態遷移等のイベントの検出がある。
なお、ここに列挙した電源復帰要因は、あくまでサンプルであり、これらの要因の検出がすべてというわけではない。
そして、これらの状態を検出した場合に、第１ＡＳＩＣ２５も通常状態でなく、待機状態に移行する。待機状態では、各種Ｉ／Ｏの電流を遮断したり、内部クロックを停止したり、消費電力の削減を行っている。
なお、ここに列挙した電源復帰要因は、あくまでサンプルであり、これらの要因の検出がすべてというわけではない。
そして、これらの状態を検出した場合に、第１ＡＳＩＣ２５も通常状態でなく、待機状態に移行する。待機状態では、各種Ｉ／Ｏの電流を遮断したり、内部クロックを停止したり、消費電力の削減を行っている。
次に、第１ＡＳＩＣ２５が検出した電源復帰要因（カバー開閉、操作部の操作などの各種イベントの発生）によって、Ｓｕｓｐｅｎｄ ｔｏ ＲＡＭ状態から通常状態へ移行する動作について説明する。
まず、第１ＡＳＩＣ２５の電源オン要因検出回路２１２は、各電源復帰要因を検出すると、電源オン要求信号制御回路２１１に対して、電源オン要求イベントを検出したことを通知する。
次に、電源オン要求信号制御回路２１１は、通知された電源オン要求イベントが電源オン要求信号発生回路２１０を駆動させる要因か否かを予め設定されている要因毎のレジスタの値と比較する。
比較の結果、電源オン要求信号発生回路２１０を駆動する要因である場合には、電源オン要求信号発生回路２１０は、電源オン要求信号を受けて、チップセット２４に対して、ＰＷＲ＿Ｂ信号をパルス出力する。
チップセット２４は第１ＡＳＩＣ２５からのパルス入力を受けて、第１ＣＰＵ２３に対して電源を供給する。
このとき、チップセット２４は、ＰＷＲ＿Ｂ信号をパルス入力により受け付けると、電源供給回路２６に対して、ＣＰＵ＿ＰＷＲ＿オン信号を出力し、これを受信した電源供給回路２６は、第１ＣＰＵ２３の電源の供給、およびチップセット２４の電源が遮断されている部分用の電源を供給する。
まず、第１ＡＳＩＣ２５の電源オン要因検出回路２１２は、各電源復帰要因を検出すると、電源オン要求信号制御回路２１１に対して、電源オン要求イベントを検出したことを通知する。
次に、電源オン要求信号制御回路２１１は、通知された電源オン要求イベントが電源オン要求信号発生回路２１０を駆動させる要因か否かを予め設定されている要因毎のレジスタの値と比較する。
比較の結果、電源オン要求信号発生回路２１０を駆動する要因である場合には、電源オン要求信号発生回路２１０は、電源オン要求信号を受けて、チップセット２４に対して、ＰＷＲ＿Ｂ信号をパルス出力する。
チップセット２４は第１ＡＳＩＣ２５からのパルス入力を受けて、第１ＣＰＵ２３に対して電源を供給する。
このとき、チップセット２４は、ＰＷＲ＿Ｂ信号をパルス入力により受け付けると、電源供給回路２６に対して、ＣＰＵ＿ＰＷＲ＿オン信号を出力し、これを受信した電源供給回路２６は、第１ＣＰＵ２３の電源の供給、およびチップセット２４の電源が遮断されている部分用の電源を供給する。
次に、ウィークリタイマ２０２などのチップセット２４内の要因によって、チップセット２４がＳｕｓｐｅｎｄ ｔｏ ＲＡＭ状態から通常状態へ移行する動作について説明する。
チップセット２４は、ウィークリタイマ２０２が規定時間に達した場合、起動信号を電源オン信号検出回路２０３に出力する。
起動信号を検出した電源オン信号検出回路２０３は、ＣＰＵ＿ＰＷＲ＿オン信号を電源供給回路２６に出力し、第１ＣＰＵ２３の電源の供給、およびチップセット２４の電源が遮断されている部分用の電源を供給する。
このように、チップセット２４は、自身のイベント（ウィークリタイマ２０２が規定時間に達したか否か）によりＳｕｓｐｅｎｄ ｔｏ ＲＡＭ状態から通常状態へ移行したので、チップセット２４内の電源状態通知回路２０１によって、ＳＴＲ＿Ｓｔａｔｅ信号を出力し、第１ＡＳＩＣ２５に通常状態へ移行したことを通知する。
チップセット２４は、ウィークリタイマ２０２が規定時間に達した場合、起動信号を電源オン信号検出回路２０３に出力する。
起動信号を検出した電源オン信号検出回路２０３は、ＣＰＵ＿ＰＷＲ＿オン信号を電源供給回路２６に出力し、第１ＣＰＵ２３の電源の供給、およびチップセット２４の電源が遮断されている部分用の電源を供給する。
このように、チップセット２４は、自身のイベント（ウィークリタイマ２０２が規定時間に達したか否か）によりＳｕｓｐｅｎｄ ｔｏ ＲＡＭ状態から通常状態へ移行したので、チップセット２４内の電源状態通知回路２０１によって、ＳＴＲ＿Ｓｔａｔｅ信号を出力し、第１ＡＳＩＣ２５に通常状態へ移行したことを通知する。
第１ＡＳＩＣ２５は、ＳＴＲ＿Ｓｔａｔｅ信号によりイベント発生を検出したので、第１ＡＳＩＣ２５自身も待機モードから通常モードへの復帰処理を行うが、まずは、電源オン要因検出回路２１２にて、ＳＴＲ＿Ｓｔａｔｅ信号によりイベント発生を検出し、電源オン要求信号制御回路２１１に通知する。
電源オン要求信号制御回路２１１では、ＳＴＲ＿Ｓｔａｔｅ信号によるイベントは、レジスタには、電源オン要求信号発生要因として登録されていない。
そのため、チップセット２４用の電源オン信号（ＰＷＲ＿Ｂ）はパルス出力せず、ボード上の他のデバイス用の電源制御信号だけを制御することができる。
電源オン要求信号制御回路２１１では、ＳＴＲ＿Ｓｔａｔｅ信号によるイベントは、レジスタには、電源オン要求信号発生要因として登録されていない。
そのため、チップセット２４用の電源オン信号（ＰＷＲ＿Ｂ）はパルス出力せず、ボード上の他のデバイス用の電源制御信号だけを制御することができる。
図４は、第３の実施形態における画像処理装置３の構成を示したブロック図である。
図４に示すように、画像処理装置３は、スキャナ（Ｓｃａｎｎｅｒ）２０、プロッタ（Ｐｌｏｔｔｅｒ）２１、第２ＡＳＩＣ２２、第１ＣＰＵ２３、チップセット（Ｃｈｉｐ Ｓｅｔ）２４、第１ＡＳＩＣ２５、電源供給回路２６、およびメモリ（Ｍｅｍｏｒｙ）２７から構成されている。
チップセット２４は、セルフリフレッシュ（Ｓｅｌｆ Ｒｅｆｒｅｓｈ）回路２００、電源状態通知回路２０１、ウィークリタイマ（Ｗｅｅｋｌｙ Ｔｉｍｅｒ）２０２、および電源オン信号検出回路２０３から構成されている。
また、第１ＡＳＩＣ２５は、電源オン要求信号発生回路２１０、第２ＣＰＵ３１１、および電源オン要因検出回路２１２から構成されている。
図４に示すように、画像処理装置３は、スキャナ（Ｓｃａｎｎｅｒ）２０、プロッタ（Ｐｌｏｔｔｅｒ）２１、第２ＡＳＩＣ２２、第１ＣＰＵ２３、チップセット（Ｃｈｉｐ Ｓｅｔ）２４、第１ＡＳＩＣ２５、電源供給回路２６、およびメモリ（Ｍｅｍｏｒｙ）２７から構成されている。
チップセット２４は、セルフリフレッシュ（Ｓｅｌｆ Ｒｅｆｒｅｓｈ）回路２００、電源状態通知回路２０１、ウィークリタイマ（Ｗｅｅｋｌｙ Ｔｉｍｅｒ）２０２、および電源オン信号検出回路２０３から構成されている。
また、第１ＡＳＩＣ２５は、電源オン要求信号発生回路２１０、第２ＣＰＵ３１１、および電源オン要因検出回路２１２から構成されている。
このように、第３の実施形態では、第１ＡＳＩＣ２５は、チップセット２４内のイベント発生要因に応じて、電源オン要求信号の発生要因とすることができる。
そのため、チップセット２４用の電源オン信号（ＰＷＲ＿Ｂ）はパルス出力せず、ボード上の他のデバイス用の電源制御信号だけを制御することができ、第１ＣＰＵ２３の電源をオンした後に再度Ｓｕｓｐｅｎｄｅｄ ｔｏ Ｒａｍ状態に移行してしまうという不具合を回避することができる。
そのため、チップセット２４用の電源オン信号（ＰＷＲ＿Ｂ）はパルス出力せず、ボード上の他のデバイス用の電源制御信号だけを制御することができ、第１ＣＰＵ２３の電源をオンした後に再度Ｓｕｓｐｅｎｄｅｄ ｔｏ Ｒａｍ状態に移行してしまうという不具合を回避することができる。
第３の実施形態において、第２の実施形態と異なる点は、第２ＣＰＵ３１１が備わっている点である。第３の実施形態においても第１ＡＳＩＣ２５は具体的には図１記載のＩ／Ｏ制御系ＡＳＩＣであり、図１に記載されている割り込み要因振り分け回路１０４a、１０４ｂ、割り込みコントローラ１０６a、１０６ｂを搭載している。
この第２ＣＰＵ３１１は、第２の実施形態における電源オン要求信号制御回路２１１として機能することができる。また、電源オン要因検出回路２１２で検出した要因を知ることができる。加えて、第２ＣＰＵ３１１は電源オン要求信号発生回路２１０を直接的に制御することができる。
この第２ＣＰＵ３１１は、第２の実施形態における電源オン要求信号制御回路２１１として機能することができる。また、電源オン要因検出回路２１２で検出した要因を知ることができる。加えて、第２ＣＰＵ３１１は電源オン要求信号発生回路２１０を直接的に制御することができる。
ウィークリタイマ２０２内の要因（規定時間に達した場合など）によって、チップセット３４がＳｕｓｐｅｎｄ ｔｏ ＲＡＭ状態から通常状態へ移行する動作について説明する。
チップセット２４は、ウィークリタイマ３０２からの起動信号を電源オン信号検出回路２０３にて検出すると、電源供給回路２６にＣＰＵ＿ＰＷＲ＿オン信号を出力する。
電源供給回路２６は、第１ＣＰＵ２３の電源の供給、およびチップセット２４の電源が遮断されている部分用の電源を供給する。
この時に、第１の実施形態同様、画像処理装置３に接続された外部装置からの接続を受け付け、この接続された外部装置から割り込み要求を受け付け、この受け付けた割り込み要求が、所定の割り込み要因を含むか否かで割り込み要求を振り分ける。
この振り分けられた割り込み要因に応じて、割り込みコントローラ１０６a、１０６ｂは、通常モード時に動作する第１ＣＰＵ２３（第１の制御手段）、および省エネルギーモード時に動作する第２ＣＰＵ３１１（第２の制御手段）に同時に、割り込み要求を通知することができる。
すなわち、画像処理装置３の運転状態の切り換えと、割り込み信号の受け付けとが同時に発生した場合であっても、割り込み処理の引継ぎを円滑に行うことができる。
また、省エネルギーモード時には、ＭＡＣ１０１からの割り込みは、第２ＣＰＵ３１１へ通知され、第２ＣＰＵ３１１にて、ＭＡＣ１０１の制御を行うことができる。
これにより、割り込みが第１ＣＰＵ２３と第２ＣＰＵ３１１との両方に同時に通知され、片方のＣＰＵが処理すべきジョブを監視（モニタ）することができる。
また、ある一定時間内にこのジョブの操作が行われなかった際には、他方のＣＰＵにて、エラー状態と認識し、エラーを発生させるように制御することができる。
チップセット２３は、自身のイベントによりＳｕｓｐｅｎｄ ｔｏ ＲＡＭ状態から通常状態へ移行するので、チップセット２４内の電源状態通知回路２０１にて、ＳＴＲ＿Ｓｔａｔｅ信号を電源オン要因検出回路２１２に出力する。
第１ＡＳＩＣ２５の電源オン要因検出回路２１２は、ＳＴＲ＿Ｓｔａｔｅ信号を受信し、ＳＴＲ＿Ｓｔａｔｅ信号によりイベント発生を検出する。
これにより、第１ＡＳＩＣ２５自身も待機モードから通常モードへの復帰処理を行う。
そして、電源オン要因検出回路２１２は、ＳＴＲ＿Ｓｔａｔｅ信号のイベントを検出したことを、第２ＣＰＵ３１１に通知する。
第２ＣＰＵ３１１は、検出した電源オン要因がチップセット２４自身の復帰要因であるＳＴＲ＿Ｓｔａｔｅ信号であることを認識する。
そして、電源オン要求信号発生回路２１０を介して、チップセット２４用の電源オン（ＰＷＲ＿Ｂ）信号をパルス出力せず、ボード上の他のデバイス用の電源制御信号だけを制御する。
チップセット２４は、ウィークリタイマ３０２からの起動信号を電源オン信号検出回路２０３にて検出すると、電源供給回路２６にＣＰＵ＿ＰＷＲ＿オン信号を出力する。
電源供給回路２６は、第１ＣＰＵ２３の電源の供給、およびチップセット２４の電源が遮断されている部分用の電源を供給する。
この時に、第１の実施形態同様、画像処理装置３に接続された外部装置からの接続を受け付け、この接続された外部装置から割り込み要求を受け付け、この受け付けた割り込み要求が、所定の割り込み要因を含むか否かで割り込み要求を振り分ける。
この振り分けられた割り込み要因に応じて、割り込みコントローラ１０６a、１０６ｂは、通常モード時に動作する第１ＣＰＵ２３（第１の制御手段）、および省エネルギーモード時に動作する第２ＣＰＵ３１１（第２の制御手段）に同時に、割り込み要求を通知することができる。
すなわち、画像処理装置３の運転状態の切り換えと、割り込み信号の受け付けとが同時に発生した場合であっても、割り込み処理の引継ぎを円滑に行うことができる。
また、省エネルギーモード時には、ＭＡＣ１０１からの割り込みは、第２ＣＰＵ３１１へ通知され、第２ＣＰＵ３１１にて、ＭＡＣ１０１の制御を行うことができる。
これにより、割り込みが第１ＣＰＵ２３と第２ＣＰＵ３１１との両方に同時に通知され、片方のＣＰＵが処理すべきジョブを監視（モニタ）することができる。
また、ある一定時間内にこのジョブの操作が行われなかった際には、他方のＣＰＵにて、エラー状態と認識し、エラーを発生させるように制御することができる。
チップセット２３は、自身のイベントによりＳｕｓｐｅｎｄ ｔｏ ＲＡＭ状態から通常状態へ移行するので、チップセット２４内の電源状態通知回路２０１にて、ＳＴＲ＿Ｓｔａｔｅ信号を電源オン要因検出回路２１２に出力する。
第１ＡＳＩＣ２５の電源オン要因検出回路２１２は、ＳＴＲ＿Ｓｔａｔｅ信号を受信し、ＳＴＲ＿Ｓｔａｔｅ信号によりイベント発生を検出する。
これにより、第１ＡＳＩＣ２５自身も待機モードから通常モードへの復帰処理を行う。
そして、電源オン要因検出回路２１２は、ＳＴＲ＿Ｓｔａｔｅ信号のイベントを検出したことを、第２ＣＰＵ３１１に通知する。
第２ＣＰＵ３１１は、検出した電源オン要因がチップセット２４自身の復帰要因であるＳＴＲ＿Ｓｔａｔｅ信号であることを認識する。
そして、電源オン要求信号発生回路２１０を介して、チップセット２４用の電源オン（ＰＷＲ＿Ｂ）信号をパルス出力せず、ボード上の他のデバイス用の電源制御信号だけを制御する。
このように、第３の実施形態では、第１ＡＳＩＣ２５は、チップセット２４内のイベント発生要因に応じて、電源オン要求信号の発生要因とすることができる。
そのため、チップセット２４用の電源オン信号（ＰＷＲ＿Ｂ）はパルス出力せず、ボード上の他のデバイス用の電源制御信号だけを制御することができ、第１ＣＰＵ２３の電源をオンした後に再度Ｓｕｓｐｅｎｄｅｄ ｔｏ Ｒａｍ状態に移行してしまうという不具合を回避することができる。
図５、図６には、図３または図４に記載されている画像形成装置２または３において、省エネルギーモード中に復帰イベントを検出したときのＣｈｉｐ Ｓｅｔ復帰用の信号と電源投入用の信号のシーケンスについて示してある。
図５では省エネルギーモード（ＳＴＲ状態）でＣｈｉｐ Ｓｅｔ２４が復帰イベントを検知したときのシーケンスである。
ＳＴＲ状態のままＣｈｉｐ Ｓｅｔ２４が復帰イベントを検出し、そのイベントを第１のＡＳＩＣ２５は、Ｃｈｉｐ Ｓｅｔ２４からの出力から検出する。このときには既にＣｈｉｐ Ｓｅｔ２４は復帰イベントを検出しているので、第１のＡＳＩＣ２５は電源オン要求信号である(ＰＷＲ＿Ｂ)をアサートしないが（パルス出力しない）、他の電源が遮断されている回路に電源を供給するための他の電源オン信号はアサートする。
そのため、チップセット２４用の電源オン信号（ＰＷＲ＿Ｂ）はパルス出力せず、ボード上の他のデバイス用の電源制御信号だけを制御することができ、第１ＣＰＵ２３の電源をオンした後に再度Ｓｕｓｐｅｎｄｅｄ ｔｏ Ｒａｍ状態に移行してしまうという不具合を回避することができる。
図５、図６には、図３または図４に記載されている画像形成装置２または３において、省エネルギーモード中に復帰イベントを検出したときのＣｈｉｐ Ｓｅｔ復帰用の信号と電源投入用の信号のシーケンスについて示してある。
図５では省エネルギーモード（ＳＴＲ状態）でＣｈｉｐ Ｓｅｔ２４が復帰イベントを検知したときのシーケンスである。
ＳＴＲ状態のままＣｈｉｐ Ｓｅｔ２４が復帰イベントを検出し、そのイベントを第１のＡＳＩＣ２５は、Ｃｈｉｐ Ｓｅｔ２４からの出力から検出する。このときには既にＣｈｉｐ Ｓｅｔ２４は復帰イベントを検出しているので、第１のＡＳＩＣ２５は電源オン要求信号である(ＰＷＲ＿Ｂ)をアサートしないが（パルス出力しない）、他の電源が遮断されている回路に電源を供給するための他の電源オン信号はアサートする。
図６には、省エネルギーモード中に復帰イベントを第１ＡＳＩＣ２５で検出したときのシーケンスを示してある。
まず、第１ＡＳＩＣ２５が復帰イベントを検出するので、第１ＡＳＩＣ２５が電源オン要求信号であるＰＷＲ＿Ｂのアサート（パルス出力）を行い、そのＰＷＲ＿Ｂ信号のアサートをＣｈｉｐ Ｓｅｔ２４が検出してＣｈｉｐ Ｓｅｔ２４は、自身の電源を供給する。また第１ＡＳＩＣ２５は、ＰＷＲ＿Ｂパルスのアサートと共に同時に電源が遮断されている回路に電源を供給するために、他の電源オン信号もアサートする。
第２の実施例では、復帰イベントの検出に依存した電源オン要求信号(ＰＷＲ＿Ｂ)の制御を電源オン要求信号制御回路２１１が行い、第３の実施例では、第２ＣＰＵ３１１が制御を行っている。
まず、第１ＡＳＩＣ２５が復帰イベントを検出するので、第１ＡＳＩＣ２５が電源オン要求信号であるＰＷＲ＿Ｂのアサート（パルス出力）を行い、そのＰＷＲ＿Ｂ信号のアサートをＣｈｉｐ Ｓｅｔ２４が検出してＣｈｉｐ Ｓｅｔ２４は、自身の電源を供給する。また第１ＡＳＩＣ２５は、ＰＷＲ＿Ｂパルスのアサートと共に同時に電源が遮断されている回路に電源を供給するために、他の電源オン信号もアサートする。
第２の実施例では、復帰イベントの検出に依存した電源オン要求信号(ＰＷＲ＿Ｂ)の制御を電源オン要求信号制御回路２１１が行い、第３の実施例では、第２ＣＰＵ３１１が制御を行っている。
１ 画像処理装置
１０ 第１ＣＰＵ
１１ ＡＳＩＣ
１２ プロッタ
１３ スキャナ
１４ メモリ
１５ Ｉ／Ｏ制御系ＡＳＩＣ
１０ 第１ＣＰＵ
１１ ＡＳＩＣ
１２ プロッタ
１３ スキャナ
１４ メモリ
１５ Ｉ／Ｏ制御系ＡＳＩＣ
Claims (8)
- 所定の処理を行う通常モード時に動作する第１の制御手段と、
前記通常モードより消費電力が抑えられた省エネルギーモード時に動作する第２の制御手段と、
前記通常モード時及び該通常モードから前記省エネルギーモードへの移行時に、外部装置から受け付けた割込信号の割込要因に応じて当該割込信号を前記第１の制御手段に出力すると共に、前記第１の制御手段が一定時間内に当該割込信号に係る割込処理が行えないと判断した場合に当該割込信号を前記第２の制御手段に出力して、前記割込処理を前記第１の制御手段から前記第２の制御手段に代えて行うように調整制御する割込制御手段と、
を備えたことを特徴とする画像処理装置。 - 前記外部装置から受け付けた割込信号の割込要因は、第１のレジスタに記憶されていることを特徴とする請求項１記載の画像処理装置。
- 前記第１のレジスタは、前記第１の制御手段と、前記第２の制御手段とで、個別に備えていることを特徴とする請求項２記載の画像処理装置。
- 所定の処理を行う通常モード時に動作する第１の制御手段と、
前記通常モードより消費電力が抑えられた省エネルギーモード時に動作する第２の制御手段と、
カバー開閉、操作部操作などの電源復帰要因を検出する検出手段と、
前記通常モードより消費電力が抑えられた省エネルギーモードの時間を計測する計測手段と、
前記計測手段で計測された時間が規定時間に達した場合に、前記第１の制御手段に対して電源を供給する電源供給手段と、
前記電源供給手段で電源が供給された前記第１の制御手段の状態を前記検出手段に対して通知する状態通知手段と、を備え、
前記検出手段で検出した電源復帰要因により、前記第２の制御手段が制御する省エネルギーモードから、前記第１の制御手段が制御する画像を処理する通常モードに移行することを特徴とする画像処理装置。 - 前記検出手段で検出された電源復帰要因に基づいて、通常モードに移行するか否かを制御する要求信号制御手段と、
前記要求信号制御手段で通常モードに移行する場合、電源オン要求信号を発生する要求信号発生手段と、
を備えたことを特徴とする請求項４記載の画像処理装置。 - 前記要求信号制御手段は、第２のレジスタをさらに備え、
前記第２のレジスタは、前記電源供給手段により電源が供給されている場合に、省エネルギーモードから通常モードに移行しないこととして設定されていることを特徴とする請求項５記載の画像処理装置。 - 所定の処理を行う通常モード時に動作する第１の制御手段と、前記通常モードより消費電力が抑えられた省エネルギーモード時に動作する第２の制御手段と、を備えた画像処理装置において、
前記通常モード時及び該通常モードから前記省エネルギーモードへの移行時に、外部装置から受け付けた割込信号の割込要因に応じて当該割込信号を前記第１の制御手段に出力するステップと、
この出力するステップと共に、前記第１の制御手段が一定時間内に当該割込信号に係る割込処理が行えないと判断した場合に当該割込信号を前記第２の制御手段に出力して、前記割込信号に係る割込処理を前記第１の制御手段から前記第２の制御手段に代えて行うように調整制御する割込制御ステップと、
を備えたことを特徴とする画像処理方法。 - 所定の処理を行う通常モード時に動作する第１の制御手段と、前記通常モードより消費電力が抑えられた省エネルギーモード時に動作する第２の制御手段と、を備えた画像処理装置において、
前記通常モード時及び該通常モードから前記省エネルギーモードへの移行時に、外部装置から受け付けた割込信号の割込要因に応じて当該割込信号を前記第１の制御手段に出力する機能と、
この出力する機能と共に、前記第１の制御手段が一定時間内に当該割込信号に係る割込処理が行えないと判断した場合に当該割込信号を前記第２の制御手段に出力して、前記割込信号に係る割込処理を前記第１の制御手段から前記第２の制御手段に代えて行うように調整制御する割込制御機能と、
をコンピュータに実現させる画像処理プログラム。
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