JP2013110641A - 光トランシーバ - Google Patents

Abstract

【課題】Ｉ^２Ｃ通信中に外部装置からリセット信号が入力しても通信の再開が良好に行える光トランシーバを提供すること。
【解決手段】光信号と電気信号とを相互に変換する光トランシーバ１であって、電気信号を処理するＣＤＲ１７およびＣＤＲ１９と、ＣＤＲ１７およびＣＤＲ１９の動作を制御するＣＰＵ３とを備え、ＣＰＵ３は、外部装置と接続されており、ＣＤＲ１７およびＣＤＲ１９と、Ｉ^２Ｃインタフェースにより接続されており、外部装置からリセット信号を受信したとき、ＣＤＲ１７およびＣＤＲ１９とのＩ^２Ｃ通信を完了した後に、ＣＰＵ３をリセットする。
【選択図】図１

Description

本発明は、光トランシーバに関する。

特許文献１には、光信号を送受信する光送受信モジュールが開示されている。特許文献１の光送受信モジュールは、初期設定用データを記憶する記憶部を備えたデータ制御部と、初期設定用データにより初期設定される物理層部とを有する。物理層部は、外部装置から第１のリセット信号を受信して、起動処理を行う。また、物理層部は、第２のリセット信号を生成してデータ制御部に出力する。そして、物理層部は、データ制御部の起動時間に相当する待ち時間を定める。物理層部は、定めた待ち時間が経過した後に、データ制御部の記憶部に存在する初期設定用データを読み取り、内蔵のデータレジスタへ書き込むことにより初期設定が行われる。

特開２００６−１０１４３２号公報

ところで、データ制御部に相当する回路要素と、物理層部に相当するコントローラとが、Ｉ^２Ｃインタフェースにより接続され、外部装置がコントローラと回路要素との両方に接続されている構成の光送受信モジュールが公知となっている。この種の光送受信モジュールでは、コントローラと回路要素とがＩ^２Ｃ通信中に、外部装置からリセット信号が出力されたとき、双方向であるＳＤＡ信号で、回路要素から出力したＳＤＡ信号がＬｏｗの状態でコントローラ自身がリセットされることがある。この場合、リセット解除後もＳＤＡ信号のＬｏｗの状態が継続する。このように、リセット解除後にＳＤＡ信号がＬｏｗとなっている場合、コントローラはＳＣＬ信号がＨｉｇｈの時にＳＤＡ信号をＨｉｇｈからＬｏｗにすることでＩ^２Ｃ通信開始を示すスタートコンディションの発行を行うことができず、回路要素への初期転送ができないことにより、光信号の送受信が不能となる問題が発生する。

本発明の目的は、上記の問題に鑑みてなされたものであり、Ｉ^２Ｃ通信中に外部装置からリセット信号が入力しても光信号の送受信の再開が良好に行える光トランシーバを提供することである。

本発明の一側面に係る光トランシーバは、光信号と電気信号とを相互に変換する光トランシーバであって、前記電気信号を処理する回路要素と、前記回路要素の動作を制御するコントローラとを備え、前記コントローラは、外部入力端子と外部出力端子とを有し、前記コントローラは、前記外部入力端子を介して外部装置と接続されており、前記コントローラは、前記外部出力端子を介して、前記回路要素と、Ｉ^２Ｃインタフェースにより接続されており、前記コントローラは、前記外部装置から、前記外部入力端子を介して前記コントローラをリセットするためのリセット信号を受信し、前記回路要素は、前記コントローラの前記外部出力端子と接続されるリセット端子を有し、前記回路要素は、前記リセット端子を介して前記コントローラからリセット信号を受信し、前記コントローラは、前記リセット信号を受信したとき、前記回路要素とのＩ^２ＣインタフェースによるＩ^２Ｃ通信を完了した後に、前記コントローラをリセットする。

本発明に係る光トランシーバによれば、コントローラと回路要素との間でＩ^２Ｃ通信中にリセット信号を受信した場合でも、コントローラは、回路要素とのＩ^２Ｃ通信が完了した後にコントローラ自身をリセットする。よって、Ｉ^２Ｃ通信完了後に回路要素側のＳＤＡ出力信号がＨｉｇｈとなっているため、リセット解除後に回路要素によりＳＤＡ信号をＬｏｗに保持する状態を回避することができる。従って、Ｉ^２Ｃ通信中に外部装置からリセット信号が入力しても、リセット信号解除後に回路要素とのＩ^２Ｃ通信が再開でき、回路要素への初期データ転送や取得ができ、光信号の送受信が良好に行える。

また、本発明に係る光トランシーバでは、前記コントローラは、前記リセット信号を受信したとき、Ｉ^２Ｃ通信を完了後、前記回路要素をリセットさせた後に、前記コントローラをリセットするようにしてもよい。本発明によれば、コントローラをリセットする前に回路要素をリセットさせる。リセット中は、回路要素を完全にリセット状態にすることができ、リセット解除後は、回路要素とのＩ^２Ｃ通信が良好に再開できる。

また、本発明に係る光トランシーバでは、前記コントローラは、前記リセット信号を受信したとき、前記光信号の出力をオフにした後に、前記コントローラをリセットするようにしてもよい。本発明によれば、コントローラをリセットする前に光信号の出力をオフにする。リセット中には、光信号の出力を完全にオフすることができ、リセット解除後は、回路要素とのＩ^２Ｃ通信が良好に再開できる。

また、本発明に係る光トランシーバでは、前記コントローラは、前記リセット信号を受信したとき、前記回路要素をパワーダウンさせた後に、前記コントローラをリセットするようにしてもよい。リセット中には、回路要素を完全にパワーダウンでき、リセット解除後は、回路要素とのＩ^２Ｃ通信が良好に再開できる。

本発明によれば、Ｉ^２Ｃ通信中に外部装置からリセット信号が入力しても通信の再開が良好に行える光トランシーバが提供できる。

第１実施形態に係る光トランシーバの構成を示す図である。 Ｉ^２Ｃインタフェースに係る電文形式の一例を示す図である。 第１実施形態に係る光トランシーバの動作を説明するための図である。 第１実施形態に係る光トランシーバの動作を説明するための図である。 第２実施形態に係る光トランシーバの構成を示す図である。 従来の光トランシーバの構成を示す図である。 従来の光トランシーバの動作を説明するための図である。 従来の光トランシーバの構成を示す図である。

以下、図面を参照して、本発明を実施するための形態を詳細に説明する。なお、同一要素には同一符号を付し、重複する説明を省略する。

（第１実施形態）図１は、第１実施形態に係る光トランシーバ１の概略構成図である。光トランシーバ１は、例えばＸＦＰ（XFormfactor Pulggable。ここで、「Ｘ」は１０ＧＨｚを意味する）型のプラガブル光トランシーバである。光トランシーバ１は、光信号と電気信号とを相互に変換する。光トランシーバ１は、ＣＰＵ３と、電気信号を処理する複数の回路要素とを備える。光トランシーバ１は、複数の回路要素として、ＴＯＳＡ１１と、ＬＤＤ１３と、ＲＯＳＡ１５と、ＣＤＲ１７と、ＣＤＲ１９と、ＬＩＡ２１（リミッティングアンプ）と、ＡＤＣ２３と、変調電流制御部２５と、バイアス電流制御部２７と、変調電流用ＤＡＣ２９と、バイアス電流用ＤＡＣ３１とを備える。

ＣＰＵ３は、外部装置（不図示）と、例えばＩ^２Ｃインタフェースにより接続されている。ＣＰＵ３は、外部装置に対してアラーム信号を送信する。アラーム信号は、例えば光トランシーバ１が異常状態となったときに送出される信号である。ＣＰＵ３は、外部装置から制御信号を受信する。制御信号は、光信号の出力のオン／オフ切替、パワーダウン等を行うための信号である。パワーダウンは、例えば光トランシーバ１の電流消費を低減するために、光信号の入出力を弱める機能である。ＣＰＵ３は、外部装置から受信した制御信号に基づいて光トランシーバ１の各部を制御する。ＣＰＵ３は、光トランシーバ１が備える複数の回路要素の動作を制御するコントローラとして機能する。ＣＰＵ３は、光トランシーバ１が備える複数の回路要素の動作状態を監視する機能を有する。ＣＰＵ３としては、例えばワンチップマイコンを用いることができる。

ＣＰＵ３は、外部入力端子３ａを有する。ＣＰＵ３は、外部装置から、外部入力端子３ａを介してリセット信号を受信する。リセット信号は、光トランシーバ１のリセットを行うための信号である。ＣＰＵ３は、外部出力端子３ｂ１と、外部出力端子３ｂ２とを有する。外部出力端子３ｂ１は、ＣＤＲ１７に接続され、外部出力端子３ｂ２は、ＣＤＲ１９に接続される。ＣＰＵ３は、ＣＤＲ１７に、外部出力端子３ｂ１を介してリセット信号を送信し、ＣＤＲ１９に、外部出力端子３ｂ２を介してリセット信号を送信する。

ＴＯＳＡ１１は、ＬＤＤ１３と、ＡＤＣ２３とに接続されている。ＴＯＳＡ１１はレーザダイオード（以下、ＬＤという）を有し、ＬＤはレーザの光信号を出力する。ＬＤから出力された光信号は、光トランシーバ１の外部に出力される。ＴＯＳＡ１１は、ＬＤＤ１３から供給される変調電流およびバイアス電流に応じて光信号を出力する。

ＬＤＤ１３は、ＣＰＵ３と、ＴＯＳＡ１１と、ＣＤＲ１７と、ＡＤＣ２３と、変調電流制御部２５と、バイアス電流制御部２７とに接続されている。ＬＤＤ１３は、変調電流制御部２５から、変調電流の大きさを制御するアナログの制御信号を受信し、この受信した制御信号に応じて、ＴＯＳＡ１１に出力する変調電流の大きさを調整する。ＬＤＤ１３は、バイアス電流制御部２７から、バイアス電流の大きさを制御するアナログの制御信号を受信し、この受信した制御信号に応じて、ＴＯＳＡ１１に出力するバイアス電流の大きさを調整する。ＬＤＤ１３は、ＣＰＵ３から発光停止信号ＴｘＤＩＳＡＢＬＥを受信する。ＬＤＤ１３は、ＣＤＲ１７により整形された電気信号を、ＣＤＲ１７から受信する。ＬＤＤ１３は、ＣＤＲ１７から受信した電気信号（ＣＤＲ１７により整形された電気信号）に対応する変調電流を、ＴＯＳＡ１１に出力する。

変調電流制御部２５は、ＬＤＤ１３と、変調電流用ＤＡＣ２９とに接続されている。変調電流制御部２５は、変調電流用ＤＡＣ２９からＬＤＤ１３の変調電流の大きさを制御するためのアナログ信号を受信する。

変調電流用ＤＡＣ２９は、ＣＰＵ３と、変調電流制御部２５とに接続されている。変調電流用ＤＡＣ２９は、ＣＰＵ３と、Ｉ^２Ｃインタフェースにより接続されている。変調電流用ＤＡＣ２９は、変調電流の大きさを制御するためのデジタル信号をＣＰＵ３から受信する。変調電流用ＤＡＣ２９は、ＣＰＵ３から受信したデジタル信号（変調電流の大きさを制御するためのデジタル信号）をアナログ信号に変換して変調電流制御部２５に出力する。

バイアス電流制御部２７は、ＬＤＤ１３と、バイアス電流用ＤＡＣ３１とに接続されている。バイアス電流制御部２７は、バイアス電流用ＤＡＣ３１からＬＤＤ１３のバイアス電流の大きさを制御するためのアナログ信号を受信する。

バイアス電流用ＤＡＣ３１は、ＣＰＵ３と、バイアス電流制御部２７とに接続されている。バイアス電流用ＤＡＣ３１は、ＣＰＵ３と、Ｉ^２Ｃインタフェースにより接続されている。バイアス電流用ＤＡＣ３１は、バイアス電流の大きさを制御するためのデジタル信号をＣＰＵ３から受信する。バイアス電流用ＤＡＣ３１は、ＣＰＵ３から受信したデジタル信号（バイアス電流の大きさを制御するためのデジタル信号）をアナログ信号に変換してバイアス電流制御部２７に出力する。

ＣＤＲ１７は、ＣＰＵ３と、ＬＤＤ１３と、外部装置とに接続されている。ＣＤＲ１７は、外部装置から相補的な電気信号ＴＸ＋，ＴＸ−を受信する。ＣＤＲ１７は、電気信号ＴＸ＋，ＴＸ−からクロック信号を再生する。ＣＤＲ１７は、再生したクロック信号に基づいて、電気信号ＴＸ＋，ＴＸ−の波形を整形する。ＣＤＲ１７は、整形後の電気信号をＬＤＤ１３に送信する。ＣＤＲ１７は、リセット端子１７ａを有する。リセット端子１７ａには、ＣＰＵ３の外部出力端子３ｂ１に接続される。ＣＤＲ１７は、ＣＰＵ３から、リセット端子１７ａを介してリセット信号を受信する。

ＣＤＲ１９は、ＣＰＵ３と、ＬＩＡ２１と、外部装置とに接続されている。ＣＤＲ１９は、ＬＩＡ２１から電気信号を受信する。ＣＤＲ１９は、ＬＩＡ２１から受信した電気信号の波形を整形する。ＣＤＲ１９は、整形した電気信号を、外部装置に、相補的な電気信号ＲＸ＋，ＲＸ−として送信する。ＣＤＲ１９は、リセット端子１９ａを有する。リセット端子１９ａには、ＣＰＵ３の外部出力端子３ｂ２に接続される。ＣＤＲ１９は、ＣＰＵ３から、リセット端子１９ａを介してリセット信号を受信する。

ＣＰＵ３と、ＣＤＲ１７と、ＣＤＲ１９とは、Ｉ^２Ｃインタフェースにより接続されている。ＣＰＵ３は、ＣＤＲ１７とＣＤＲ１９との動作を制御する。ＣＰＵ３は、ＣＤＲ１７の設定変更を指示するための通信をＣＤＲ１７と行い、ＣＤＲ１７のステータス情報を取得するための通信をＣＤＲ１７と行う。ＣＰＵ３は、ＣＤＲ１９の設定変更を指示するための通信をＣＤＲ１９と行い、ＣＤＲ１９のステータス情報を取得するための通信をＣＤＲ１９と行う。

ＲＯＳＡ１５は、ＬＩＡ２１に接続されている。ＲＯＳＡ１５は、フォトダイオード（以下、ＰＤという）を有する。ＰＤは、光信号の受信と、受信した光信号の光電変換とを行う。ＲＯＳＡ１５は、ＰＤの光電変換により得られた電気信号をＬＩＡ２１に出力する。

ＬＩＡ２１は、ＲＯＳＡ１５と、ＣＤＲ１９と、ＡＤＣ２３とに接続されている。ＬＩＡ２１は、ＲＯＳＡ１５から電気信号を受信する。ＬＩＡ２１は、ＲＯＳＡ１５から受信した電気信号を増幅させてＣＤＲ１９に送信する。また、ＬＩＡ２１は、モニタ値をＡＤＣ２３に出力する。

ＡＤＣ２３は、ＣＰＵ３と、ＴＯＳＡ１１と、ＬＤＤ１３と、ＬＩＡ２１とに接続されている。ＡＤＣ２３は、ＴＯＳＡ１１と、ＬＤＤ１３と、ＬＩＡ２１とからＴｘＢｉａｓ，ＴｘＰｏｗｅｒ，ＲｘＰｏｗｅｒ等のモニタ値を取得する。ＡＤＣ２３は、ＣＰＵ３と、Ｉ^２Ｃインタフェースにより接続されている。ＡＤＣ２３は、ＣＰＵ３から制御信号を受信する。ＡＤＣ２３は、制御信号を受信したときにモニタ値を取得して、一定周期毎にＣＰＵ３に出力する。

以上のように構成される光トランシーバ１において、ＣＤＲ１７、ＣＤＲ１９、ＡＤＣ２３、変調電流用ＤＡＣ２９およびバイアス電流用ＤＡＣ３１のそれぞれは、ＣＰＵ３と、Ｉ^２Ｃインタフェースにより接続されている。Ｉ^２Ｃインタフェースは、回路要素毎に、データリード、ライトのメッセージフォーマットが異なっており、例えば、図２に示すような電文形式となっている。図２の（ａ）部は、デバイスのアドレスを指定してページライトする際のメッセージフォーマットの一例であり、図２の（ｂ）部は、デバイスのアドレスを指定してリードする際のメッセージフォーマットの一例である。

図３及び図４は、光トランシーバ１の動作を説明するための図である。以下では、図３および図４を参照しながら、光トランシーバ１が行うリセット処理の流れと、光トランシーバ１の起動後の通常処理の流れとを説明する。図３の（ａ）部は、光トランシーバ１の起動後の通常処理の流れを示し、図３の（ｂ）部は、光トランシーバ１のリセット処理の流れを示す。図４の（ａ）部は、ＣＰＵ３が受信するリセット信号の波形を示し、図４の（ｂ）部は、ＣＰＵ３からＣＤＲ１７に送信されるリセット信号の波形を示し、図４の（ｃ）部は、ＳＣＬ信号の波形を示し、図４の（ｄ）は、ＳＤＡ信号の波形を示す。図３に示す一連の処理は、ＣＰＵ３により実行される。なお、以下の説明では、ＣＰＵ３とＩ^２Ｃ通信する回路要素として、ＣＤＲ１７を例に挙げて説明する。

まず、図３の（ａ）部を参照しながら、光トランシーバ１の起動後の通常処理の流れを説明する。図３の（ａ）部に示すように、ＣＰＵ３は、ステップＳ１０（以下、「Ｓ１０」という。他のステップにおいても同様とする）において、入出力ポートの設定を行う。そして、ＣＰＵ３は、Ｓ１２に処理を移行し、ＣＰＵ３がリセット信号を受信しているか否かを判定する。そこで、ＣＰＵ３は、リセット信号を受信していないとＳ１２において判定した場合は、Ｓ１４に処理を移行し各種初期設定を行い、その後Ｓ１６にて各種周期処理等を繰り返し実行する。一方、ＣＰＵ３は、Ｓ１２において、リセット信号を受信したと判定した場合は、Ｓ１２に戻り、リセット信号を解除するまでＳ１２の処理を繰り返し行う。

次に、図３の（ｂ）部を参照しながら、光トランシーバ１のリセット処理の流れを説明する。ＣＰＵ３は、Ｓ２０において、外部機器からリセット信号を受信しているか否かを判定する。ＣＰＵ３は、リセット信号を受信していないとＳ２０において判定した場合は、Ｓ２０に戻り、リセット信号を受信するまでＳ２０の処理を繰り返し行う。そして、ＣＰＵ３は、リセット信号を受信したとＳ２０において判定した場合は、Ｓ２２に移行してＬＤＤ１３にＴｘＤＩＳＡＢＬＥ信号を出力する。このようにＣＰＵ３がＬＤＤ１３にＴｘＤＩＳＡＢＬＥ信号を出力したタイミングで、ＴＯＳＡ１１からの光出力がＯＦＦとなる。ＣＰＵ３がリセット信号を受信したタイミングは、図４の時刻ｔ₁に相当する。

Ｓ２２の後、ＣＰＵ３は、Ｓ２４において、ＣＤＲ１７とのＩ^２Ｃ通信が完了したか否かを判定する。具体的には、ＣＰＵ３は、ＳＣＬ信号がＨｉｇｈの時にＳＤＡ信号をＬｏｗからＨｉｇｈにすることでＩ^２Ｃ通信の完了を示すストップコンディションが発行され、ＳＣＬ信号がＨｉｇｈ、且つＳＤＡ信号もＨｉｇｈであるか否かを判定する。ＣＰＵ３は、Ｉ^２Ｃ通信が完了していないとＳ２４において判定した場合は、Ｓ２４に戻り、Ｉ^２Ｃ通信が完了するまでＳ２４の処理を繰り返し行う。

そして、ＣＰＵ３は、Ｉ^２Ｃ通信が完了したとＳ２４において判定した場合、Ｓ２６に移行し、ＣＤＲ１７にリセット信号を出力してＣＤＲ１７をリセットする。このようにＣＤＲ１７がリセットされるタイミングは、図４の時刻ｔ₂に相当する。そして、Ｓ２６において、ＣＰＵ３は、ＣＰＵ３の内部リセットを開始し、光トランシーバ１のリセット処理は、完了する。

次に、第１実施形態に係る光トランシーバ１の作用・効果を説明する。光トランシーバ１に対する比較例としての従来の光トランシーバ１０１の構成を図６に示す。光トランシーバ１０１は、ＣＰＵ１０３と、ＴＯＳＡ１１１と、ＬＤＤ１１３と、ＲＯＳＡ１１５と、ＣＤＲ１１７と、ＣＤＲ１１９と、ＬＩＡ１２１と、ＡＤＣ１２３と、変調電流制御部１２５と、バイアス電流制御部１２７と、変調電流用ＤＡＣ１２９と、バイアス電流用ＤＡＣ１３１とを備える。光トランシーバ１０１のＣＰＵ１０３、ＴＯＳＡ１１１、ＬＤＤ１１３、ＲＯＳＡ１１５、ＣＤＲ１１７、ＣＤＲ１１９、ＬＩＡ１２１、ＡＤＣ１２３、変調電流制御部１２５、バイアス電流制御部１２７、変調電流用ＤＡＣ１２９、バイアス電流用ＤＡＣ１３１のそれぞれは、光トランシーバ１のＣＰＵ３、ＴＯＳＡ１１、ＬＤＤ１３、ＲＯＳＡ１５、ＣＤＲ１７、ＣＤＲ１９、ＬＩＡ２１、ＡＤＣ２３、変調電流制御部２５、バイアス電流制御部２７、変調電流用ＤＡＣ２９、バイアス電流用ＤＡＣ３１のそれぞれに対応している。光トランシーバ１０１の構成と光トランシーバ１の構成との相違点は、以下のような点である。すなわち、光トランシーバ１０１の場合、ＣＤＲ１１７とＣＤＲ１１９とは、リセット信号を、外部装置から直接受信する構成であるが、光トランシーバ１の場合、ＣＤＲ１７とＣＤＲ１９とは、リセット信号を、ＣＰＵ１３から受信し、外部装置からは受信しない構成である。

光トランシーバ１０１は、光トランシーバ１と同様に、ＣＤＲ１１７およびＣＤＲ１１９のそれぞれが、ＣＰＵ１０３と、Ｉ^２Ｃインタフェースにより接続されている。光トランシーバ１０１において、ＣＰＵ１０３がＣＤＲ１１７またはＣＤＲ１１９のいずれかとＩ^２Ｃ通信をしている最中に、ＣＰＵ１０３が外部装置からリセット信号を受信した場合、データ信号を示すＳＤＡ信号がＬｏｗとなった状態でＣＰＵ１０３がリセットされることがある。このとき、例えば図７の（ｄ）部に示すように、リセット解除後もＳＤＡ信号がＬｏｗの状態が継続する。図７において、（ａ）部はＣＰＵ１０３が受信するリセット信号の波形を示し、（ｂ）部はＣＤＲ１１７が受信するリセット信号の波形を示し、（ｃ）部はＣＰＵ１０３からのクロック信号（ＳＣＬ信号）の波形を示し、（ｄ）部はＣＰＵ１０３からのデータ信号（ＳＤＡ信号）の波形を示す。ＣＰＵ１０３がＩ^２Ｃ通信開始を示すスタートコンディションを発行するためには、ＳＣＬ信号がＨｉｇｈであって、且つＳＤＡ信号もＨｉｇｈでなければならない。よって、ＣＰＵ１０３は、ＳＤＡ信号がＬｏｗの状態ではスタートコンディションを発行できない。従って、図７の（ｄ）部に示すように、リセット解除後もＳＤＡ信号がＬｏｗとなっている場合、ＣＰＵ１０３がスタートコンディションの発行を行うことができず、光信号の送受信が不能となる問題が発生する。

これに対し、第１実施形態の光トランシーバ１では、ＣＰＵ３は、リセット信号を受信すると、ＳＣＬ信号およびＳＤＡ信号をＨｉｇｈにしてストップコンディションを発行し、ＣＤＲ１７およびＣＤＲ１９とのＩ^２Ｃ通信を完了した後に、ＣＰＵ３自身をリセットする。

このように、第１実施形態では、ＣＰＵ３は、回路要素との間でＩ^２Ｃ通信中にＣＰＵ３がリセット信号を受信した場合、ＳＣＬ信号およびＳＤＡ信号をＨｉｇｈにしてストップコンディションを発行し、ＣＰＵ３とＩ^２Ｃ通信する全ての回路要素とのＩ^２Ｃ通信を完了した後にＣＰＵ３自身をリセットする。よって、図４に示すように、リセット時にはＳＤＡ信号がＨｉｇｈとなっているため、リセット解除後にＳＤＡ信号がＬｏｗの状態であることがなくなる。従って、Ｉ^２Ｃ通信中にリセットされた場合でも、リセット後にＣＰＵ３がスタートコンディションの発行を行うことが可能となるため、通信の再開が良好に行える。なお、ＣＰＵ３とＣＤＲ１７とのＩ^２Ｃ通信だけでなく、ＣＰＵ３とＩ^２Ｃ通信する回路要素全て（ＣＤＲ１９、ＡＤＣ２３、変調電流用ＤＡＣ２９およびバイアス電流用ＤＡＣ３１）についても同様の効果が得られる。

（第２実施形態）図５に示す第２実施形態の光トランシーバ４１は、例えば１０Ｇｂｐｓ信号を４波長合成した４０Ｇ−ＬＲ４型ＣＦＰトランシーバである。光トランシーバ４１は、ＣＰＵ４３と、ＴＯＳＡ５１と、ＬＤＤ＋ＡＰＣ５３と、ＲＯＳＡ５５と、ＣＤＲ５７と、ＣＤＲ５９と、ＬＩＡ６１とを備える。ＣＰＵ４３、ＴＯＳＡ５１、ＲＯＳＡ５５、ＣＤＲ５７、ＣＤＲ５９およびＬＩＡ６１のそれぞれは、第１実施形態のＣＰＵ３、ＴＯＳＡ１１、ＲＯＳＡ１５、ＣＤＲ１７、ＣＤＲ１９およびＬＩＡ２１のそれぞれと、同様の機能を有する。ＴＯＳＡ５１、ＬＤＤ＋ＡＰＣ５３、ＲＯＳＡ５５、ＣＤＲ５７、ＣＤＲ５９およびＬＩＡ６１は、４多重構成となっている。ＴＯＳＡ５１は、４多重のＬＤと、光合波器とを内蔵している。ＲＯＳＡ５５は、４多重のＲＯＳＡ回路（ＰＩＮまたはＡＰＤ）と、光分波器とを内蔵している。

なお、ＴＯＳＡ５１、ＬＤＤ＋ＡＰＣ５３、ＲＯＳＡ５５、ＣＤＲ５７、ＣＤＲ５９およびＬＩＡ６１については、４多重構成ではなく互いに別々の回路要素としてもよい。また、ＣＤＲ５７およびＣＤＲ５９は、一体化されていてもよい。

ＣＰＵ４３は、外部入力端子４３ａを有する。ＣＰＵ４３は、外部装置から、外部入力端子４３ａを介してリセット信号を受信する。リセット信号は、光トランシーバ４１のリセットを行うための信号である。ＣＰＵ４３は、外部出力端子４３ｂ１と、外部出力端子４３ｂ２とを有する。外部出力端子４３ｂ１は、ＣＤＲ５７に接続され、外部出力端子４３ｂ２は、ＣＤＲ５９に接続される。ＣＰＵ４３は、ＣＤＲ５７に、外部出力端子４３ｂ１を介してリセット信号を送信し、ＣＤＲ５９に、外部出力端子４３ｂ２を介してリセット信号を送信する。

ＬＤＤ＋ＡＰＣ５３は、ＣＰＵ４３と、ＴＯＳＡ５１と、ＣＤＲ５７とに接続されている。ＬＤＤ＋ＡＰＣ５３は、ＴｘＤＩＳＡＢＬＥ信号と、Ｉ^２Ｃ通信による制御信号とを、ＣＰＵ４３から受信する。ＬＤＤ＋ＡＰＣ５３は、ＣＰＵ４３からの制御信号に応じて動作する。更に、ＬＤＤ＋ＡＰＣ５３は、整形された電気信号をＣＤＲ５７から受信する。

ＬＤＤ＋ＡＰＣ５３は、駆動電流をＴＯＳＡ５１に供給する。ＬＤＤ＋ＡＰＣ５３は、ＴＯＳＡ５１が出力する光信号を変調する機能を有する。ＬＤＤ＋ＡＰＣ５３は、ＣＤＲ５７から受信した電気信号に応じた波形の駆動電流をＴＯＳＡ５１に出力する。ＬＤＤ＋ＡＰＣ５３は、ＴＯＳＡ５１の光出力を一定にするＡＰＣ機能も有する。

ＬＤＤ＋ＡＰＣ５３は、ＴＯＳＡ５１が出力する光信号をモニタする。ＬＤＤ＋ＡＰＣ５３は、モニタの結果、異常を検出したときに、ＴＤｅｆａｕｌｔ信号（図示せず）を生成してＣＰＵ４３に出力する。ＣＰＵ４３は、ＴＤｅｆａｕｌｔ信号を受信すると、アラーム信号を外部装置に出力する。なお、ＴＤｅｆａｕｌｔ信号は、Ｉ^２Ｃ通信経由で、ＬＤＤ＋ＡＰＣ５３からＣＰＵ４３に通知する方法でもよい。

ＬＤＤ＋ＡＰＣ５３、ＣＤＲ５７、ＣＤＲ５９およびＬＩＡ６１は、何れも、ＣＰＵ４３と、Ｉ^２Ｃインタフェースにより接続されている。

ＣＤＲ５７は、リセット端子５７ａを有する。リセット端子５７ａには、ＣＰＵ４３の外部出力端子４３ｂ１に接続される。ＣＤＲ５７は、ＣＰＵ４３から、リセット端子５７ａを介してリセット信号を受信する。

ＣＤＲ５９は、リセット端子５９ａを有する。リセット端子５９ａには、ＣＰＵ４３の外部出力端子４３ｂ２に接続される。ＣＤＲ５９は、ＣＰＵ４３から、リセット端子５９ａを介してリセット信号を受信する。

次に、第２実施形態に係る光トランシーバ４１の作用・効果を説明する。光トランシーバ４１に対する比較例としての従来の光トランシーバ１４１の構成を図８に示す。光トランシーバ１４１は、ＣＰＵ１４３と、ＴＯＳＡ１５１と、ＬＤＤ＋ＡＰＣ１５３と、ＲＯＳＡ１５５と、ＣＤＲ１５７と、ＣＤＲ１５９と、ＬＩＡ１６１とを備える。光トランシーバ１４１のＣＰＵ１４３、ＴＯＳＡ１５１、ＬＤＤ＋ＡＰＣ１５３、ＲＯＳＡ１５５、ＣＤＲ１５７、ＣＤＲ１５９、ＬＩＡ１６１のそれぞれは、光トランシーバ４１のそれぞれに対応している。光トランシーバ１４１の構成と光トランシーバ４１の構成との相違点は、以下のような点である。すなわち、光トランシーバ１４１の場合、ＣＤＲ１５７とＣＤＲ１５９とは、リセット信号を、外部装置から直接受信する構成であるが、光トランシーバ４１の場合、ＣＤＲ５７とＣＤＲ５９とは、リセット信号を、ＣＰＵ４３から受信し、外部装置からは受信しない構成である。すなわち、光トランシーバ１４１の場合、光トランシーバ１０１と同様に、ＣＤＲ１５７とＣＤＲ１５９とが、外部装置から直接リセット信号を受信する。

光トランシーバ１４１は、ＣＤＲ１５７及びＣＤＲ１５９のそれぞれが、ＣＰＵ１４３と、Ｉ^２Ｃインタフェースにより接続されている。光トランシーバ１４１において、ＣＰＵ１４３が、ＣＤＲ１５７またはＣＤＲ１５９のいずれかとＩ^２Ｃ通信をしている最中に、外部装置からリセット信号を受信した場合、図７に示すように、リセット解除後にＳＤＡ信号がＬｏｗとなっている状態が継続することがある。この場合、ＣＰＵ１４３は、スタートコンディションの発行を行うことができず、通信が不能となる問題が発生する。

これに対し、第２実施形態の光トランシーバ４１では、第１実施形態の光トランシーバ１と同様に、ＣＰＵ４３は、リセット信号を受信すると、ＳＣＬ信号およびＳＤＡ信号をＨｉｇｈにしてストップコンディションを発行し、ＬＤＤ＋ＡＰＣ５３、ＣＤＲ５７、ＣＤＲ５９およびＬＩＡ６１とのＩ^２Ｃ通信を完了した後に、ＣＰＵ４３自身をリセットする。光トランシーバ４１の起動後の通常処理と、リセット処理とは、光トランシーバ１と同様に、図３および図４に示すように行われる。

以上のように、第２実施形態では、第１実施形態と同様に、ＣＰＵ４３は、回路要素との間でＩ^２Ｃ通信中にＣＰＵ４３がリセット信号を受信した場合、ＳＣＬ信号およびＳＤＡ信号をＨｉｇｈにしてストップコンディションを発行し、ＣＰＵ４３とＩ^２Ｃ通信する全ての回路要素とのＩ^２Ｃ通信を完了した後にＣＰＵ４３自身をリセットする。よって、図４に示すように、リセット解除後にＳＤＡ信号がＬｏｗの状態を継続することはなくなる。従って、ＣＰＵ４３は、リセット解除後にスタートコンディションの発行を行うことが可能となるため、Ｉ^２Ｃ通信中に外部装置からリセット信号が入力しても通信の再開が良好に行える。

なお、第１実施形態および第２実施形態において、ＣＰＵ３，４３とＩ^２Ｃ通信を行う回路要素のうち、パワーダウンモードを有する回路要素がある場合、ＣＰＵ３，４３は、リセット信号を外部機器から受信すると、当該回路要素をパワーダウンモードにしてパワーダウンさせた後に、ＣＰＵ３，４３自身をリセットするようにしてもよい。

また、第１実施形態および第２実施形態では、回路要素としてＣＤＲを備える例について説明した。しかし、ＣＤＲはなくてもよい。更に、光トランシーバの構成自体も上記実施形態に限定されず、ＣＰＵと回路要素とがＩ^２Ｃインタフェースで接続されており、ＣＰＵが外部装置からリセット信号を受信する態様であれば、回路要素の構成や配置を適宜変更することは可能である。

また、第１実施形態および第２実施形態では、図３に示すフローに基づいてリセット処理を行う例について説明したが、このリセット処理については、例えば、光信号の出力をオフにする前にＩ^２Ｃ通信を完了する、というように、適宜順序を入れ替えてもよい。また、この光信号の出力をオフにする処理を省略する等、適宜処理を省略しまた追加してもよい。

１，４１…光トランシーバ、３，４３…ＣＰＵ（コントローラ）、１７，５７…ＣＤＲ（回路要素）、１９，５９…ＣＤＲ（回路要素）、２３…ＡＤＣ（回路要素）、２９…変調電流用ＤＡＣ（回路要素）、３１…バイアス電流用ＤＡＣ（回路要素）、５３…ＬＤＤ＋ＡＰＣ（回路要素）、６１…ＬＩＡ（回路要素）。

Claims (4)

1. 光信号と電気信号とを相互に変換する光トランシーバであって、
   前記電気信号を処理する回路要素と、
   前記回路要素の動作を制御するコントローラとを備え、
   前記コントローラは、外部入力端子と外部出力端子とを有し、
   前記コントローラは、前記外部入力端子を介して外部装置と接続されており、
   前記コントローラは、前記外部出力端子を介して、前記回路要素と、Ｉ^２Ｃインタフェースにより接続されており、
   前記コントローラは、前記外部装置から、前記外部入力端子を介して前記コントローラをリセットするためのリセット信号を受信し、
   前記回路要素は、前記コントローラの前記外部出力端子と接続されるリセット端子を有し、
   前記回路要素は、前記リセット端子を介して前記コントローラからリセット信号を受信し、
   前記コントローラは、前記リセット信号を受信したとき、前記回路要素とのＩ^２ＣインタフェースによるＩ^２Ｃ通信を完了した後に、前記コントローラをリセットすることを特徴とする光トランシーバ。
2. 前記コントローラは、前記リセット信号を受信したとき、前記回路要素をリセットさせた後に、前記コントローラをリセットすることを特徴とする請求項１に記載の光トランシーバ。
3. 前記コントローラは、前記リセット信号を受信したとき、前記光信号の出力をオフにした後に、前記コントローラをリセットすることを特徴とする請求項１に記載の光トランシーバ。
4. 前記コントローラは、前記リセット信号を受信したとき、前記回路要素をパワーダウンさせた後に、前記コントローラをリセットすることを特徴とする請求項１に記載の光トランシーバ。

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