JP4485312B2

JP4485312B2 - トランシーバモジュール

Info

Publication number: JP4485312B2
Application number: JP2004287842A
Authority: JP
Inventors: 昇平森脇; 善郁畔川
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2004-09-30
Filing date: 2004-09-30
Publication date: 2010-06-23
Anticipated expiration: 2024-09-30
Also published as: JP2006101433A; US7487434B2; US20060067358A1

Description

この発明は、光通信用のトランシーバモジュールに関するものである。

光通信用のトランシーバモジュールとして、例えばＩＥＥＥ８０２．３ａｅの規格に対応するものがある。ＩＥＥＥ８０２．３ａｅに準拠した規格に対応するトランシーバが備えるレジスタとして、例えばＸＥＮＰＡＫ（ＩＥＥＥ８０２．３ａｅで定められた１０Ｇビットイーサネット（登録商標）規格に採用されているＸＡＵＩ（10Gigabit Attachment Unit Interface)プロトコル上で動作する光コネクターと光トランシーバーの共通仕様）レジスタでは、ＮＶ（Non-Volatile）レジスタ、ＤＯＭ（Digital Optical Monitoring）レジスタやＬＡＳＩ（Link Alarm Status Interrupt）レジスタなどを備えている（例えば、非特許文献１参照）。

上記のトランシーバモジュールを構成する、通信機能を有する従来のトランシーバＩＣ（以下、ＰＨＹＩＣと称す）では、通信処理にて使用するＩＥＥＥレジスタ及び上記規格で定められたＸＥＮＰＡＫレジスタの双方をハードウエアで内蔵している。これらレジスタに属するもののうちエラー関連の一部のレジスタについては、ＩＥＥＥレジスタとＸＥＮＰＡＫレジスタで同一の内容を保持する相互関係を持つレジスタ（ＬＡＳＩ＿Ｓｔａｔｕｓレジスタ）が存在する。

"ＡＣｏｏｐｅｒａｔｉｏｎＡｇｒｅｅｍｅｎｔｆｏｒ１０ＧｉｇａｂｉｔＥｔｈｅｒｎｅｔ（登録商標）ＴｒａｎｓｃｅｉｖｅｒＰａｃｋａｇｅＩｓｓｕｅ３．０"、［ｏｎｌｉｎｅ］、１８ｔｈＳｅｐｔｅｍｂｅｒ２００２、ＸＥＮＰＡＫ、［平成１６年９月１７日検索］、インターネット＜ｈｔｔｐ：／／ｗｗｗ．ｘｅｎｐａｋ．ｏｒｇ／ＭＳＡ／ＸＥＮＰＡＫ＿ＭＳＡ＿Ｒ３．０．ｐｄｆ＞

従来のトランシーバモジュールでは、ＩＥＥＥレジスタとＸＥＮＰＡＫレジスタのいずれかのレジスタの構成及びその機能に変更が生じた場合、レジスタ構成及び機能が新たな仕様を満たすようにＰＨＹＩＣの設計や開発をやり直す必要があった。

これに対して、ＰＨＹＩＣや他の周辺機能を制御するＩＣであるデバイス制御ユニット（以下、ＤＣＵと称す）で、ＰＨＹＩＣに構成されているＸＥＮＰＡＫレジスタの構成及び機能をソフトウエアエミュレーションすれば、ＤＣＵでの前記ソフトウエアのプログラム改変によってＸＥＮＰＡＫレジスタの構成及び機能を変更することができる。

しかしながら、ＤＣＵでＸＥＮＰＡＫレジスタの構成及び機能をソフトウエアエミュレーションするにあたり、上位レイヤ側装置であるホストからＭＤＩＯを介してＸＥＮＰＡＫレジスタに対してアクセスすると、既存のＰＨＹＩＣにおけるＸＥＮＰＡＫレジスタからの返信出力とＤＣＵでエミュレーションしているＸＥＮＰＡＫレジスタからの返信出力が衝突（交錯）するという課題があった。

また、ＰＨＹＩＣでのみ検出される通信処理に関する高速系のエラーが、ＰＨＹＩＣのＸＥＮＰＡＫレジスタにおけるエラーに関連する内容が設定されるレジスタに記憶される一方、ＤＣＵでのみ検出される内部処理に関する低速系のエラーが、ＰＨＹＩＣのＸＥＮＰＡＫレジスタにおけるエラーに関連する内容が設定されるレジスタに記憶される。このため、ＰＨＹＩＣとＤＣＵにおいて、エラーに関連するレジスタ（ＬＡＳＩ＿Ｓｔａｔｕｓレジスタ）の内容において矛盾が生じるという課題があった。

この発明は上記のような課題を解決するためになされたもので、ＤＣＵでＰＨＹＩＣのレジスタをエミュレーションするにあたり、上位レイヤ側装置からのＸＥＮＰＡＫレジスタに対するアクセスで、既存のＰＨＹＩＣにおけるＸＥＮＰＡＫレジスタからの返信出力とＤＣＵでエミュレーションしているＸＥＮＰＡＫレジスタからの返信出力が衝突（交錯）することをなくし、またＰＨＹＩＣでのみ検出される高速系のエラーとＤＣＵでのみ検出される低速系のエラーの発生に伴うレジスタ内容の不整合を解消することができるトランシーバモジュールを得ることを目的とする。

この発明に係るトランシーバモジュールは、複数のレジスタ部からなる物理層側レジスタ部を有し、上位レイヤ用インタフェースの通信経路を介した上位レイヤ側装置からのアクセスに応じて物理層側レジスタ部の内容を返信出力する物理層集積回路部と、物理層側レジスタ部に含まれるレジスタ部の構成及び機能をエミュレーションした制御側レジスタ部を有し、物理層集積回路部と共通の上位レイヤ用インタフェースの通信経路を介した上位レイヤ側装置からのアクセスに応じて制御側レジスタ部の内容を返信出力する制御集積回路部とを備え、制御集積回路部が、上位レイヤ用インタフェースの通信経路を介して、物理層側レジスタ部のうち、制御側レジスタ部としてエミュレーションしたレジスタ部に上位レイヤ側装置からのアクセスがあると、当該上位レイヤ側装置からのアクセスに返信出力しない動作モードに物理層集積回路部を設定して、当該アクセスに応じた制御側レジスタ部の内容を返信出力するものである。

この発明によれば、複数のレジスタ部からなる物理層側レジスタ部を有し、上位レイヤ用インタフェースの通信経路を介した上位レイヤ側装置からのアクセスに応じて物理層側レジスタ部の内容を返信出力する物理層集積回路部と、物理層側レジスタ部に含まれるレジスタ部の構成及び機能をエミュレーションした制御側レジスタ部を有し、物理層集積回路部と共通の上位レイヤ用インタフェースの通信経路を介した上位レイヤ側装置からのアクセスに応じて制御側レジスタ部の内容を返信出力する制御集積回路部とを備え、制御集積回路部が、上位レイヤ用インタフェースの通信経路を介して、物理層側レジスタ部のうち、制御側レジスタ部としてエミュレーションしたレジスタ部に上位レイヤ側装置からのアクセスがあると、当該上位レイヤ側装置からのアクセスに返信出力しない動作モードに物理層集積回路部を設定して、当該アクセスに応じた制御側レジスタ部の内容を返信出力するので、上位レイヤ側装置からのレジスタに対するアクセスで、既存の物理層集積回路部のレジスタからの返信出力と制御集積回路部でエミュレーションしているレジスタからの返信出力が衝突（交錯）することをなくし、また物理層集積回路部でのみ検出される通信関連の高速系のエラーと制御集積回路部でのみ検出される送信用レーザ監視などの内部処理に関する低速系のエラーの発生に伴うレジスタ内容の不整合を解消することができるという効果がある。

実施の形態１．
図１は、この発明の実施の形態１によるトランシーバモジュールの構成を示す図であり、ＩＥＥＥ８０２．３ａｅに準拠した規格に対応する１０Ｇビットイーサネット（登録商標）用の光通信トランシーバモジュールを例に挙げている。本実施の形態による光通信用のトランシーバモジュール１は、大きく分けるとＤＣＵ２及びトランシーバ用１０Ｇｂ−ＰＨＹＩＣ（以下、ＰＨＹＩＣと称す）３から構成される。

ＤＣＵ（制御集積回路部）２及びＰＨＹＩＣ（物理層集積回路部）３は、汎用シリアルインタフェース用のバス、例えばＩ２Ｃ（International Institute for Communications）シリアルバス１０を介して接続されている。この汎用シリアルインタフェース用バス１０を介して、ＤＣＵ２とＰＨＹＩＣ３は、互いのＬＡＳＩ＿Ｓｔａｔｕｓレジスタにアクセス可能である。また、ＤＣＵ２及びＰＨＹＩＣ３は、ＩＥＥＥ８０２．３ａｅに対応したＭＤＩＯ（Management Data Input/Output）インタフェース回路６，７がＭＤＩＯインタフェース５を介してそれぞれ上位レイヤ側装置であるホスト４と通信接続する。

ＰＨＹＩＣ３は、ＭＤＩＯインタフェース回路７の他、ＩＥＥＥ８０２．３ａｅに準拠する、ＮＶレジスタ（図中、ＮＶＲと記す）８ａやＤＯＭレジスタ８ｂ、不図示のＬＡＳＩレジスタなどが構築されたＸＥＮＰＡＫレジスタ群（物理層側レジスタ部）８を有している。また、ＰＨＹＩＣ３は、エラーを検出すると、そのイベントに対応したエラービットをＰＨＹＩＣ３が有するＸＥＮＰＡＫレジスタ群８のＬＡＳＩ＿Ｓｔａｔｕｓレジスタに設定する。これと同時に、外部に対して当該エラーを特定するディジタル信号である、ＬＡＳＩ（Link Alarm Status Interrupt）と称するエラー信号（以下、ＬＡＳＩ信号１１と称する）を出力する。

なお、ＰＨＹＩＣ３では、後述するように、ＤＣＵ２上でＸＥＮＰＡＫレジスタ群８がソフトウエアエミュレーションされるため、ホスト４からのＭＤＩＯインタフェース５を介したＸＥＮＰＡＫレジスタ群８に対するアクセスに応答しないモードを有する。これにより、ホスト４からのトランシーバモジュール１のＸＥＮＰＡＫレジスタに対するアクセスで、ＰＨＹＩＣ３からの返信出力とＤＣＵ２からの返信出力が衝突することを防ぐことができる。図示の例では、ＰＨＹＩＣ３が当該モードにあることを示すため、ＸＥＮＰＡＫレジスタ群８を破線で表記し、バツ印を付している。

ＤＣＵ２は、ＭＤＩＯインタフェース回路６、ＳＲＡＭ９、ＣＰＵ１６、ＲＡＭ１７、タイマ（ＴＭ）１８、ウォッチドッグタイマ（ＷＴ）１９、ディジタル−アナログ変換器（ＤＡ）２０及びアナログ−ディジタル変換器（ＡＤ）２１を含んで構成される。ＳＲＡＭ９上には、ＰＨＹＩＣ３のＸＥＮＰＡＫレジスタ群８と同様の構成及び機能を有するＸＥＮＰＡＫレジスタ群（制御側レジスタ部）９ａが、ＣＰＵ１６が実行するソフトウエアによりエミュレーションされている。

ＣＰＵ（Central Processing Unit）１６は、演算や周辺機能を具現化するマイクロコンピュータとしてのＤＣＵ２の全体的な制御を行なう。ＲＡＭ１７は、ＣＰＵ１６が実行するソフトウエアプログラムの格納やワークエリアなどに使用される。また、ＣＰＵ１６は、タイマ１８及びウォッチドッグタイマ１９に時間を設定し、タイマ１８及びウォッチドッグタイマ１９から出力される割込み要求を受付けて所定の動作を行なうことによってデバイス全体の制御を行なう。

本実施の形態によるトランシーバモジュール１は、送信用レーザ１４ａ及び受信用素子１４ｂも備えており、これらを用いて光ケーブル１５ａ，１５ｂを介して外部とデータ送受信が可能である。送信用レーザ１４ａには、増幅器１３ａを介してＰＨＹＩＣ３から送信データが与えられ、ＰＨＹＩＣ３には、増幅器１３ｂを介して受信用素子１４ｂからの受信データが与えられる。

ＤＣＵ２は、例えば送信用レーザ１４ａやトランシーバモジュール１内の温度、送信用レーザ１４ａのバイアス、受信用素子１４ｂのバイアス、送信用レーザ１４ａの電源電圧を監視する。そして、送信用レーザ１４ａの出力が一定となるように送信用レーザ１４ａのバイアスを制御する。

また、ＤＣＵ２は、エラーを検出した場合、ＳＲＡＭ９上にエミュレーションしているＸＥＮＰＡＫレジスタ群９ａを構成するＬＡＳＩ（Link Alarm Status Interrupt）レジスタにエラーの検出を示すディジタル情報（エラーを特定するビット値）を書き込む。ホスト４は、このＸＥＮＰＡＫレジスタ群９ａ内の当該ＬＡＳＩレジスタの内容を読み込み、トランシーバモジュール１が継続して動作することが不適切と判断した場合、例えば当該トランシーバモジュール１を停止させる。

具体的には、ＤＣＵ２が異常を検出した場合、ホスト４に対してエラーの発生を警告するための信号であるＬＡＳＩ信号１２を与える。これを契機として、ホスト４はＭＤＩＯインタフェース５を介してＤＣＵ２のＸＥＮＰＡＫレジスタ群９ａを参照し、エラーが検出されたことを了知する。なお、ＬＡＳＩ信号１２は、例えばホスト４が認識するのに適した形態で表したトランシーバモジュール１で検出したエラーを特定するディジタル信号である。

次に、本実施の形態のＤＣＵによるＸＥＮＰＡＫレジスタのソフトウエアエミュレーションについて説明する。
トランシーバモジュール１において、ＤＣＵ２のＭＤＩＯインタフェース回路６及びＰＨＹＩＣ３のＭＤＩＯインタフェース回路７は、ＭＤＩＯインタフェース５を介してそれぞれホスト４に接続している。これにより、ホスト４からＭＤＩＯインタフェース５を介してＤＣＵ２及びＰＨＹＩＣ３におけるＸＥＮＰＡＫレジスタ群９ａ，８にアクセスすることができる。

そこで、本実施の形態によるＤＣＵ２及びＰＨＹＩＣ３では、ＤＣＵ２が、ＰＨＹＩＣ３のＸＥＮＰＡＫレジスタ群８をソフトウエアエミュレーションしている場合、ＭＤＩＯインタフェース５を介して、ホスト４などの外部装置からＰＨＹＩＣ３のＸＥＮＰＡＫレジスタ群８へアクセスがあっても、これに応答しないモードをＰＨＹＩＣ３に設定する。

具体的には、ＤＣＵ２が、ＰＨＹＩＣ３のＸＥＮＰＡＫレジスタ群８をソフトウエアエミュレーションするにあたり、Ｉ２Ｃシリアルバス１０を介して、ホスト４からのＸＥＮＰＡＫレジスタ群８へのアクセスに対する返信出力を遮断する設定を、ＰＨＹＩＣ３のＭＤＩＯインタフェース回路７に実行する。

これにより、ホスト４からのＸＥＮＰＡＫレジスタ群８，９ａに対するアクセスで、ＰＨＹＩＣ３における既存のＸＥＮＰＡＫレジスタ群８からの返信出力が遮断されるので、ＤＣＵ２でエミュレーションしているＸＥＮＰＡＫレジスタ群９ａからの返信出力と交錯することがない。

続いて、何らかのイベント（エラーイベントが発生）により、ＰＨＹＩＣ３におけるＸＥＮＰＡＫレジスタ群８と、ＤＣＵ２におけるＳＲＡＭ９上にソフトウエアエミュレーションされたＸＥＮＰＡＫレジスタ群９ａのそれぞれのＬＡＳＩ＿Ｓｔａｔｕｓレジスタの内容において矛盾が生じる不具合の解消する機能について説明する。

先ず、ＤＣＵ２とＰＨＹＩＣ３が担当する処理の違いにより、ＰＨＹＩＣ３が有するＬＡＳＩ＿Ｓｔａｔｕｓレジスタにおいては、通信関連の高速系のエラーフラグが有効であり、ＤＣＵ２が有するＬＡＳＩ＿Ｓｔａｔｕｓレジスタにおいては、送信用レーザ１４ａ監視などの内部処理関連の低速系のエラーフラグが有効となる。

ここで、高速系のエラーイベントが発生すると、ＰＨＹＩＣ３は、そのエラーを検出し、そのイベントに対応したエラービットをＰＨＹＩＣ３が有するＸＥＮＰＡＫレジスタ群８のＬＡＳＩ＿Ｓｔａｔｕｓレジスタに設定する。これと同時に、ＰＨＹＩＣ３は、外部に対して当該エラーを特定するディジタル信号であるＬＡＳＩ信号１１をＤＣＵ２に出力する。

ＤＣＵ２では、内部の外部割込み端子等にＬＡＳＩ信号１１を入力し、ＰＨＹＩＣ３におけるエラーイベントの発生を検出する。このあと、ＤＣＵ２は、ホスト４に対してＰＨＹＩＣ３側が検出した当該エラーについての二次的なＬＡＳＩ信号１２を生成してホスト４に出力する。これにより、ＰＨＹＩＣ３側が検出したエラーについてのエラーイベントが、ＤＣＵ２を介してホスト４に通知される。

また、この通知と同時に、ＤＣＵ２は、Ｉ２Ｃインタフェース１０を介して、ＰＨＹＩＣ３のＬＡＳＩ＿Ｓｔａｔｕｓレジスタの内容を、自己がエミュレーションするＬＡＳＩ＿Ｓｔａｔｕｓレジスタにコピーする。このとき、ＰＨＹＩＣ３は、Ｉ２Ｃインタフェース１０を介して、ＰＨＹＩＣ３におけるＸＥＮＰＡＫレジスタ群８、或いは少なくともＩＥＥＥレジスタとＸＥＮＰＡＫレジスタのうち、相互関係を有するレジスタにアクセスが可能な機能を有するものとする。

これにより、ＤＣＵ２のＬＡＳＩ＿Ｓｔａｔｕｓレジスタの内容とＰＨＹＩＣ３のＬＡＳＩ＿Ｓｔａｔｕｓレジスタの内容が一致し、それぞれのＬＡＳＩ＿Ｓｔａｔｕｓレジスタの内容において矛盾が生じることがない。

なお、ＤＣＵ２が、ＰＨＹＩＣ３のＬＡＳＩ＿Ｓｔａｔｕｓレジスタの内容を読み込むにあたり、ＩＥＥＥレジスタとＸＥＮＰＡＫレジスタの内、相互関係を有するレジスタの内容にＤＣＵ２がアクセスするための、それらの相互関係にあるＰＨＹＩＣ３におけるレジスタのレジスタビットを集約したミラーレジスタ（専用レジスタ部）を設けてもよい。

これにより、ＤＣＵ２は、前記ミラーレジスタに設定されたレジスタビットが集約された内容を読み込めば良く、より高速にＰＨＹＩＣ３のＬＡＳＩ＿Ｓｔａｔｕｓレジスタの内容を読み込むことが可能となる。

以上のように、この実施の形態１によれば、エラーの発生を示すビット値を設定するＬＡＳＩ＿Ｓｔａｔｕｓレジスタを含んでなるＸＥＮＰＡＫレジスタ群８を有するＰＨＹＩＣ３と、ＸＥＮＰＡＫレジスタ群８の構成及び機能をエミュレーションしたＸＥＮＰＡＫレジスタ群９ａを有するＤＣＵ２とを備え、ＤＣＵ２がＸＥＮＰＡＫレジスタ群８の構成及び機能をエミュレーションする間、ＰＨＹＩＣ３が、ホスト４からのＸＥＮＰＡＫレジスタ群８に対するアクセスに返信出力しない動作モードを備えたので、ホスト４からのＸＥＮＰＡＫレジスタ群に対するアクセスで、ＰＨＹＩＣ３における既存のＸＥＮＰＡＫレジスタ群８からの返信出力とＤＣＵ２でエミュレーションしているＸＥＮＰＡＫレジスタ群９ａからの返信出力が衝突（交錯）することがない。

また、ＰＨＹＩＣ３が、検出したエラーを特定するエラー信号をＤＣＵ２に出力し、ＤＣＵ２が、エラー信号に基づいてＰＨＹＩＣ３で検出されたエラーを特定し、当該エラーの発生をホスト４に通知すると共に、ＸＥＮＰＡＫレジスタ群８におけるＬＡＳＩ＿Ｓｔａｔｕｓレジスタの内容を、ＸＥＮＰＡＫレジスタ群９ａとしてエミュレーションするＬＡＳＩ＿Ｓｔａｔｕｓレジスタに書き込むので、ＰＨＹＩＣ３でのみ検出される通信関連の高速系のエラーとＤＣＵ２でのみ検出される送信用レーザ監視などの内部処理に関する低速系のエラーの発生に伴うレジスタ内容の不整合を解消することができる。

この発明の実施の形態１によるトランシーバモジュールの構成を示す図である。

符号の説明

１トランシーバモジュール、２ＤＣＵ（制御集積回路部）、３ＰＨＹＩＣ（物理層集積回路部）、４ホスト（上位レイヤ側装置）、５ＭＤＩＯインタフェース、６，７ＭＤＩＯインタフェース回路、８，９ａＸＥＮＰＡＫレジスタ群（物理層側レジスタ部、制御側レジスタ部）、８ａＮＶレジスタ、８ｂＤＯＭレジスタ、９ＳＲＡＭ、１０Ｉ２Ｃインタフェース、１１，１２ＬＡＳＩ信号、１３ａ，１３ｂ増幅器、１４ａ送信用レーザ、１４ｂ受信用素子、１５ａ，１５ｂ光ケーブル、１６ＣＰＵ、１７ＲＡＭ、１８タイマ（ＴＭ）、１９ウォッチドッグタイマ（ＷＴ）、２０ディジタル−アナログ変換器（ＤＡ）、２１アナログ−ディジタル変換器（ＡＤ）。

Claims

複数のレジスタ部からなる物理層側レジスタ部を有し、上位レイヤ用インタフェースの通信経路を介した上位レイヤ側装置からのアクセスに応じて前記物理層側レジスタ部の内容を返信出力する物理層集積回路部と、
前記物理層側レジスタ部に含まれるレジスタ部の構成及び機能をエミュレーションした制御側レジスタ部を有し、前記物理層集積回路部と共通の上位レイヤ用インタフェースの通信経路を介した前記上位レイヤ側装置からのアクセスに応じて前記制御側レジスタ部の内容を返信出力する制御集積回路部とを備え、
前記制御集積回路部は、前記上位レイヤ用インタフェースの通信経路を介して、前記物理層側レジスタ部のうち、前記制御側レジスタ部としてエミュレーションしたレジスタ部に前記上位レイヤ側装置からのアクセスがあると、当該上位レイヤ側装置からのアクセスに返信出力しない動作モードに前記物理層集積回路部を設定して、当該アクセスに応じた前記制御側レジスタ部の内容を返信出力するトランシーバモジュール。
物理層側レジスタ部は、エラーの発生を示すビット値を設定するエラーフラグレジスタ部を含んで構成され、
制御集積回路部は、前記エラーフラグレジスタ部を制御側レジスタ部としてエミュレーションし、
物理層集積回路部は、エラーを検出すると、検出した当該エラーの発生を示すビット値を前記エラーフラグレジスタ部に設定すると共に、検出した前記エラーを特定するエラー信号を前記制御集積回路部に出力し、
前記制御集積回路部は、前記物理層集積回路部からの当該エラー信号に基づいて前記物理層集積回路部で検出されたエラーを特定し、当該エラーの発生を前記上位レイヤ側装置に通知すると共に、前記上位レイヤ側装置から前記物理層側レジスタ部のエラーフラグレジスタ部にアクセスがあると、当該上位レイヤ側装置からのアクセスに返信出力しない動作モードに前記物理層集積回路部を設定し、前記物理層側レジスタ部のエラーフラグレジスタ部の内容を前記制御側レジスタ部でエミュレーションしているエラーフラグレジスタ部に書き込んで当該エラーフラグレジスタ部の内容を返信出力することを特徴とする請求項１記載のトランシーバモジュール。
物理層側レジスタ部のうち、同一の内容を保持する相互関係を有したレジスタ部の内容が集約して設定された専用レジスタ部を備え、
制御集積回路部は、前記物理層側レジスタ部のうち、同一の内容が保持される相互関係を有するエラーフラグレジスタ部については、前記専用レジスタ部を参照して当該内容を読み出し、制御側レジスタ部でエミュレーションしているエラーフラグレジスタ部に書き込むことを特徴とする請求項２記載のトランシーバモジュール。