JPH0895865A - 誤書込み防止装置 - Google Patents
誤書込み防止装置Info
- Publication number
- JPH0895865A JPH0895865A JP6229337A JP22933794A JPH0895865A JP H0895865 A JPH0895865 A JP H0895865A JP 6229337 A JP6229337 A JP 6229337A JP 22933794 A JP22933794 A JP 22933794A JP H0895865 A JPH0895865 A JP H0895865A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- write
- signal
- address
- writing
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Abstract
(57)【要約】
【目的】 ノイズ等によるメモリの誤書込みを防止す
る。 【構成】 メモリ２についてのＣＰＵ１からのアドレス
が所定値を示したときメモリ２の書込を許可し、この書
込許可状態のときにのみメモリ２の書込みを行うように
する。その所定値は、メモリ２によるアドレス空間に存
在しない空きアドレス値とする。 【効果】 アドレス値をデコーダでデコードした結果に
応じて書込許可レジスタ４をセット状態にする第１のス
テップと、アンド回路５の出力でメモリ２を書込許可状
態にするという第２のステップとの２つのステップによ
り誤書込みを防止するので、容易には書込許可状態にな
らず、ノイズ等によって誤書込みされることは極めて少
ない。
る。 【構成】 メモリ２についてのＣＰＵ１からのアドレス
が所定値を示したときメモリ２の書込を許可し、この書
込許可状態のときにのみメモリ２の書込みを行うように
する。その所定値は、メモリ２によるアドレス空間に存
在しない空きアドレス値とする。 【効果】 アドレス値をデコーダでデコードした結果に
応じて書込許可レジスタ４をセット状態にする第１のス
テップと、アンド回路５の出力でメモリ２を書込許可状
態にするという第２のステップとの２つのステップによ
り誤書込みを防止するので、容易には書込許可状態にな
らず、ノイズ等によって誤書込みされることは極めて少
ない。
Description
【０００１】
【産業上の利用分野】本発明は誤書込み防止装置に関
し、特にＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌＥｒａｓ
ａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａｄ Ｏｎｌ
ｙ Ｍｅｍｏｒｙ）やＮＶＲＡＭ（Ｎｏｎ―Ｖｏｌａｔ
ａｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）について誤書込みを防止する装置に関する。
し、特にＥＥＰＲＯＭ（ＥｌｅｃｔｒｉｃａｌＥｒａｓ
ａｂｌｅ Ｐｒｏｇｒａｍａｂｌｅ Ｒｅａｄ Ｏｎｌ
ｙ Ｍｅｍｏｒｙ）やＮＶＲＡＭ（Ｎｏｎ―Ｖｏｌａｔ
ａｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒ
ｙ）について誤書込みを防止する装置に関する。
【０００２】
【従来の技術】一般に、メモリはライトイネーブル信
号、チップセレクト信号、アウトプットイネーブル信
号、アドレス信号等の制御信号によりデータが書込まれ
る。すなわち、図３に示されているように、ＣＰＵ１に
はデータ端子ＤＡＴＡ、アドレス端子ＡＤ、メモリライ
ト端子ＭＥＭＷ（―）及びメモリリード端子ＭＥＭＲ
（―）が設けられている。また、ＮＶＲＡＭ等のメモリ
２にはデータ端子ＤＡＴＡ、アドレス端子ＡＤ、チップ
セレクト端子ＳＣ（―）、ライトイネーブル端子ＷＥ、
アウトプットイネーブル端子ＯＥ（―）とが設けられて
いる。なお、（―）はその信号が負論理信号であること
を示すものとし、以下の説明においても同様とする。
号、チップセレクト信号、アウトプットイネーブル信
号、アドレス信号等の制御信号によりデータが書込まれ
る。すなわち、図３に示されているように、ＣＰＵ１に
はデータ端子ＤＡＴＡ、アドレス端子ＡＤ、メモリライ
ト端子ＭＥＭＷ（―）及びメモリリード端子ＭＥＭＲ
（―）が設けられている。また、ＮＶＲＡＭ等のメモリ
２にはデータ端子ＤＡＴＡ、アドレス端子ＡＤ、チップ
セレクト端子ＳＣ（―）、ライトイネーブル端子ＷＥ、
アウトプットイネーブル端子ＯＥ（―）とが設けられて
いる。なお、（―）はその信号が負論理信号であること
を示すものとし、以下の説明においても同様とする。
【０００３】かかる構成において、ＣＰＵ１のアドレス
端子から送出されるアドレス信号９はアドレスデコーダ
７でデコードされてチップセレクト信号１１となり、メ
モリ２が選択される。そして、メモリ２に書込信号１２
が入力されアドレス信号９により示されたアドレスにデ
ータ８が書込まれる。ＣＰＵ１のメモリリード端子（Ｍ
ＥＭＲ）から読出信号１５が送出された場合は、アドレ
ス信号９により示されたアドレスからデータが読出され
る。
端子から送出されるアドレス信号９はアドレスデコーダ
７でデコードされてチップセレクト信号１１となり、メ
モリ２が選択される。そして、メモリ２に書込信号１２
が入力されアドレス信号９により示されたアドレスにデ
ータ８が書込まれる。ＣＰＵ１のメモリリード端子（Ｍ
ＥＭＲ）から読出信号１５が送出された場合は、アドレ
ス信号９により示されたアドレスからデータが読出され
る。
【０００４】すなわち、ＣＰＵ１からアドレス信号９と
書込信号１２が所定のタイミングで出力され、このアド
レスによってアドレスデコーダ７から出力されたチップ
セレクト信号１１により、特定のメモリ領域を選択する
ことでデータ８がメモリ２に書込まれるのである。
書込信号１２が所定のタイミングで出力され、このアド
レスによってアドレスデコーダ７から出力されたチップ
セレクト信号１１により、特定のメモリ領域を選択する
ことでデータ８がメモリ２に書込まれるのである。
【０００５】ところで、かかる構成においてチップセレ
クト信号１１がノイズ等によってイネーブル状態になる
と、誤ってデータが書込まれてしまう場合があった。
クト信号１１がノイズ等によってイネーブル状態になる
と、誤ってデータが書込まれてしまう場合があった。
【０００６】この不都合を解決する公知技術として、特
開平４―２７４５３９号公報がある。これについて、図
面を参照して説明する。図４は同公報に記載されている
誤書込み防止装置の構成を示すブロック図であり、図３
と同等部分は同一符号により示されている。
開平４―２７４５３９号公報がある。これについて、図
面を参照して説明する。図４は同公報に記載されている
誤書込み防止装置の構成を示すブロック図であり、図３
と同等部分は同一符号により示されている。
【０００７】図に示されている誤書込み防止装置は、Ｃ
ＰＵ１からのデータが特定の値になったときにフリップ
フロップ４０をセットし、これによりアンド回路５の出
力でメモリ２を書込許可状態にするのである。つまり、
フリップフロップ４０をセットする第１のステップと、
アンド回路５の出力でメモリ２を書込許可状態にすると
いう第２のステップとの２つのステップにより誤書込み
を防止しているのである。かかる構成によれば、容易に
は書込許可状態にならないため、ノイズによって誤書込
みされることは極めて少ない。
ＰＵ１からのデータが特定の値になったときにフリップ
フロップ４０をセットし、これによりアンド回路５の出
力でメモリ２を書込許可状態にするのである。つまり、
フリップフロップ４０をセットする第１のステップと、
アンド回路５の出力でメモリ２を書込許可状態にすると
いう第２のステップとの２つのステップにより誤書込み
を防止しているのである。かかる構成によれば、容易に
は書込許可状態にならないため、ノイズによって誤書込
みされることは極めて少ない。
【０００８】
【発明が解決しようとする課題】上述した公知技術によ
れば、ＣＰＵからのデータが特定の値になったときに書
込みを許可している。そのため、ＣＰＵはメモリを書込
む時以外の時にその特定のデータを出力することができ
ない。したがって、ＣＰＵの出力するデータが制限を受
けるという欠点がある。
れば、ＣＰＵからのデータが特定の値になったときに書
込みを許可している。そのため、ＣＰＵはメモリを書込
む時以外の時にその特定のデータを出力することができ
ない。したがって、ＣＰＵの出力するデータが制限を受
けるという欠点がある。
【０００９】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はＣＰＵの出力
するデータが制限を受けることのない誤書込み防止装置
を提供することである。
るためになされたものであり、その目的はＣＰＵの出力
するデータが制限を受けることのない誤書込み防止装置
を提供することである。
【００１０】
【課題を解決するための手段】本発明による誤書込み防
止装置は、メモリについてのアドレス値が所定の値を示
したとき前記メモリの書込を許可する書込許可手段を含
み、この書込許可状態のときにのみ前記メモリの書込み
を行うようにしたことを特徴とする。
止装置は、メモリについてのアドレス値が所定の値を示
したとき前記メモリの書込を許可する書込許可手段を含
み、この書込許可状態のときにのみ前記メモリの書込み
を行うようにしたことを特徴とする。
【００１１】
【作用】メモリについてのアドレス値が所定の値を示し
たときそのメモリの書込を許可し、この書込許可状態の
ときにのみメモリの書込みを行うようにする。その所定
の値は、そのメモリによるアドレス空間に存在しない空
きアドレス値とする。
たときそのメモリの書込を許可し、この書込許可状態の
ときにのみメモリの書込みを行うようにする。その所定
の値は、そのメモリによるアドレス空間に存在しない空
きアドレス値とする。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１３】図１は本発明による誤書込み防止装置の一
実施例の構成を示すブロック図であり、図３及び図４と
同等部分は同一符号により示されている。本例の装置が
図４の装置と異なる点は、データではなくアドレス値が
予め定められた値を示したときにメモリの書込を許可す
る点である。これにより、ＣＰＵの出力するデータが制
限を受けることがないのである。以下、詳細に説明す
る。
実施例の構成を示すブロック図であり、図３及び図４と
同等部分は同一符号により示されている。本例の装置が
図４の装置と異なる点は、データではなくアドレス値が
予め定められた値を示したときにメモリの書込を許可す
る点である。これにより、ＣＰＵの出力するデータが制
限を受けることがないのである。以下、詳細に説明す
る。
【００１４】図において、アドレスデコーダ３はＣＰＵ
１からのアドレス信号をデコードするものであり、アド
レス信号が予め定められた値になったとき書込許可レジ
スタセット信号６をイネーブル状態にし、それ以外の値
の時にはチップセレクト信号１１をイネーブル状態にす
るものである。
１からのアドレス信号をデコードするものであり、アド
レス信号が予め定められた値になったとき書込許可レジ
スタセット信号６をイネーブル状態にし、それ以外の値
の時にはチップセレクト信号１１をイネーブル状態にす
るものである。
【００１５】書込許可レジスタ４は、書込許可レジスタ
セット信号６がイネーブル状態になったときにセットさ
れるものであり、その出力である書込許可信号１４はア
ンド回路５の入力の一方に入力される。このレジスタ４
は、例えばＲＳ型フリップフロップやＤ型フリップフロ
ップにより構成される。なお、図中のＳ（―）はセット
端子、Ｒ（―）はリセット端子である。
セット信号６がイネーブル状態になったときにセットさ
れるものであり、その出力である書込許可信号１４はア
ンド回路５の入力の一方に入力される。このレジスタ４
は、例えばＲＳ型フリップフロップやＤ型フリップフロ
ップにより構成される。なお、図中のＳ（―）はセット
端子、Ｒ（―）はリセット端子である。
【００１６】アンド回路５は、その２つの入力信号が共
にイネーブル状態になったときにオン状態となり、ライ
トイネーブル信号１３を送出するものである。また、ラ
イトイネーブル信号１３は、書込許可レジスタ４のリセ
ット端子Ｒ（―）にも入力され、これによってレジスタ
４はリセット状態になる。
にイネーブル状態になったときにオン状態となり、ライ
トイネーブル信号１３を送出するものである。また、ラ
イトイネーブル信号１３は、書込許可レジスタ４のリセ
ット端子Ｒ（―）にも入力され、これによってレジスタ
４はリセット状態になる。
【００１７】かかる構成において、ＣＰＵ１からデータ
８をメモリ２に書込む場合、ＣＰＵ１からアドレス信号
９とメモリ書込信号１２を所定のタイミングで出力させ
つつ、アドレス信号９を受けてアドレスデコーダ３から
の書込レジスタセット信号６が書込許可レジスタ４に保
持されることにより、イネーブル状態になった書込許可
信号１４がアンド回路５に入力される。アンド回路５は
書込許可信号１４が入力されるとオン状態となり、誤書
込防止回路１０はメモリ２へのデータ書込みを許可する
状態になる。
８をメモリ２に書込む場合、ＣＰＵ１からアドレス信号
９とメモリ書込信号１２を所定のタイミングで出力させ
つつ、アドレス信号９を受けてアドレスデコーダ３から
の書込レジスタセット信号６が書込許可レジスタ４に保
持されることにより、イネーブル状態になった書込許可
信号１４がアンド回路５に入力される。アンド回路５は
書込許可信号１４が入力されるとオン状態となり、誤書
込防止回路１０はメモリ２へのデータ書込みを許可する
状態になる。
【００１８】アドレス信号９とメモリ書込信号１２とが
ＣＰＵ１から出力されると、アドレスデコーダ３からの
チップセレクト信号１１によりメモリ２の所定領域が選
択される。それと共に、メモリ書込信号１２はアンド回
路５を通過し、ライトイネーブル信号１３としてメモリ
２に入力されて指定された領域にデータ８が書込まれ
る。
ＣＰＵ１から出力されると、アドレスデコーダ３からの
チップセレクト信号１１によりメモリ２の所定領域が選
択される。それと共に、メモリ書込信号１２はアンド回
路５を通過し、ライトイネーブル信号１３としてメモリ
２に入力されて指定された領域にデータ８が書込まれ
る。
【００１９】ライトイネーブル信号１３は書込許可状態
でメモリライト動作が実行されたときにのみ有効にな
る。また、ライトイネーブル信号１３がイネーブル状態
になると、書込許可レジスタ４はリセットされる。書込
許可レジスタ４がリセットされれば、書込許可信号１４
はディセーブル状態になり、アンド回路５をオフ状態に
する。これにより、書込許可状態が解除され、書込禁止
状態になる。
でメモリライト動作が実行されたときにのみ有効にな
る。また、ライトイネーブル信号１３がイネーブル状態
になると、書込許可レジスタ４はリセットされる。書込
許可レジスタ４がリセットされれば、書込許可信号１４
はディセーブル状態になり、アンド回路５をオフ状態に
する。これにより、書込許可状態が解除され、書込禁止
状態になる。
【００２０】次に、以上の動作について図２を参照して
説明する。図２は図１の各部の動作を示すタイムチャー
トであり、図１と同等部分は同一符号により示されてい
る。
説明する。図２は図１の各部の動作を示すタイムチャー
トであり、図１と同等部分は同一符号により示されてい
る。
【００２１】図においては、アドレス信号９、書込許可
レジスタセット信号６、チップセレクト信号１１、書込
信号１２、書込許可信号１４、ライトイネーブル信号１
３及びデータ８とが示されている。
レジスタセット信号６、チップセレクト信号１１、書込
信号１２、書込許可信号１４、ライトイネーブル信号１
３及びデータ８とが示されている。
【００２２】図に示されているように本例の装置では、
ＣＰＵの２マシンサイクルに対応する２つのライト動作
期間Ｃ１及びＣ２によりメモリに対する書込みが行われ
るのであり、Ｃ３が書込許可状態の期間である。
ＣＰＵの２マシンサイクルに対応する２つのライト動作
期間Ｃ１及びＣ２によりメモリに対する書込みが行われ
るのであり、Ｃ３が書込許可状態の期間である。
【００２３】まず、ライト動作期間Ｃ１において、アド
レス信号９によるアドレス値が予め定められた値を示し
たとき、アドレスデコーダ３からの書込許可レジスタセ
ット信号６がイネーブル状態になる。
レス信号９によるアドレス値が予め定められた値を示し
たとき、アドレスデコーダ３からの書込許可レジスタセ
ット信号６がイネーブル状態になる。
【００２４】次に、書込許可レジスタセット信号６がイ
ネーブル状態になったことで、ライト動作期間Ｃ２にお
いて、書込許可レジスタ４がセット状態になる。する
と、書込許可信号１４がイネーブル状態になりアンド回
路５に入力される。アンド回路５は書込許可信号１４が
入力されるとオン状態となり、ライトイネーブル信号１
３がイネーブル状態になる。これにより、メモリ２への
データ書込みが可能になる。この状態が書込許可状態の
期間Ｃ３であり、アドレス信号９により指定されたアド
レスに、データ８がメモリに書込まれる。
ネーブル状態になったことで、ライト動作期間Ｃ２にお
いて、書込許可レジスタ４がセット状態になる。する
と、書込許可信号１４がイネーブル状態になりアンド回
路５に入力される。アンド回路５は書込許可信号１４が
入力されるとオン状態となり、ライトイネーブル信号１
３がイネーブル状態になる。これにより、メモリ２への
データ書込みが可能になる。この状態が書込許可状態の
期間Ｃ３であり、アドレス信号９により指定されたアド
レスに、データ８がメモリに書込まれる。
【００２５】ライトイネーブル信号１３がイネーブル状
態になったため、書込許可レジスタ４がリセット状態に
なる。よって、時刻Ｔ１において書込許可信号１４及び
ライトイネーブル信号１３がディセーブル状態になり、
書込許可状態が解除される。このように、書込許可レジ
スタ４がすぐにリセットされるため、確実に誤書込みが
防止できる。再度メモリ２の書込みを行いたい場合は、
以上と同じ動作を繰返せば良い。
態になったため、書込許可レジスタ４がリセット状態に
なる。よって、時刻Ｔ１において書込許可信号１４及び
ライトイネーブル信号１３がディセーブル状態になり、
書込許可状態が解除される。このように、書込許可レジ
スタ４がすぐにリセットされるため、確実に誤書込みが
防止できる。再度メモリ２の書込みを行いたい場合は、
以上と同じ動作を繰返せば良い。
【００２６】以上の動作において、書込信号１２はライ
ト動作期間Ｃ１及びＣ２を通してイネーブル状態になっ
ている。つまり、ＣＰＵの２マシンサイクルの間、書込
信号１２はイネーブル状態のままである。よって、ＣＰ
Ｕからみれば、書込許可レジスタ４をセットする第１の
ステップと、アンド回路５の出力でメモリ２を書込許可
状態にするという第２のステップとの２つのステップに
より誤書込みを防止しているのである。かかる構成によ
れば容易には書込許可状態にならないため、ノイズによ
って誤書込みされることは極めて少ないのである。
ト動作期間Ｃ１及びＣ２を通してイネーブル状態になっ
ている。つまり、ＣＰＵの２マシンサイクルの間、書込
信号１２はイネーブル状態のままである。よって、ＣＰ
Ｕからみれば、書込許可レジスタ４をセットする第１の
ステップと、アンド回路５の出力でメモリ２を書込許可
状態にするという第２のステップとの２つのステップに
より誤書込みを防止しているのである。かかる構成によ
れば容易には書込許可状態にならないため、ノイズによ
って誤書込みされることは極めて少ないのである。
【００２７】しかも、データではなく、アドレスが予め
定められた値になったときにのみ書込を許可しているた
め、ＣＰＵの出力するデータが制限を受けることはない
のである。
定められた値になったときにのみ書込を許可しているた
め、ＣＰＵの出力するデータが制限を受けることはない
のである。
【００２８】ここで、予め定められたアドレスの値は、
メモリ２によるアドレス空間に存在しない空きアドレス
値にすれば良い。すなわち、本来存在しないアドレス値
にすれば良い。そして、例えばアドレスデコーダ３の出
力の下位ビット側をチップセレクト信号１１用に、上位
ビット側を書込許可レジスタセット信号６に夫々割当
て、下位ビット側をユーザに使用させ、上位ビット側は
メーカのみが使用すれば良い。
メモリ２によるアドレス空間に存在しない空きアドレス
値にすれば良い。すなわち、本来存在しないアドレス値
にすれば良い。そして、例えばアドレスデコーダ３の出
力の下位ビット側をチップセレクト信号１１用に、上位
ビット側を書込許可レジスタセット信号６に夫々割当
て、下位ビット側をユーザに使用させ、上位ビット側は
メーカのみが使用すれば良い。
【００２９】かかる構成によれば、メーカにおいて装置
出荷前に不揮発性メモリに書込んでおいたデータを、出
荷後にユーザが誤って書替えてしまうことを防止でき
る。また、揮発性メモリについても、２４時間電源オン
の状態で使用される装置においてメーカ側がメモリに書
込んだデータをユーザが誤って書替えてしまうことを防
止できる。
出荷前に不揮発性メモリに書込んでおいたデータを、出
荷後にユーザが誤って書替えてしまうことを防止でき
る。また、揮発性メモリについても、２４時間電源オン
の状態で使用される装置においてメーカ側がメモリに書
込んだデータをユーザが誤って書替えてしまうことを防
止できる。
【００３０】つまり、メーカ側が使用できるメモリ空間
とユーザ側が使用できるメモリ空間とを区分けしてお
き、メーカ側が使用できるメモリ空間にのみ本発明を適
用すれば、その空間に書込まれたデータが破壊されるこ
とがなくなるのである。
とユーザ側が使用できるメモリ空間とを区分けしてお
き、メーカ側が使用できるメモリ空間にのみ本発明を適
用すれば、その空間に書込まれたデータが破壊されるこ
とがなくなるのである。
【００３１】
【発明の効果】以上説明したように本発明は、メモリに
ついてのアドレス値が所定の値を示したときにのみ書込
を許可することにより、ＣＰＵの出力するデータが制限
を受けることなく誤書込みを防止することができるとい
う効果がある。
ついてのアドレス値が所定の値を示したときにのみ書込
を許可することにより、ＣＰＵの出力するデータが制限
を受けることなく誤書込みを防止することができるとい
う効果がある。
【図１】本発明の実施例による誤書込み防止装置の構成
を示すブロック図である。
を示すブロック図である。
【図２】図１の誤書込み防止装置の動作を示すタイムチ
ャートである。
ャートである。
【図３】メモリとＣＰＵとの一般的な関係を示すブロッ
ク図である。
ク図である。
【図４】従来の誤書込み防止装置の構成を示すブロック
図である。
図である。
１ ＣＰＵ ２ メモリ ３ アドレスデコーダ ４ 書込許可レジスタ ５ アンド回路 ６ 書込許可レジスタセット信号 ８ データ ９ アドレス信号 １１ チップセレクト信号 １２ 書込信号 １３ ライトイネーブル信号 １４ 書込許可信号
Claims (4)
- 【請求項１】 メモリについてのアドレス値が所定の値
を示したとき前記メモリの書込を許可する書込許可手段
を含み、この書込許可状態のときにのみ前記メモリの書
込みを行うようにしたことを特徴とする誤書込み防止装
置。 - 【請求項２】 前記所定の値は、前記メモリによるアド
レス空間に存在しない空きアドレス値であることを特徴
とする請求項１記載の誤書込み防止装置。 - 【請求項３】 前記書込許可手段は、前記アドレス値を
デコードするデコーダと、このデコード結果を保持する
保持回路とを含み、この保持回路の保持内容に応じて前
記メモリの書込みを許可することを特徴とする請求項１
又は２記載の誤書込み防止装置。 - 【請求項４】 前記保持回路は、前記メモリの書込が行
われたときにその保持内容がリセットされることを特徴
とする請求項３記載の誤書込み防止装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229337A JPH0895865A (ja) | 1994-09-26 | 1994-09-26 | 誤書込み防止装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6229337A JPH0895865A (ja) | 1994-09-26 | 1994-09-26 | 誤書込み防止装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0895865A true JPH0895865A (ja) | 1996-04-12 |
Family
ID=16890582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6229337A Withdrawn JPH0895865A (ja) | 1994-09-26 | 1994-09-26 | 誤書込み防止装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0895865A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7213120B2 (en) | 2003-03-26 | 2007-05-01 | Sanyo Electric Co., Ltd. | Circuit for prevention of unintentional writing to a memory, and semiconductor device equipped with said circuit |
-
1994
- 1994-09-26 JP JP6229337A patent/JPH0895865A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7213120B2 (en) | 2003-03-26 | 2007-05-01 | Sanyo Electric Co., Ltd. | Circuit for prevention of unintentional writing to a memory, and semiconductor device equipped with said circuit |
| CN100336024C (zh) * | 2003-03-26 | 2007-09-05 | 三洋电机株式会社 | 误写入防止电路及包含该误写入防止电路的半导体器件 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020115 |