JPH0895865A - 誤書込み防止装置 - Google Patents

誤書込み防止装置

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JPH0895865A
JPH0895865A JP6229337A JP22933794A JPH0895865A JP H0895865 A JPH0895865 A JP H0895865A JP 6229337 A JP6229337 A JP 6229337A JP 22933794 A JP22933794 A JP 22933794A JP H0895865 A JPH0895865 A JP H0895865A
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JP
Japan
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memory
write
signal
address
writing
Prior art date
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Withdrawn
Application number
JP6229337A
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English (en)
Inventor
Hiromasa Tanaka
宏昌 田中
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NEC Engineering Ltd
Original Assignee
NEC Engineering Ltd
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Publication date
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Abstract

(57)【要約】 【目的】 ノイズ等によるメモリの誤書込みを防止す
る。 【構成】 メモリ2についてのCPU1からのアドレス
が所定値を示したときメモリ2の書込を許可し、この書
込許可状態のときにのみメモリ2の書込みを行うように
する。その所定値は、メモリ2によるアドレス空間に存
在しない空きアドレス値とする。 【効果】 アドレス値をデコーダでデコードした結果に
応じて書込許可レジスタ4をセット状態にする第1のス
テップと、アンド回路5の出力でメモリ2を書込許可状
態にするという第2のステップとの2つのステップによ
り誤書込みを防止するので、容易には書込許可状態にな
らず、ノイズ等によって誤書込みされることは極めて少
ない。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は誤書込み防止装置に関
し、特にEEPROM(ElectricalEras
able Programable Read Onl
y Memory)やNVRAM(Non―Volat
aile Random Access Memor
y)について誤書込みを防止する装置に関する。
【0002】
【従来の技術】一般に、メモリはライトイネーブル信
号、チップセレクト信号、アウトプットイネーブル信
号、アドレス信号等の制御信号によりデータが書込まれ
る。すなわち、図3に示されているように、CPU1に
はデータ端子DATA、アドレス端子AD、メモリライ
ト端子MEMW(―)及びメモリリード端子MEMR
(―)が設けられている。また、NVRAM等のメモリ
2にはデータ端子DATA、アドレス端子AD、チップ
セレクト端子SC(―)、ライトイネーブル端子WE、
アウトプットイネーブル端子OE(―)とが設けられて
いる。なお、(―)はその信号が負論理信号であること
を示すものとし、以下の説明においても同様とする。
【0003】かかる構成において、CPU1のアドレス
端子から送出されるアドレス信号9はアドレスデコーダ
7でデコードされてチップセレクト信号11となり、メ
モリ2が選択される。そして、メモリ2に書込信号12
が入力されアドレス信号9により示されたアドレスにデ
ータ8が書込まれる。CPU1のメモリリード端子(M
EMR)から読出信号15が送出された場合は、アドレ
ス信号9により示されたアドレスからデータが読出され
る。
【0004】すなわち、CPU1からアドレス信号9と
書込信号12が所定のタイミングで出力され、このアド
レスによってアドレスデコーダ7から出力されたチップ
セレクト信号11により、特定のメモリ領域を選択する
ことでデータ8がメモリ2に書込まれるのである。
【0005】ところで、かかる構成においてチップセレ
クト信号11がノイズ等によってイネーブル状態になる
と、誤ってデータが書込まれてしまう場合があった。
【0006】この不都合を解決する公知技術として、特
開平4―274539号公報がある。これについて、図
面を参照して説明する。図4は同公報に記載されている
誤書込み防止装置の構成を示すブロック図であり、図3
と同等部分は同一符号により示されている。
【0007】図に示されている誤書込み防止装置は、C
PU1からのデータが特定の値になったときにフリップ
フロップ40をセットし、これによりアンド回路5の出
力でメモリ2を書込許可状態にするのである。つまり、
フリップフロップ40をセットする第1のステップと、
アンド回路5の出力でメモリ2を書込許可状態にすると
いう第2のステップとの2つのステップにより誤書込み
を防止しているのである。かかる構成によれば、容易に
は書込許可状態にならないため、ノイズによって誤書込
みされることは極めて少ない。
【0008】
【発明が解決しようとする課題】上述した公知技術によ
れば、CPUからのデータが特定の値になったときに書
込みを許可している。そのため、CPUはメモリを書込
む時以外の時にその特定のデータを出力することができ
ない。したがって、CPUの出力するデータが制限を受
けるという欠点がある。
【0009】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的はCPUの出力
するデータが制限を受けることのない誤書込み防止装置
を提供することである。
【0010】
【課題を解決するための手段】本発明による誤書込み防
止装置は、メモリについてのアドレス値が所定の値を示
したとき前記メモリの書込を許可する書込許可手段を含
み、この書込許可状態のときにのみ前記メモリの書込み
を行うようにしたことを特徴とする。
【0011】
【作用】メモリについてのアドレス値が所定の値を示し
たときそのメモリの書込を許可し、この書込許可状態の
ときにのみメモリの書込みを行うようにする。その所定
の値は、そのメモリによるアドレス空間に存在しない空
きアドレス値とする。
【0012】
【実施例】次に、本発明について図面を参照して説明す
る。
【0013】図1は本発明による誤書込み防止装置の一
実施例の構成を示すブロック図であり、図3及び図4と
同等部分は同一符号により示されている。本例の装置が
図4の装置と異なる点は、データではなくアドレス値が
予め定められた値を示したときにメモリの書込を許可す
る点である。これにより、CPUの出力するデータが制
限を受けることがないのである。以下、詳細に説明す
る。
【0014】図において、アドレスデコーダ3はCPU
1からのアドレス信号をデコードするものであり、アド
レス信号が予め定められた値になったとき書込許可レジ
スタセット信号6をイネーブル状態にし、それ以外の値
の時にはチップセレクト信号11をイネーブル状態にす
るものである。
【0015】書込許可レジスタ4は、書込許可レジスタ
セット信号6がイネーブル状態になったときにセットさ
れるものであり、その出力である書込許可信号14はア
ンド回路5の入力の一方に入力される。このレジスタ4
は、例えばRS型フリップフロップやD型フリップフロ
ップにより構成される。なお、図中のS(―)はセット
端子、R(―)はリセット端子である。
【0016】アンド回路5は、その2つの入力信号が共
にイネーブル状態になったときにオン状態となり、ライ
トイネーブル信号13を送出するものである。また、ラ
イトイネーブル信号13は、書込許可レジスタ4のリセ
ット端子R(―)にも入力され、これによってレジスタ
4はリセット状態になる。
【0017】かかる構成において、CPU1からデータ
8をメモリ2に書込む場合、CPU1からアドレス信号
9とメモリ書込信号12を所定のタイミングで出力させ
つつ、アドレス信号9を受けてアドレスデコーダ3から
の書込レジスタセット信号6が書込許可レジスタ4に保
持されることにより、イネーブル状態になった書込許可
信号14がアンド回路5に入力される。アンド回路5は
書込許可信号14が入力されるとオン状態となり、誤書
込防止回路10はメモリ2へのデータ書込みを許可する
状態になる。
【0018】アドレス信号9とメモリ書込信号12とが
CPU1から出力されると、アドレスデコーダ3からの
チップセレクト信号11によりメモリ2の所定領域が選
択される。それと共に、メモリ書込信号12はアンド回
路5を通過し、ライトイネーブル信号13としてメモリ
2に入力されて指定された領域にデータ8が書込まれ
る。
【0019】ライトイネーブル信号13は書込許可状態
でメモリライト動作が実行されたときにのみ有効にな
る。また、ライトイネーブル信号13がイネーブル状態
になると、書込許可レジスタ4はリセットされる。書込
許可レジスタ4がリセットされれば、書込許可信号14
はディセーブル状態になり、アンド回路5をオフ状態に
する。これにより、書込許可状態が解除され、書込禁止
状態になる。
【0020】次に、以上の動作について図2を参照して
説明する。図2は図1の各部の動作を示すタイムチャー
トであり、図1と同等部分は同一符号により示されてい
る。
【0021】図においては、アドレス信号9、書込許可
レジスタセット信号6、チップセレクト信号11、書込
信号12、書込許可信号14、ライトイネーブル信号1
3及びデータ8とが示されている。
【0022】図に示されているように本例の装置では、
CPUの2マシンサイクルに対応する2つのライト動作
期間C1及びC2によりメモリに対する書込みが行われ
るのであり、C3が書込許可状態の期間である。
【0023】まず、ライト動作期間C1において、アド
レス信号9によるアドレス値が予め定められた値を示し
たとき、アドレスデコーダ3からの書込許可レジスタセ
ット信号6がイネーブル状態になる。
【0024】次に、書込許可レジスタセット信号6がイ
ネーブル状態になったことで、ライト動作期間C2にお
いて、書込許可レジスタ4がセット状態になる。する
と、書込許可信号14がイネーブル状態になりアンド回
路5に入力される。アンド回路5は書込許可信号14が
入力されるとオン状態となり、ライトイネーブル信号1
3がイネーブル状態になる。これにより、メモリ2への
データ書込みが可能になる。この状態が書込許可状態の
期間C3であり、アドレス信号9により指定されたアド
レスに、データ8がメモリに書込まれる。
【0025】ライトイネーブル信号13がイネーブル状
態になったため、書込許可レジスタ4がリセット状態に
なる。よって、時刻T1において書込許可信号14及び
ライトイネーブル信号13がディセーブル状態になり、
書込許可状態が解除される。このように、書込許可レジ
スタ4がすぐにリセットされるため、確実に誤書込みが
防止できる。再度メモリ2の書込みを行いたい場合は、
以上と同じ動作を繰返せば良い。
【0026】以上の動作において、書込信号12はライ
ト動作期間C1及びC2を通してイネーブル状態になっ
ている。つまり、CPUの2マシンサイクルの間、書込
信号12はイネーブル状態のままである。よって、CP
Uからみれば、書込許可レジスタ4をセットする第1の
ステップと、アンド回路5の出力でメモリ2を書込許可
状態にするという第2のステップとの2つのステップに
より誤書込みを防止しているのである。かかる構成によ
れば容易には書込許可状態にならないため、ノイズによ
って誤書込みされることは極めて少ないのである。
【0027】しかも、データではなく、アドレスが予め
定められた値になったときにのみ書込を許可しているた
め、CPUの出力するデータが制限を受けることはない
のである。
【0028】ここで、予め定められたアドレスの値は、
メモリ2によるアドレス空間に存在しない空きアドレス
値にすれば良い。すなわち、本来存在しないアドレス値
にすれば良い。そして、例えばアドレスデコーダ3の出
力の下位ビット側をチップセレクト信号11用に、上位
ビット側を書込許可レジスタセット信号6に夫々割当
て、下位ビット側をユーザに使用させ、上位ビット側は
メーカのみが使用すれば良い。
【0029】かかる構成によれば、メーカにおいて装置
出荷前に不揮発性メモリに書込んでおいたデータを、出
荷後にユーザが誤って書替えてしまうことを防止でき
る。また、揮発性メモリについても、24時間電源オン
の状態で使用される装置においてメーカ側がメモリに書
込んだデータをユーザが誤って書替えてしまうことを防
止できる。
【0030】つまり、メーカ側が使用できるメモリ空間
とユーザ側が使用できるメモリ空間とを区分けしてお
き、メーカ側が使用できるメモリ空間にのみ本発明を適
用すれば、その空間に書込まれたデータが破壊されるこ
とがなくなるのである。
【0031】
【発明の効果】以上説明したように本発明は、メモリに
ついてのアドレス値が所定の値を示したときにのみ書込
を許可することにより、CPUの出力するデータが制限
を受けることなく誤書込みを防止することができるとい
う効果がある。
【図面の簡単な説明】
【図1】本発明の実施例による誤書込み防止装置の構成
を示すブロック図である。
【図2】図1の誤書込み防止装置の動作を示すタイムチ
ャートである。
【図3】メモリとCPUとの一般的な関係を示すブロッ
ク図である。
【図4】従来の誤書込み防止装置の構成を示すブロック
図である。
【符号の説明】
1 CPU 2 メモリ 3 アドレスデコーダ 4 書込許可レジスタ 5 アンド回路 6 書込許可レジスタセット信号 8 データ 9 アドレス信号 11 チップセレクト信号 12 書込信号 13 ライトイネーブル信号 14 書込許可信号

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 メモリについてのアドレス値が所定の値
    を示したとき前記メモリの書込を許可する書込許可手段
    を含み、この書込許可状態のときにのみ前記メモリの書
    込みを行うようにしたことを特徴とする誤書込み防止装
    置。
  2. 【請求項2】 前記所定の値は、前記メモリによるアド
    レス空間に存在しない空きアドレス値であることを特徴
    とする請求項1記載の誤書込み防止装置。
  3. 【請求項3】 前記書込許可手段は、前記アドレス値を
    デコードするデコーダと、このデコード結果を保持する
    保持回路とを含み、この保持回路の保持内容に応じて前
    記メモリの書込みを許可することを特徴とする請求項1
    又は2記載の誤書込み防止装置。
  4. 【請求項4】 前記保持回路は、前記メモリの書込が行
    われたときにその保持内容がリセットされることを特徴
    とする請求項3記載の誤書込み防止装置。
JP6229337A 1994-09-26 1994-09-26 誤書込み防止装置 Withdrawn JPH0895865A (ja)

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JP6229337A JPH0895865A (ja) 1994-09-26 1994-09-26 誤書込み防止装置

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JP6229337A JPH0895865A (ja) 1994-09-26 1994-09-26 誤書込み防止装置

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JPH0895865A true JPH0895865A (ja) 1996-04-12

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ID=16890582

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JP6229337A Withdrawn JPH0895865A (ja) 1994-09-26 1994-09-26 誤書込み防止装置

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7213120B2 (en) 2003-03-26 2007-05-01 Sanyo Electric Co., Ltd. Circuit for prevention of unintentional writing to a memory, and semiconductor device equipped with said circuit

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7213120B2 (en) 2003-03-26 2007-05-01 Sanyo Electric Co., Ltd. Circuit for prevention of unintentional writing to a memory, and semiconductor device equipped with said circuit
CN100336024C (zh) * 2003-03-26 2007-09-05 三洋电机株式会社 误写入防止电路及包含该误写入防止电路的半导体器件

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