JPH0512892A - 不揮発性メモリ装置 - Google Patents
不揮発性メモリ装置Info
- Publication number
- JPH0512892A JPH0512892A JP16416391A JP16416391A JPH0512892A JP H0512892 A JPH0512892 A JP H0512892A JP 16416391 A JP16416391 A JP 16416391A JP 16416391 A JP16416391 A JP 16416391A JP H0512892 A JPH0512892 A JP H0512892A
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- JP
- Japan
- Prior art keywords
- address
- memory
- data
- memory area
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- Pending
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- Storage Device Security (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】 電源のオン，オフ操作時，或いは瞬時停電時
等の過渡状態時におけるコントロール回路の誤動作で、
電気的に書換え可能な不揮発性メモリに対し誤って書込
みモードが設定されたとき、特定のデータが格納されて
いるメモリ領域への書込みが行われるのを禁止し、特定
データの破壊を防止する。 【構成】 メモリセルアレイ２内に、特定データの書込
み領域のスタートアドレスSA, エンドアドレスEAを保持
するメモリ領域2a,2b を設け、またこのメモリ領域2a,2
b に格納されているスタートアドレスSA, エンドアドレ
スEAと、書込みアクセスのために入力されたアドレスIA
との大小関係を求めて書換え可能領域か否かを判断する
比較回路９を設ける。
等の過渡状態時におけるコントロール回路の誤動作で、
電気的に書換え可能な不揮発性メモリに対し誤って書込
みモードが設定されたとき、特定のデータが格納されて
いるメモリ領域への書込みが行われるのを禁止し、特定
データの破壊を防止する。 【構成】 メモリセルアレイ２内に、特定データの書込
み領域のスタートアドレスSA, エンドアドレスEAを保持
するメモリ領域2a,2b を設け、またこのメモリ領域2a,2
b に格納されているスタートアドレスSA, エンドアドレ
スEAと、書込みアクセスのために入力されたアドレスIA
との大小関係を求めて書換え可能領域か否かを判断する
比較回路９を設ける。
Description
【０００１】
【産業上の利用分野】本発明は電気的に書換え可能な不
揮発性メモリ（EEPROM；Electrically Erasable and Pr
ogramable Read Only Memory) 装置に関する。
揮発性メモリ（EEPROM；Electrically Erasable and Pr
ogramable Read Only Memory) 装置に関する。
【０００２】
【従来の技術】一般的に電気的書換え可能な不揮発性メ
モリ装置においては、メモリセルアレイに高い電圧を印
加し、その閾値を変更することによりメモリセルアレイ
内の格納内容を変えることが可能であり、格納し終える
と電源を遮断してもメモリセルアレイ内の内容はそのま
ま保存されるようになっている。ところでメモリセルア
レイに高電圧を印加する方法として従来高電圧用の電源
端子を設け、これに外部電源を接続して高電圧を印加す
る手段、或いはIC内部に昇圧回路を設けて５Ｖ用の内部
電源電圧を昇圧させる手段等がある。
モリ装置においては、メモリセルアレイに高い電圧を印
加し、その閾値を変更することによりメモリセルアレイ
内の格納内容を変えることが可能であり、格納し終える
と電源を遮断してもメモリセルアレイ内の内容はそのま
ま保存されるようになっている。ところでメモリセルア
レイに高電圧を印加する方法として従来高電圧用の電源
端子を設け、これに外部電源を接続して高電圧を印加す
る手段、或いはIC内部に昇圧回路を設けて５Ｖ用の内部
電源電圧を昇圧させる手段等がある。
【０００３】図４は従来における不揮発性メモリ装置を
示すブロック図であり、図中１は電気的に書換え可能な
不揮発性メモリ装置、２はメモリセルアレイ、３はアド
レスレジスタ、４はアドレスデコーダ、５はデータ入出
力部を示している。メモリセルアレイ２には各メモリ領
域毎に一連にアドレスが割り当てられており、所定アド
レスに該当するメモリ領域にアクセスする場合には、そ
のアドレスをアドレス入力端子７からアドレスレジスタ
３へ入力するようになっている。アドレスレジスタ３は
入力されたアドレスを保持し、これをアドレスデコーダ
４へ出力する。アドレスデコーダ４はこのアドレスをデ
コードし、メモリセルアレイ２のアドレス該当メモリ領
域を活性化するようになっている。
示すブロック図であり、図中１は電気的に書換え可能な
不揮発性メモリ装置、２はメモリセルアレイ、３はアド
レスレジスタ、４はアドレスデコーダ、５はデータ入出
力部を示している。メモリセルアレイ２には各メモリ領
域毎に一連にアドレスが割り当てられており、所定アド
レスに該当するメモリ領域にアクセスする場合には、そ
のアドレスをアドレス入力端子７からアドレスレジスタ
３へ入力するようになっている。アドレスレジスタ３は
入力されたアドレスを保持し、これをアドレスデコーダ
４へ出力する。アドレスデコーダ４はこのアドレスをデ
コードし、メモリセルアレイ２のアドレス該当メモリ領
域を活性化するようになっている。
【０００４】一方コントロール回路６は書込みのための
アクセスか、或いは読み出しのためのアクセスかを判断
してデータ入出力部５を制御し、書込みのためのアクセ
スの場合には、データ入出力端子８からデータ入出力部
５へ入力されたデータをメモリセルアレイ２の該当メモ
リ領域に書込み、また読み出しのためのアクセスの場合
には、メモリセルアレイ２の該当メモリ領域のデータを
データ入出力部５を通じてデータ入出力端子８から外部
に出力するようになっている。
アクセスか、或いは読み出しのためのアクセスかを判断
してデータ入出力部５を制御し、書込みのためのアクセ
スの場合には、データ入出力端子８からデータ入出力部
５へ入力されたデータをメモリセルアレイ２の該当メモ
リ領域に書込み、また読み出しのためのアクセスの場合
には、メモリセルアレイ２の該当メモリ領域のデータを
データ入出力部５を通じてデータ入出力端子８から外部
に出力するようになっている。
【０００５】
【発明が解決しようとする課題】ところでこのような従
来装置にあっては、例えば端子に外部電源を接続して高
電圧を得る手段の場合、メモリセルへ高電圧を印加する
際の電源のオン，オフ時、その他瞬時停電時等の過渡状
態時にはコントロール回路６から出力される信号が不安
定となり、メモリセルアレイ２に対し誤って書込みモー
ドが設定され、書込みによって既にメモリセルアレイ２
内に格納されているデータを破壊してしまう可能性があ
った。このような危険性は昇圧回路を利用する手段の場
合にも同様に発生する虞れがある。
来装置にあっては、例えば端子に外部電源を接続して高
電圧を得る手段の場合、メモリセルへ高電圧を印加する
際の電源のオン，オフ時、その他瞬時停電時等の過渡状
態時にはコントロール回路６から出力される信号が不安
定となり、メモリセルアレイ２に対し誤って書込みモー
ドが設定され、書込みによって既にメモリセルアレイ２
内に格納されているデータを破壊してしまう可能性があ
った。このような危険性は昇圧回路を利用する手段の場
合にも同様に発生する虞れがある。
【０００６】この対策として ａ．入力端子にプルアップ, プルダウン抵抗を付与して
電圧の安定を図る手段、 ｂ．電源検出回路をIC内部に設け、又は外付けすること
によってデータ入出力部５を制御する手段が採られてい
る。しかしこのような手段では完全に誤書込みから格納
データを保護するには十分とはいえなかった。
電圧の安定を図る手段、 ｂ．電源検出回路をIC内部に設け、又は外付けすること
によってデータ入出力部５を制御する手段が採られてい
る。しかしこのような手段では完全に誤書込みから格納
データを保護するには十分とはいえなかった。
【０００７】本発明はかかる事情に鑑みなされたもので
あって、その目的とするところは書込みアクセスを行う
べく入力されたアドレスに該当するメモリ領域が書換え
を行ってもよい領域、即ち書換え可能領域か否かを判断
することによって特定の格納データについてその破損を
防止するようにした不揮発性メモリ装置を提供するにあ
る。
あって、その目的とするところは書込みアクセスを行う
べく入力されたアドレスに該当するメモリ領域が書換え
を行ってもよい領域、即ち書換え可能領域か否かを判断
することによって特定の格納データについてその破損を
防止するようにした不揮発性メモリ装置を提供するにあ
る。
【０００８】
【課題を解決するための手段】本発明に係る不揮発性メ
モリ装置は、少なくとも１以上のアドレスを保持するメ
モリ領域を備え、このメモリ領域に破壊されては困る特
定データが格納されているメモリ領域の最初のアドレス
及び／又は最後のアドレスを格納しておき、書込みアク
セスを行うべくアドレスが入力されたとき、このアドレ
スを前記最初のアドレス，最後のアドレスとその大，小
関係を比較し、書換え可能領域か否かを判断する比較回
路を設ける。
モリ装置は、少なくとも１以上のアドレスを保持するメ
モリ領域を備え、このメモリ領域に破壊されては困る特
定データが格納されているメモリ領域の最初のアドレス
及び／又は最後のアドレスを格納しておき、書込みアク
セスを行うべくアドレスが入力されたとき、このアドレ
スを前記最初のアドレス，最後のアドレスとその大，小
関係を比較し、書換え可能領域か否かを判断する比較回
路を設ける。
【０００９】
【作用】本発明装置にあってはこれによって、メモリ領
域に対する書込みのためのアクセスがあった場合、その
アドレスと特定データが格納されているメモリ領域に割
り付けられているアドレスとの大小関係を比較回路にて
比較し、特定データが格納されているメモリ領域への書
込みを阻止し、特定データが破損されるのを防止するこ
とが可能となる。
域に対する書込みのためのアクセスがあった場合、その
アドレスと特定データが格納されているメモリ領域に割
り付けられているアドレスとの大小関係を比較回路にて
比較し、特定データが格納されているメモリ領域への書
込みを阻止し、特定データが破損されるのを防止するこ
とが可能となる。
【００１０】
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。図１は本発明に係る不揮発性メモリ
装置のブロック図であり、図中１は電気的に書換え可能
な不揮発性メモリ装置を示している。２はマトリックス
状に配列されたメモリセルアレイ、３はアドレスレジス
タ、４はアドレスデコーダ、５はデータ入出力部を示し
ている。
具体的に説明する。図１は本発明に係る不揮発性メモリ
装置のブロック図であり、図中１は電気的に書換え可能
な不揮発性メモリ装置を示している。２はマトリックス
状に配列されたメモリセルアレイ、３はアドレスレジス
タ、４はアドレスデコーダ、５はデータ入出力部を示し
ている。
【００１１】メモリセルアレイ２の各メモリ領域には一
連のアドレスが割り当てられており、所定アドレスに該
当するメモリ領域へのアクセスはそのアドレスをアドレ
ス入力端子７からアドレスレジスタ３へ入力することに
より行われるようになっている。
連のアドレスが割り当てられており、所定アドレスに該
当するメモリ領域へのアクセスはそのアドレスをアドレ
ス入力端子７からアドレスレジスタ３へ入力することに
より行われるようになっている。
【００１２】アドレス入力端子７からアドレスレジスタ
３に入力されたアドレスは、ここに保持され、次いでア
ドレスデコーダ４にデコードされた後、メモリセルアレ
イ２内の該当アドレスを活性化するようになっている。
コントロール回路６はデータの書込みのためのアクセス
か、或いはデータ読み出しのためのアクセスかを判断
し、書込みモードの場合はデータ入出力端子８から入力
されたデータをデータ入出力部５を通じて該当メモリ領
域に格納し、また読み出しモードの場合は該当メモリ領
域に記憶されているデータをデータ入出力部５を通じて
データ入出力端子８から外部へ出力するようになってい
る。
３に入力されたアドレスは、ここに保持され、次いでア
ドレスデコーダ４にデコードされた後、メモリセルアレ
イ２内の該当アドレスを活性化するようになっている。
コントロール回路６はデータの書込みのためのアクセス
か、或いはデータ読み出しのためのアクセスかを判断
し、書込みモードの場合はデータ入出力端子８から入力
されたデータをデータ入出力部５を通じて該当メモリ領
域に格納し、また読み出しモードの場合は該当メモリ領
域に記憶されているデータをデータ入出力部５を通じて
データ入出力端子８から外部へ出力するようになってい
る。
【００１３】そして本発明装置にあっては、メモリセル
アレイ２にはデータを格納する本来のメモリ領域の外に
アドレス保持用のメモリ領域2a,2b が定められている。
メモリ領域2aにはメモリセルアレイ２中に定めた特定デ
ータが格納されているメモリ領域のスタートアドレスSA
が、またメモリ領域2bには同じくエンドアドレスEAが書
き込まれるようになっている。
アレイ２にはデータを格納する本来のメモリ領域の外に
アドレス保持用のメモリ領域2a,2b が定められている。
メモリ領域2aにはメモリセルアレイ２中に定めた特定デ
ータが格納されているメモリ領域のスタートアドレスSA
が、またメモリ領域2bには同じくエンドアドレスEAが書
き込まれるようになっている。
【００１４】これらメモリ領域2a,2b に対するデータの
書換えは、例えば特別な端子に10Ｖ程度の高電圧を印加
しなければ行えないように構成してあり、不注意な書換
えが行われないようになってある。
書換えは、例えば特別な端子に10Ｖ程度の高電圧を印加
しなければ行えないように構成してあり、不注意な書換
えが行われないようになってある。
【００１５】９は比較回路であって、アドレスレジスタ
３に書込みのためのアクセスを行うアドレスIAが保持さ
れると、このアドレスはアドレスデコーダ４に取り込ま
れると同時に比較回路９にも入力される。比較回路９に
は前記したメモリ領域2a,2bに格納されているスタート
アドレスSA、エンドアドレスEAが入力され、比較回路９
にてアドレスIAとアドレスSA,EA との大, 小関係を比較
し、指定されたアドレスに該当するメモリ領域がデータ
の書込み可能領域か否かを判断し、夫々に応じた信号を
メモリセルアレイ２，データ入出力部５へ出力するよう
になっている。
３に書込みのためのアクセスを行うアドレスIAが保持さ
れると、このアドレスはアドレスデコーダ４に取り込ま
れると同時に比較回路９にも入力される。比較回路９に
は前記したメモリ領域2a,2bに格納されているスタート
アドレスSA、エンドアドレスEAが入力され、比較回路９
にてアドレスIAとアドレスSA,EA との大, 小関係を比較
し、指定されたアドレスに該当するメモリ領域がデータ
の書込み可能領域か否かを判断し、夫々に応じた信号を
メモリセルアレイ２，データ入出力部５へ出力するよう
になっている。
【００１６】図２は比較回路９の具体的構成を示すブロ
ック図である。比較回路９は並列サブトラクタ11,12 及
びその出力が入力されるアンドゲート13を備えており、
サブトラクタ11の各Ａ端子にはエンドアドレスEAが、ま
た各Ｂ端子にはアドレスIAが夫々入力され、一方、サブ
トラクタ12の各Ａ端子にはアドレスIAが、また各Ｂ端子
にはスタートアドレスSAが入力されるようになってい
る。
ック図である。比較回路９は並列サブトラクタ11,12 及
びその出力が入力されるアンドゲート13を備えており、
サブトラクタ11の各Ａ端子にはエンドアドレスEAが、ま
た各Ｂ端子にはアドレスIAが夫々入力され、一方、サブ
トラクタ12の各Ａ端子にはアドレスIAが、また各Ｂ端子
にはスタートアドレスSAが入力されるようになってい
る。
【００１７】各サブトラクタ11,12 は夫々８ビット構成
となっており、例えばサブトラクタ11についてみると図
３に示す如くになる。図３はサブトラクタ11の具体的構
成を示すブロック図であり、FA0 〜FA7 は夫々フルアダ
ー回路を示している。フルアダー回路FA0 〜FA7 は夫々
３入力端子Ａ，Ｂ，Ｃを備えており、その入力端子Ａに
はアドレスレジスタ３からのアドレスIAが、また入力端
子ＢにはスタートアドレスSAが夫々入力され、更に入力
端子Ｃには夫々前段のフルアダー回路の出力端子（例え
ばフルアダー回路FA7 の入力端子Ｃにはフルアダー回路
FA6 の出力端子Ｃ）と接続されている。
となっており、例えばサブトラクタ11についてみると図
３に示す如くになる。図３はサブトラクタ11の具体的構
成を示すブロック図であり、FA0 〜FA7 は夫々フルアダ
ー回路を示している。フルアダー回路FA0 〜FA7 は夫々
３入力端子Ａ，Ｂ，Ｃを備えており、その入力端子Ａに
はアドレスレジスタ３からのアドレスIAが、また入力端
子ＢにはスタートアドレスSAが夫々入力され、更に入力
端子Ｃには夫々前段のフルアダー回路の出力端子（例え
ばフルアダー回路FA7 の入力端子Ｃにはフルアダー回路
FA6 の出力端子Ｃ）と接続されている。
【００１８】これによって８桁表示されているメモリセ
ルアレイ２のスタートアドレスSA、エンドアドレスEAと
アドレスIAとの減算を行って、その大, 小結果がアンド
ゲート13に出力され、下記(1),(2) の夫々に応じてアン
ドゲート13からコントロール回路６へ制御信号が出力さ
れるようになっている。
ルアレイ２のスタートアドレスSA、エンドアドレスEAと
アドレスIAとの減算を行って、その大, 小結果がアンド
ゲート13に出力され、下記(1),(2) の夫々に応じてアン
ドゲート13からコントロール回路６へ制御信号が出力さ
れるようになっている。
【００１９】(1) SA≦IA≦EAの場合 IAは書換えを必要としない特定データが格納されている
メモリ領域に割り付けられているアドレスであるから、
比較回路９からコントロール回路６へ書換え不可領域で
あることを示す制御信号が出力され、コントロール回路
６はデータ入出力部５に対しデータの書込みが行われな
いよう制御する。
メモリ領域に割り付けられているアドレスであるから、
比較回路９からコントロール回路６へ書換え不可領域で
あることを示す制御信号が出力され、コントロール回路
６はデータ入出力部５に対しデータの書込みが行われな
いよう制御する。
【００２０】(2) IA＜SA, IA＞EAの場合 IAは書換えを必要としない特定データが格納されている
メモリ領域に割り付けられていないアドレスであるか
ら、比較回路９からコントロール回路６へ書換え可能で
あることを示す制御信号が出力され、コントロール回路
６はデータ入出力部５に対してデータの書込みを行うべ
く制御する。
メモリ領域に割り付けられていないアドレスであるか
ら、比較回路９からコントロール回路６へ書換え可能で
あることを示す制御信号が出力され、コントロール回路
６はデータ入出力部５に対してデータの書込みを行うべ
く制御する。
【００２１】なお、上述の実施例はスタートアドレスSA
からエンドアドレスEA迄の間を書換えを要しないデータ
が格納されているメモリ領域として指定した場合を説明
したが、何らこれに限らず逆に書換え可能なメモリ領域
を指定してもよい。またアドレス用のメモリ領域の数も
必要に応じて２以上設けてもよいことは勿論である。
からエンドアドレスEA迄の間を書換えを要しないデータ
が格納されているメモリ領域として指定した場合を説明
したが、何らこれに限らず逆に書換え可能なメモリ領域
を指定してもよい。またアドレス用のメモリ領域の数も
必要に応じて２以上設けてもよいことは勿論である。
【００２２】
【発明の効果】以上の如く本発明に係る不揮発性メモリ
装置にあっては、メモリセルアレイ内に少なくとも２つ
のアドレスを保持するメモリ領域を設けることとしたか
ら、ここに書換えの必要のないメモリ領域の最初のアド
レス及び／又は最後のアドレスを格納しておくことによ
り、その後に書込みのアクセスのためアドレスが入力さ
れると、比較回路により両アドレスの大小関係が比較さ
れ、書込み可能領域か否かを判断し、書込み不可領域で
ある場合は書込みを禁止することとなり、書込みモード
時に誤って書換えを要しないデータが破壊される等の不
都合を確実に防止し得ることとなる。
装置にあっては、メモリセルアレイ内に少なくとも２つ
のアドレスを保持するメモリ領域を設けることとしたか
ら、ここに書換えの必要のないメモリ領域の最初のアド
レス及び／又は最後のアドレスを格納しておくことによ
り、その後に書込みのアクセスのためアドレスが入力さ
れると、比較回路により両アドレスの大小関係が比較さ
れ、書込み可能領域か否かを判断し、書込み不可領域で
ある場合は書込みを禁止することとなり、書込みモード
時に誤って書換えを要しないデータが破壊される等の不
都合を確実に防止し得ることとなる。
【図１】本発明に係る不揮発性メモリ装置を示すブロッ
ク図である。
ク図である。
【図２】本発明に係る不揮発性メモリ装置の比較回路の
具体的構成を示すブロック図である。
具体的構成を示すブロック図である。
【図３】図２に示すサブトラクタの具体的構成を示すブ
ロック図である。
ロック図である。
【図４】従来の不揮発性メモリ装置を示すブロック図で
ある。
ある。
１ 不揮発性メモリ装置 ２ メモリセルアレイ 2a,2b メモリ領域 ３ アドレスレジスタ ４ アドレスデコーダ ５ データ入出力部 ６ コントロール回路 ７ アドレス入力端子 ８ データ入出力端子 ９ 比較回路 11,12 サブトラクタ 13 アンドゲート FA0 〜FA7 フルアダー回路
Claims (1)
- 【特許請求の範囲】 【請求項１】 各メモリ領域に割り当てた一連のアドレ
スのうちから所定のアドレスを指定して該当メモリ領域
にアクセスするようにした電気的に書換え可能な不揮発
性メモリ装置において、予め定めた所定メモリ領域への
データの書込みを防止すべく、その領域の最初のアドレ
ス及び／又は最後のアドレスを記憶するメモリ領域と、
書込みのためのアドレスが入力されたとき、このアドレ
スと前記メモリ領域に記憶されているアドレスとの大，
小関係を求めて書換え可能なメモリ領域か否かを判断す
る比較回路とを具備することを特徴とする不揮発性メモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16416391A JPH0512892A (ja) | 1991-07-04 | 1991-07-04 | 不揮発性メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16416391A JPH0512892A (ja) | 1991-07-04 | 1991-07-04 | 不揮発性メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0512892A true JPH0512892A (ja) | 1993-01-22 |
Family
ID=15787928
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16416391A Pending JPH0512892A (ja) | 1991-07-04 | 1991-07-04 | 不揮発性メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0512892A (ja) |
-
1991
- 1991-07-04 JP JP16416391A patent/JPH0512892A/ja active Pending
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