JP4083064B2 - 不揮発性メモリ装置の誤動作防止回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電気的にデータ書き換え可能な不揮発性メモリ装置に関し、より詳しくは、メモリアレイからデータを読み出す第１読み出しモード、前記メモリアレイへデータを書き込むプログラムモード、前記メモリアレイのデータを消去する消去モード、及び、前記メモリアレイ以外のデータを読み出す第２読み出しモードを少なくとも含む複数の動作モードの中から、制御コマンドの入力に応じて１つの前記動作モードを設定し、その設定された前記動作モードで規定された処理を行う不揮発性メモリ装置の誤動作防止回路に関する。
【０００２】
【従来の技術】
データを不揮発的に且つ電気的に書き換え可能に記憶する半導体記憶装置の１つにフラッシュメモリがある。フラッシュメモリにおいては、メモリアレイへのデータの書き込み動作は、データ書き込み(プログラム)コマンドにより実行される。また、メモリアレイに書き込まれたデータの消去動作は、消去コマンドにより実行され、ブロック単位でメモリアレイの全てのメモリセルが同時に消去状態とされる。
【０００３】
そのため、フラッシュメモリに対して読み出し動作、書き込み(プログラム)動作、ブロック毎（またはセクタ毎）の消去動作等を行うためには、各動作に対応する制御コマンドを前もってフラッシュメモリに読み込み、コマンド状態解読回路にて動作内容を解読させる必要がある。フラッシュメモリは一般にデータ保持特性を高品位に保つために、書き込み／消去制御回路によって複雑な書き込み及び消去用のアルゴリズムに従って当該書き込み及び消去動作が制御される。また、書き込み動作や消去動作の開始や終了等の処理状態はステータスレジスタに格納されることから、ステータスレジスタの記憶内容を読み出すことで、書き込み／消去制御回路の現在の処理状態が外部から確認できる。フラッシュメモリの制御コマンドの一例を表１に示す。
【０００４】
【表１】
【０００５】
例えば、アレイ読み出し動作はフラッシュメモリが、データ端子（一般的にデータ入力とデータ出力は同じデータ端子を使用しているものが多い）を経由してコマンドデータ”ＦＦＨ”（「Ｈ」は、データが１６進表記であることを示す。）を受け取り、その後チップイネーブル信号ＣＥ＃、アウトプットイネーブル信号ＯＥ＃が共にアクティブとなると、メモリアレイからのデータの読み出しが開始され（信号名の「＃」は入力レベルが低レベル時にアクティブになる信号を便宜的に意味する。）、開始後から所定時間が経過すると、フラッシュメモリは、メモリアレイ内のアドレス入力端子の入力レベルに対応して指定されるアドレス領域に記憶されているデータをデータ端子から出力する。
【０００６】
各制御コマンドをフラッシュメモリに読み込ませるには、表１に示すコマンドに対応したコードをデータ端子に入力すると同時に、チップイネーブル信号ＣＥ＃、ライトイネーブル信号ＷＥ＃を共にアクティブにすればよい。
【０００７】
図１０（ａ）は、フラッシュメモリにおける１個のメモリセルを形成するメモリセルトランジスタの断面構造を概略的に示す図である。図１０（ａ）において、メモリセルトランジスタは、例えばｐ型半導体基板（またはウェル）の表面領域に形成される。例えば、ｎ型の不純物の注入された領域ソースＳ及びドレインＤと、ソースＳ及びドレインＤの間のチャンネル領域上にゲート絶縁膜を介して形成されるフローティングゲートＦＧと、フローティングゲートＦＧ上に層間絶縁膜を介して形成されるコントロールゲートＣＧを備えて構成される。フローティングゲートＦＧはその周囲が絶縁膜により取り囲まれており、電気的にフローティング状態とされている。図１０（ｂ）は、図１０（ａ）に示すメモリセルの電気的な等価回路図である。
【０００８】
図示しないが、コントロールゲートＣＧはワード線ＷＬに接続され、ワード線駆動回路（ローデコーダ）で駆動される。また、ドレインＤはビット線ＢＬに接続され、ビット線駆動回路（コラムデコーダ）及びセンスアンプ回路（センス回路）で駆動されるか、ビット線の電位をセンスアンプにて増幅し、メモリセルに記憶されているデータを読み出す。ソースＳは、通常、ソース線を介してソース線駆動回路に結合される。
【０００９】
フラッシュメモリにおいては、このメモリセルがアレイ状に配置され、１本のワード線ＷＬには１行のメモリセルが接続され、１本のビット線ＢＬには１列のメモリセルが配置されメモリセルアレイを形成している。図１０に示すメモリセルへのデータの書き込み、消去及び読み出しは、以下のようにして行なわれる。
【００１０】
書き込み時においては、コントロールゲートＣＧへ約１２Ｖの高電圧Ｖｐｐがワード線ＷＬを介して印加され、ドレインＤへはビット線ＢＬを介して約６Ｖの電圧が印加され、且つ、ソースＳへはソース線駆動回路により接地電位が印加される。この状態では、ドレインＤからソースＳへとチャンネル領域を介して電流が流れる。このドレインＤからの電流内の電荷がドレインＤの近傍に形成される高電界により励起され、ホットエレクトロンが発生する。このホットエレクトロンによりアバランシェ降伏が生じ、大量のホットエレクトロンが連鎖的に発生する。このアバランシェ降伏により発生したホットエレクトロンはコントロールゲートＣＧへ印加された高電圧によりフローティングゲートＦＧへ向って加速され、このフローティングゲートＦＧ内に注入し捕獲される。フローティングゲートに電子が捕獲された状態においてはこのメモリセルトランジスタの閾値電圧Ｖｔｈが正の方向へ移動する(データ「０」を記憶)。
【００１１】
消去時においては、コントロールゲートＣＧへは接地電位が印加され、ソースＳへはソース電位発生回路から約１２Ｖの高電圧Ｖｐｐが印加され、ドレインＤはフローティング状態とされる。この電圧印加状態においては、ゲート絶縁膜（極めて薄いトンネル絶縁膜）を介してフローティングゲートＦＧからソースＳへとトンネル現象により電子が引き抜かれる。フローティングゲートＦＧから電子が引き抜かれた状態においてはこのメモリセルトランジスタの閾値電圧Ｖｔｈが負の方向へ移動する(データ「１」を記憶)。上述のように、フローティングゲートＦＧに存在する電子の量に従ってメモリセルはデータ「０」と「１」を記憶する。尚、消去動作はメモリアレイを複数ブロックに分割してなるブロック毎に行われる（消去メカニズムやメモリアレイサイズによっては、メモリアレイ全体を一括して消去する場合もある）。
【００１２】
電源立ち上げ後や、リセット動作からの復帰後には、フラッシュメモリは、図１０のメモリセルのデータを読み出す動作モード（アレイ読み出しモード）になっている。このため、フラッシュメモリにプログラムコード等を格納しているコンピュータシステムにおいて、上記状況にあってＣＰＵは当該プログラムコードを読み出すことができる。しかし、ステータスレジスタ読み出しコマンドが発行されると、フラッシュメモリはステータスレジスタ読み出しモードになり、メモリアレイからのデータではなく、ステータスレジスタからのデータを出力するため、フラッシュメモリからデータ（プログラムやデータ等）を読み出していたＣＰＵは間違ったデータを読み込むことになる。このように、誤ってステータスレジスタ読み出しモードになるとコンピュータシステム（ＣＰＵ）は暴走（誤動作）を始める。
【００１３】
一方、消去コマンドまたはプログラムコマンドがフラッシュメモリに対して発行されると、書き込み／消去制御回路が消去動作または書き込み動作を開始する。書き込み／消去制御回路が消去動作または書き込み動作を開始すると、フラッシュメモリはステータスレジスタ読み出しモードに自動的になる。これは、プログラムモード或いは消去モード時において処理状態の確認のためにわざわざステータスレジスタ読み出しコマンドの入力を不要とするためである。従って、かかる正常な動作状況下では問題ないが、ノイズ等の影響で誤ってプログラムモード或いは消去モード状態となってしまうと、フラッシュメモリは間違ったデータを出力するため、それを読み込んだコンピュータシステム（ＣＰＵ）は暴走（誤動作）を始めることになる。
【００１４】
ここで、ステータスレジスタのビットの中でビット７（８番目のビット）は、アレイ読み出しモード等で書き込み／消去制御回路が待機状態にあると、「１」（Ｒｅａｄｙ）となっているが、書き込み／消去制御回路が消去動作または書き込み動作の制御を開始すると、ステータスレジスタのビット７は「０」（Ｂｕｓｙ）となり、消去動作や書き込み動作が完了すると、ビット７は再び「１」（Ｒｅａｄｙ）に戻り、消去動作や書き込み動作が完了したことを知らせる。
【００１５】
ステータスレジスタ読み出しモードから、メモリアレイからデータを読み出す動作モード（アレイ読み出しモード）に戻すには、アレイ読み出しコマンド（ＦＦＨ）を発行することで実現する。その後は、フラッシュメモリはメモリアレイからデータを読み出すことができるようになる。
【００１６】
図１１にフラッシュメモリの端子配置図の一例を示す。図１１は、フラッシュメモリが４８ピンＴＳＯＰパッケージに封止されている製品例を示す。
【００１７】
上記以外でステータスレジスタ読み出しモードになる場合として、以下の場合がある。ＶＰＰ端子（書き込み用、消去用高電圧の入力端子）を低レベルにすると、書き込み動作または消去動作が禁止されるが、フラッシュメモリはステータスレジスタ読み出しモードになり得る。また、ＷＰ＃端子（ライトプロテクト制御信号入力端子）を低レベルにすると、メモリアレイの特定のブロックへのデータの書き込み及び消去が禁止されるが、フラッシュメモリはステータスレジスタ読み出しモードになり得る。
【００１８】
それ以外では、特定のブロックへの書き込み動作と消去動作を禁止する方法として下記の特許文献１及び特許文献２に開示されている。特許文献１には、各ブロックに保護状態設定部を配置し、保護状態設定部に保護状態を必要とするブロックを設定すると、該当ブロックへの書き込み/消去が禁止され、保護状態設定部の保護状態を解除すると、該当ブロックへの書き込み/消去が可能になる方法が、特許文献２には、各ブロックに書き換え可能な不揮発性メモリを有する回路またはシステムにおいて、保護エリア指定部で保護状態を指定されたブロックへの書き込みがなされた場合ＷＥ＃端子へは高レベル信号のみが印加され、逆に、保護エリア指定部で保護状態を指定されなかったブロックへの書き込みがなされた場合ＷＥ＃端子へはアクティブな信号（低レベル）が印加され、コマンドとデータの書き込みがなされる事例が示されている。
【００１９】
しかし、上記２つの方法において、システムノイズ等により、万が一ＷＥ＃信号が誤ってアクティブ（低レベル）になる事態（誤書き込み状態）が起きると、保護エリア指定部では書き換え禁止で読み出しのみであることから、ＷＥ＃信号は高レベルに固定して使用することから、一旦、間違った制御コマンドが取り込まれると、ステータスレジスタ読み出しモード状態から復帰できない危険性がある。
【００２０】
【特許文献１】
特開平９−６９０６６号公報
【特許文献２】
特開２００２−３６６４３６号公報
【００２１】
【発明が解決しようとする課題】
電源立ち上げ時や通電時に突発的に発生するシステムノイズ等によりフラッシュメモリにＦＦＨ以外の制御コマンド（例えば、２０Ｈ、４０Ｈ、７０Ｈ）が誤って読み込まれると、フラッシュメモリは、ステータスレジスタ読み出しモードに自動的になる。その後に、チップイネーブル信号ＣＥ＃、アウトプットイネーブル信号ＯＥ＃を共にアクティブにするとステータスレジスタの読み出しが開始され、開始後から所定時間が経過すると、フラッシュメモリはステータスレジスタの値をデータ端子に出力する。
【００２２】
フラッシュメモリは、メモリアレイ内のアドレス入力端子の入力レベルに対応して指定されるアドレス領域に記憶されているデータ (プログラムコード等) をデータ端子に出力しなくなるので、このデータを読み込んでいるＣＰＵは暴走（誤動作）することになる。また、特許文献２に開示された各ブロックに書き換え可能な不揮発性メモリを有する回路またはシステムにおいて、保護エリア指定部で保護状態を指定されたブロックへの書き込みがなされた場合、書き換えが禁止され読み出し動作のみとなるためＷＥ＃端子へは高レベル信号のみが印加され、逆に、保護エリア指定部で保護状態を指定されなかったブロックへの書き込みがなされた場合ＷＥ＃端子へはアクティブな信号（低レベル）が印加され、制御コマンドと書き込みデータの読み込みがなされる事例が示されている。
【００２３】
この場合にも、電源立ち上げ時や通電時に突発的に発生するシステムノイズ等によりＷＥ＃信号レベルが変動して、万が一フラッシュメモリがＦＦＨ（アレイ読み出し／リセット）以外の制御コマンド（例えば、２０Ｈ、４０Ｈ、７０Ｈ）を誤って読み込むと、フラッシュメモリは、ステータスレジスタ読み出しモードに自動的になる。保護エリア指定部で保護状態を指定されたブロックへの書き込みがなされた場合ＷＥ＃端子へは通常、高レベル信号のみが印加されるので、フラッシュメモリはステータスレジスタ読み出しモードを解除することができない危険性がある。
【００２４】
本発明は、上記問題点に鑑みてなされたもので、その目的は、不揮発性メモリ装置において、メモリアレイのデータを読み出さなければならない状態において、システムノイズ等の影響により誤って回路内部の他のデータを読み出してしまう誤動作を防止する誤動作防止回路を提供し、フラッシュメモリにプログラムコード等を格納しているコンピュータシステムにおいて安定した動作を保証することにある。
【００２５】
【課題を解決するための手段】
この目的を達成するための本発明に係る不揮発性メモリ装置の誤動作防止回路は、メモリアレイからデータを読み出す第１読み出しモード（例えば、アレイ読み出しモード）、前記メモリアレイへデータを書き込むプログラムモード、前記メモリアレイのデータを消去する消去モード、及び、前記メモリアレイ以外のデータを読み出す第２読み出しモード（例えば、ステータスレジスタ読み出しモード）を少なくとも含む複数の動作モードの中から、制御コマンドの入力に応じて少なくとも１つの前記動作モードを設定し、その設定された前記動作モードで規定された処理を行う電気的にデータ書き換え可能な不揮発性メモリ装置の誤動作防止回路であって、所定のデータ保護のための制御信号によって前記プログラムモードと前記消去モードの設定が禁止されているデータ保護状態において、前記制御コマンドの入力内容に拘わらず前記第１読み出しモードを設定する動作モード強制回路を備えていることを第１の特徴とする。
【００２６】
更に、上記第１の特徴を有する本発明に係る不揮発性メモリ装置の誤動作防止回路において、前記メモリアレイの内の指定されたデータ保護領域のみ前記データ保護状態が有効となるように前記データ保護領域の指定を行うデータ保護領域指定部を備え、前記動作モード強制回路が、前記データ保護状態において、前記データ保護領域がアドレス入力により指定された場合に、前記制御コマンドの入力内容に拘わらず前記第１読み出しモードを設定することを第２の特徴とする。更に、前記動作モード強制回路が、前記制御信号によって前記プログラムモードと前記消去モードの設定が禁止されていない状態において、前記動作モードが前記制御コマンドの入力内容に応じて設定されることを許可することを第３の特徴とする。
【００２７】
より具体的には、本発明に係る不揮発性メモリ装置は、電源立ち上げ時や通電時に突発的に発生するシステムノイズ等により不揮発性メモリ装置がステータスレジスタ読み出しモードになることを禁止する動作モード強制回路を設け、万が一、ステータスレジスタ読み出しモードとなる制御コマンドを受け付けたとしても、前記不揮発性メモリがアレイ読み出しモードに強制的に設定されることを特徴とする。更に、前記不揮発性メモリのアレイ読み出しモードへの強制を解除して、フラッシュメモリがステータスレジスタ読み出しモードになることを許可する回路を設けている。
【００２８】
更に、この目的を達成するための本発明に係る不揮発性メモリ装置の誤動作防止回路は、メモリアレイからデータを読み出す第１読み出しモード（例えば、アレイ読み出しモード）、前記メモリアレイへデータを書き込むプログラムモード、前記メモリアレイのデータを消去する消去モード、及び、前記メモリアレイ以外のデータを読み出す第２読み出しモード（例えば、ステータスレジスタ読み出しモード）を少なくとも含む複数の動作モードの中から、制御コマンドの入力に応じて少なくとも１つの前記動作モードを設定し、その設定された前記動作モードで規定された処理を行う電気的にデータ書き換え可能な不揮発性メモリ装置の誤動作防止回路であって、所定のデータ保護のための制御信号によって前記プログラムモードと前記消去モードの設定が禁止されているデータ保護状態において、前記制御コマンドの入力レベルに拘わらず前記制御コマンドの入力回路内の内部レベルを前記第１読み出しモードに対応する内部レベルに強制的に設定する動作モード強制回路を備えていることを第４の特徴とする。
【００２９】
更に、上記第４の特徴を有する本発明に係る不揮発性メモリ装置の誤動作防止回路において、前記メモリアレイの内の指定されたデータ保護領域のみ前記データ保護状態が有効となるように前記データ保護領域の指定を行うデータ保護領域指定部を備え、前記動作モード強制回路は、前記データ保護状態において、前記データ保護領域がアドレス入力により指定された場合に、前記制御コマンドの入力レベルに拘わらず前記制御コマンドの入力回路内の内部レベルを前記第１読み出しモードに対応する内部レベルに強制的に設定することを第５の特徴とする。更に、前記動作モード強制回路は、前記制御信号によって前記プログラムモードと前記消去モードの設定が禁止されていない状態において、前記制御コマンドの入力回路内の内部レベルを前記制御コマンドの入力レベルに対応する内部レベルに設定することを第６の特徴とする。
【００３０】
上記第１乃至第６の特徴を有する本発明に係る不揮発性メモリ装置の誤動作防止回路によれば、電源立ち上げ時や通電時に突発的に発生するシステムノイズ等によりフラッシュメモリにアレイ読み出し／リセットコマンド（ＦＦＨ）以外の制御コマンド、例えば、ブロック消去コマンド（２０Ｈ）、プログラムコマンド（４０Ｈ）、ステータス読み出しコマンド（７０Ｈ）を誤って読み込んでしまうことがなく、フラッシュメモリはステータスレジスタ読み出しモードに過って設定されることがない。その結果、フラッシュメモリにプログラムコード等を格納しているコンピュータシステムにおいて、フラッシュメモリのアドレス端子から入力されるメモリアドレスの内容(プログラムコード)が正常にデータ端子から出力されることから、当該コンピュータシステムのＣＰＵは正常動作を続けるので、システムの暴走やＣＰＵの誤動作等による不揮発性メモリのデータの誤消去や誤書き込みを防止できる。
【００３１】
特に、上記第２または第５の特徴を有する本発明に係る不揮発性メモリ装置の誤動作防止回路によれば、更に保護領域指定部を持ち、前記制御信号が前記不揮発性メモリに対する消去・書き込みを禁止する状態に設定されている時、保護領域指定部が指定しない領域はアレイ読み出しモード以外の動作モードにもなることを許可するので、他の領域からステータスレジスタの内容を読み出すことができる。
【００３２】
特に、上記第３または第６の特徴を有する本発明に係る不揮発性メモリ装置の誤動作防止回路によれば、前記制御信号が前記不揮発性メモリに対する消去・書き込みを禁止する状態に設定されていない時、メモリアレイの全領域に対してアレイ読み出しモード以外の動作モードになることを許可するので、メモリアレイの全領域からステータスレジスタの内容を読み出すことができる。
【００３３】
【発明の実施の形態】
本発明に係る不揮発性メモリ装置の誤動作防止回路（以下、適宜「本発明回路」という。）の一実施の形態につき、図面に基づいて説明する。
【００３４】
先ず、本発明に係る不揮発性メモリ装置１の一構成例のブロック図を図１に示す。また、本発明回路２は、入力バッファ回路３内の回路に設置されるものである。尚、上記従来の技術で説明した不揮発性メモリ装置は本発明回路２を備えていない点で相違するがその他の構成は同じである。
【００３５】
ここで、不揮発性メモリ装置１として、メモリアレイ４からデータを読み出すアレイ読み出しモード（第１読み出しモードの一例）、メモリアレイ４へデータを書き込むプログラムモード、メモリアレイ４のデータを消去する消去モード、及び、メモリアレイ４以外のデータであるステータスレジスタ５に記憶されているデータを読み出すステータスレジスタ読み出しモード（第２読み出しモードの一例）等を少なくとも含む例えば上記表１に例示したような複数の動作モードの中から、データ端子から入力される制御コマンドに応じて少なくとも１つの前記動作モードを内部的に設定し、その設定された動作モードで規定された処理を行う電気的にデータ書き換え可能なフラッシュメモリを想定している。
【００３６】
本発明回路２の第１実施例を図２と図３により説明する。図２は、本発明回路２の回路構成を示すブロック図であり、本発明回路２は、入力バッファ回路３のデータ入力バッファ回路６で構成され、ＷＥ＃入力とＷＰ＃入力の各入力バッファ回路が関連する。ここで、データ入力バッファ回路６（動作モード強制回路２ａの一例）は、一般的にＷＥ＃端子（低レベル「０」でアクティブとなり、データ入力端子からのデータ入力（書き込みデータや制御コマンド）を内部に読み込む）からのＷＥ＃入力信号に加えて、ＷＰ＃端子（ライトプロテクト用端子）からのＷＰ＃入力信号（データ保護のための制御信号の一例で、独立して設けられたデータ保護機能専用の制御信号）でも制御するようにし、ＷＰ＃入力を低レベル「０」にすると、データ入力端子からのデータ入力を無効化する。これにより、制御コマンドの入力はできない。
【００３７】
併せて、図３のデータ入力バッファ回路６の論理回路図に示すように、外部からデータ入力端子（入力と出力は同じデータ端子を使用しているものが多い）へ与えられるデータ入力（制御コマンド）の入力レベルに拘わらず、ＷＰ＃入力を低レベル「０」にすると、ＯＲ（論理和）ゲート７の出力は高レベル「１」となる。また、ＷＰ＃入力が高レベル「１」の時は、ＷＥ＃端子を低レベル「０」にすると、ＯＲゲート７の出力にデータ入力（制御コマンド）の入力レベルに対応した内部レベルが現れる。従って、ＷＰ＃入力を低レベル「０」即ちアクティブ状態にしてプログラムモードと消去モードの設定を禁止するデータ保護状態すると、ＯＲゲート７の出力が強制的に高レベル「１」となり、データ入力が８ビットの場合、制御コマンド「ＦＦＨ」が入力された場合と同じ状態になる。そして、コマンド状態解読回路８は、この内部レベルで決定されるデータ「ＦＦＨ」（「ＦＦＨ」は、本実施の形態においてアレイ読み出し／リセットコマンドに対応）を受け取ったと判定する構成になっている。
【００３８】
上記構成により、ＷＰ＃入力によってデータ保護状態に設定されていれば、システムノイズ等により、データ入力端子上の入力レベルが、例えば制御コマンド「４０Ｈ」に相当するレベルとなり、同時にフラッシュメモリ１のチップイネーブル信号ＣＥ＃とライトイネーブル信号ＷＥ＃が共にアクティブになって、制御コマンド「４０Ｈ」を内部に読み込もうとしても、フラッシュメモリ１の内部レベル（ＯＲゲート７の出力）は、データ「ＦＦＨ」が強制的に設定されるので、誤って制御コマンド「４０Ｈ」に対応するプログラムモードに設定され、読み出しモードとしてステータスレジスタ読み出しモードに設定されずに、フラッシュメモリ１はアレイ読み出しモードになり、アドレス端子の入力レベルで指定されるアドレスのメモリアレイ４のデータをデータ端子に出力する。つまり、アドレス入力によりアクセスされたメモリアレイ４の内容(プログラムコード等)をデータ端子に出力するので、ＣＰＵは正常動作を続けることになる。尚、ＷＰ＃端子を高レベルにすれば、データ入力端子からのデータ入力が有効になり、外部データをデータ入力端子から内部に読み込むことができる。
【００３９】
本発明回路２の第２実施例を図４と図５により説明する。図４は、本発明回路２の回路構成を示すブロック図であり、本発明回路２は、入力バッファ回路３のデータ入力バッファ回路６とＷＥ＃入力の入力バッファ回路９で構成され、ＷＰ＃入力とＣＥ＃入力の各入力バッファ回路が関連する。データ入力バッファ回路６とＷＥ＃入力の入力バッファ回路９が動作モード強制回路２ａを形成している。図５は、ＷＥ＃入力の入力バッファ回路９の回路構成を示す論理回路図である。ここで、データ入力バッファ回路６は第１実施例と同じく図３に示す回路構成である。
【００４０】
ＷＰ＃入力を低レベル「０」にすると、図３と図５に示すように、ＷＥ＃端子からのＷＥ＃入力とデータ入力端子からのデータ入力を共に無効化する。第２実施例の構成により、ＷＰ＃入力によってデータ保護状態に設定されていれば、システムノイズ等により、データ入力端子上の入力レベルが、例えば制御コマンド「４０Ｈ」に相当するレベルとなり、同時にフラッシュメモリ１のチップイネーブル信号ＣＥ＃とライトイネーブル信号ＷＥ＃が共にアクティブになって、制御コマンド「４０Ｈ」を内部に読み込もうとしても、フラッシュメモリ１の内部レベル（ＯＲゲート７の出力）は、データ「ＦＦＨ」が強制的に設定されるので、誤って制御コマンド「４０Ｈ」に対応するプログラムモードに設定され、読み出しモードとしてステータスレジスタ読み出しモードに設定されずに、フラッシュメモリ１はアレイ読み出しモードになり、アドレス端子の入力レベルで指定されるアドレスのメモリアレイ４のデータをデータ端子に出力する。
【００４１】
第２実施例では、図５に示すように、ＷＥ＃入力の入力バッファ回路９にもＷＰ＃入力に応じた入力バッファ回路３内部のＷＰ＃１信号が入力されているので、万が一、入力バッファ回路３内部のＷＰ＃１信号にノイズが重畳し、データ入力バッファ６においてデータ入力の読み込みが発生しかかっても、ＷＥ＃入力の入力バッファ回路９の出力が高レベル「１」であるので、ＷＰ＃１信号のノイズの影響がＷＥ＃１信号に現れるのに遅延が生じ、ＷＰ＃１信号とＷＥ＃１信号が同時に内部ノイズの影響で低レベル「０」になる可能性は低くなるので、データ入力バッファ回路６のＯＲゲート７の出力は高レベル「１」が維持される。この結果、コマンド状態解読回路８は、この内部レベルで決定されるデータ「ＦＦＨ」（「ＦＦＨ」は、本実施の形態においてアレイ読み出し／リセットコマンドに対応）を受け取ったと判定し、フラッシュメモリ１はアレイ読み出しモードになり、アドレス端子の入力レベルで指定されるアドレスのメモリアレイ４の内容をデータ端子に出力する。つまり、アドレス入力によりアクセスされたメモリアレイ４の内容(プログラムコード等)をデータ端子に出力するので、ＣＰＵは正常動作を続けることになる。尚、ＷＰ＃端子を高レベルにすれば、データ入力端子からのデータ入力が有効になり、外部データをデータ入力端子から内部に読み込むことができる。
【００４２】
本発明回路２の第３実施例を図６と図７により説明する。図６は、本発明回路２の回路構成を示すブロック図であり、本発明回路２は、入力バッファ回路３のデータ入力バッファ回路６（動作モード強制回路２ａの一例）で構成され、ＷＥ＃入力の入力バッファ回路とＶＰＰ入力の入力バッファ回路１０が関連する。図７は、データ入力バッファ回路６の回路構成を示す論理回路図である。第１実施例との相違点は、ＷＰ＃端子からのＷＰ＃入力に替えて、書き込み・消去用の高電圧供給用のＶＰＰ端子からのＶＰＰ入力を用いている点である。尚、本実施形態のフラッシュメモリ１は、ＶＰＰ入力を低レベルにすると、プログラムモードと消去モードの設定を禁止するデータ保護状態になるように構成されている。
【００４３】
ＶＰＰ入力を低レベルにすると、ＶＰＰ入力の入力バッファ回路１０の出力である内部信号ＶＰＰ１も低レベル「０」となり、図７に示すデータ入力バッファ回路６において、データ入力端子からのデータ入力を無効化し、ＯＲゲート７の出力が強制的に高レベル「１」となり、データ入力が８ビットの場合、制御コマンド「ＦＦＨ」が入力された場合と同じ状態になる。これにより、制御コマンドの入力はできない。データ入力端子に入力された制御コマンドの入力内容に拘わらず、コマンド状態解読回路８は、ＯＲゲート７の出力で定まる内部レベルで決定されるデータ「ＦＦＨ」（「ＦＦＨ」は、本実施の形態においてアレイ読み出し／リセットコマンドに対応）を受け取ったと判定する。この結果、データ入力端子上の入力レベルが、例えば制御コマンド「４０Ｈ」に相当するレベルとなり、同時にフラッシュメモリ１のチップイネーブル信号ＣＥ＃とライトイネーブル信号ＷＥ＃が共にアクティブになって、制御コマンド「４０Ｈ」を内部に読み込もうとしても、フラッシュメモリ１の内部レベル（ＯＲゲート７の出力）は、データ「ＦＦＨ」が強制的に設定されるので、誤って制御コマンド「４０Ｈ」に対応するプログラムモードに設定され、読み出しモードとしてステータスレジスタ読み出しモードに設定されずに、フラッシュメモリ１はアレイ読み出しモードになり、アドレス端子の入力レベルで指定されるアドレスのメモリアレイ４のデータをデータ端子に出力する。つまり、アドレス入力によりアクセスされたメモリアレイ４の内容(プログラムコード等)をデータ端子に出力するので、ＣＰＵは正常動作を続けることになる。尚、ＶＰＰ入力を高レベルにすれば、データ入力端子からのデータ入力が有効になり、外部データをデータ入力端子から内部に読み込むことができる。
【００４４】
本発明回路２の第４実施例を図８と図９により説明する。図８は、本発明回路２の回路構成を示すブロック図であり、本発明回路２は、入力バッファ回路３のデータ入力バッファ回路６（動作モード強制回路２ａの一例）と保護領域指定部１１で構成され、ＷＥ＃入力とＷＰ＃入力の各入力バッファ回路が関連する。
【００４５】
ＷＰ＃端子のＷＰ＃入力を低レベル「０」にすると、ＷＰ＃入力の入力バッファ回路の出力である内部信号ＷＰ＃１も低レベル「０」となり、図９に示す保護領域指定部が指示するアドレス領域がアドレスＡ１９とＡ２０で指定されていると、保護領域指定部１１は内部信号ＷＰ２を高レベル「１」にして、データ入力端子からデータ入力バッファ回路６へデータ入力を無効化する。これにより、制御コマンドの入力はできない。図９では、説明の簡単化のため、アドレスＡ１９とＡ２０が共に高レベル「１」で指定される領域がデータ保護領域として指定されている場合の論理処理を模式的に示しており、実際の保護領域指定部１１の回路構成とは異なる。
【００４６】
併せて、図９のデータ入力バッファ回路６と保護領域指定部１１の論理回路図に示すように、外部からデータ入力端子（入力と出力は同じデータ端子を使用しているものが多い）へ与えられるデータ入力（制御コマンド）の入力レベルに拘わらず、ＷＰ＃入力を低レベル「０」にすると、ＯＲ（論理和）ゲート７の出力は高レベル「１」となる。また、ＷＰ＃入力が高レベル「１」の時は、ＷＥ＃端子を低レベル「０」にすると、ＯＲゲート７の出力にデータ入力（制御コマンド）の入力レベルに対応した内部レベルが現れる。従って、ＷＰ＃入力を低レベル「０」即ちアクティブ状態にしてプログラムモードと消去モードの設定を禁止するデータ保護状態すると、ＯＲゲート７の出力が強制的に高レベル「１」となり、データ入力が８ビットの場合、制御コマンド「ＦＦＨ」が入力された場合と同じ状態になる。そして、コマンド状態解読回路８は、この内部レベルで決定されるデータ「ＦＦＨ」（「ＦＦＨ」は、本実施の形態においてアレイ読み出し／リセットコマンドに対応）を受け取ったと判定する構成になっている。
【００４７】
上記構成により、ＷＰ＃入力によってデータ保護状態に設定されていれば、システムノイズ等により、データ入力端子上の入力レベルが、例えば制御コマンド「４０Ｈ」に相当するレベルとなり、同時にフラッシュメモリ１のチップイネーブル信号ＣＥ＃とライトイネーブル信号ＷＥ＃が共にアクティブになって、フラッシュメモリ１内部の保護領域指定部１１が指示するアドレス領域をアドレス入力が選択している時に、制御コマンド「４０Ｈ」を内部に読み込もうとしても、フラッシュメモリ１の内部レベル（ＯＲゲート７の出力）は、データ「ＦＦＨ」が強制的に設定されるので、誤って制御コマンド「４０Ｈ」に対応するプログラムモードに設定され、読み出しモードとしてステータスレジスタ読み出しモードに設定されずに、フラッシュメモリ１はアレイ読み出しモードになり、アドレス端子の入力レベルで指定されるアドレスのメモリアレイ４のデータをデータ端子に出力する。つまり、アドレス入力によりアクセスされたメモリアレイ４の内容(プログラムコード等)をデータ端子に出力するので、ＣＰＵは正常動作を続けることになる。尚、ＷＰ＃端子を高レベルにすれば、データ入力端子からのデータ入力が有効になり、外部データをデータ入力端子から内部に読み込むことができる。
【００４８】
次に、本発明回路の別実施形態につき説明する。
〈１〉上記実施の形態において、制御信号は、不揮発性メモリ装置１の外部からの入力信号であるＷＰ＃入力信号とＶＰＰ入力信号の場合を例示したが、必ずしもこれらの入力信号に限定されるものではない。制御信号は、制御コマンド等により不揮発性メモリ装置１の内部で生成される内部信号でもよい。例えば、特許文献１に開示されているように内部で発生される制御信号ＷＰ＃を使う構成にしてもよい。また、外部制御信号であるＷＰ＃入力やＶＰＰ入力を単独で用いるのではなく、両方の制御信号の状態を組み合わせて用いてもよい。
【００４９】
〈２〉更に別の実施形態として、ＶＰＰ入力を低レベル「０」にすると、メモリアレイ４の全ブロック（全領域）がアレイ読み出しモード以外の動作モードになることを禁止し、ＷＰ＃入力を低レベル「０」にすると、保護領域指定部１１が指定するメモリアレイ４の領域がアレイ読み出しモード以外のモードになることを禁止する回路構成にしてもよい。
【００５０】
〈３〉上記実施の形態では、第１、第２及び第４実施例の制御信号はＷＰ＃入力信号で、第３実施例の制御信号はＶＰＰ入力信号であったが、第２及び第４実施例の制御信号としてＶＰＰ入力信号を用いる構成であっても構わない。
【００５１】
〈４〉尚、上記実施形態では、ＶＰＰ入力信号の低レベル「０」の具体的な電圧レベルについては言及していないが、従来品との互換性をできる限り保つためにＶＰＰ入力信号の低レベル電位をＣＭＯＳレベルで定義するのも好ましい。
【００５２】
〈５〉ブロックロックコマンドとブロックロックダウン（ＬＯＣＫ−ＤＯＷＮ）コマンドを備える米国インテル社製のフラッシュメモリ（型番２８Ｆ１６０Ｃ３）のブロックロック(保護)情報またはブロックロックダウン情報を保護領域指定部１１として利用する構成にしてもよい。
【００５３】
〈６〉上記実施の形態では、不揮発性メモリ装置１として、独立した装置を想定していたが、マイクロコンピュータシステムの外部メモリとしてＣＰＵと同一半導体基板上にワンチップで形成され、不揮発性メモリ装置１がメモリコアとして機能する形態であっても構わない。
【００５４】
〈７〉上記実施の形態では、書き込み・消去用高電圧供給用のＶＰＰ端子を設け、当該ＶＰＰ端子からのＶＰＰ入力信号を用いる実施例を説明したが、不揮発性メモリ装置１は必ずしもＶＰＰ端子を備えていなくても構わない。また、書き込み・消去用高電圧は外部から直接供給される構成、或いは、内部で昇圧する構成の何れでも構わない。
【００５５】
〈８〉上記実施の形態では、動作モードを設定する制御コマンドはデータ端子から入力される構成としたが、制御コマンドは、例えば、専用の入力端子から入力する構成にしても構わない。この場合、第１乃至第４実施例で示したデータ入力バッファ回路に代えて当該制御コマンド入力用の入力バッファ回路に同様の回路構成を適用すればよい。尚、制御コマンドは表１に例示したコードに限定されるものではない。アレイ読み出しコマンドが「ＦＦＨ」でなければ、第１乃至第４実施例で示した回路構成の内、アレイ読み出コマンドの「０」となるビット箇所について出力レベルを反転するようにすればよい。また、コマンドのビット数も８ビットに限定されるものではない。
【００５６】
〈９〉また、上記実施の形態では、不揮発性メモリ装置１としてフラッシュメモリを想定したが、本発明回路は、フラッシュメモリ以外の電気的に書き換えが可能な不揮発性メモリ装置にも適用できる。
【００５７】
【発明の効果】
以上詳細に説明したように、本発明に係る不揮発性メモリ装置の誤動作防止回路によれば、電源立ち上げ時や通電時に突発的に発生するシステムノイズ等によりフラッシュメモリ(不揮発性メモリ装置)にＦＦＨ（アレイ読み出し／リセットコマンド）以外の制御コマンド（例えば、２０Ｈ、４０Ｈ、７０Ｈ）が誤って読み込まれることがないので、フラッシュメモリはアレイ読み出しモード以外の動作モードになることが無い。その結果、フラッシュメモリのアドレス信号が示すメモリアレイ上のアドレスの内容（プログラムコード）をデータ端子から出力するため、このデータを読み込んで動作するＣＰＵは正常動作を続けるので、ＣＰＵからの制御信号（ＣＥ＃、ＯＥ＃、ＷＥ＃、ＶＰＰ、ＷＰ＃、アドレス信号等）の誤動作等による不揮発性メモリ装置のデータの誤消去や誤書き込みを防止できる。
【００５８】
また、電源立ち上げ時や、システムリセット時にノイズ等の何かの原因で、フラッシュメモリがアレイ読み出しモード以外の動作モードになっても、その後に、フラッシュメモリのチップイネーブル信号ＣＥ＃、ライトイネーブル信号ＷＥ＃を共にアクティブにすると、フラッシュメモリの内部へは、アレイ読み出し／リセット コマンド「ＦＦＨ」が読み込まれるので、フラッシュメモリはアレイ読み出しモードになり、アドレス端子が示すアドレスの内容をデータ端子に出力する。その結果、フラッシュメモリのアドレス信号が示すメモリアレイ上のアドレスの内容(プログラムコード)をデータ端子に出力し、ＣＰＵは正常動作を続けるので、誤動作などによる不揮発性メモリのデータの誤消去や誤書き込みを防止できる。以上のように、本発明回路を備えた不揮発性メモリ装置及び当該不揮発性メモリ装置を用いたコンピュータシステムは、周辺ノイズに強い装置及びシステムとなる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性メモリ装置の一実施の形態の概略構成を示すブロック図
【図２】本発明に係る不揮発性メモリ装置の誤動作防止回路の第１実施例における回路構成を示すブロック図
【図３】図２に示す第１実施例における本発明に係る不揮発性メモリ装置の誤動作防止回路を構成するデータ入力バッファ回路の論理回路図
【図４】本発明に係る不揮発性メモリ装置の誤動作防止回路の第２実施例における回路構成を示すブロック図
【図５】図４に示す第２実施例における本発明に係る不揮発性メモリ装置の誤動作防止回路を構成するＷＥ＃入力の入力バッファ回路の論理回路図
【図６】本発明に係る不揮発性メモリ装置の誤動作防止回路の第３実施例における回路構成を示すブロック図
【図７】図６に示す第３実施例における本発明に係る不揮発性メモリ装置の誤動作防止回路を構成するデータ入力バッファ回路の論理回路図
【図８】本発明に係る不揮発性メモリ装置の誤動作防止回路の第４実施例における回路構成を示すブロック図
【図９】図８に示す第４実施例における本発明に係る不揮発性メモリ装置の誤動作防止回路を構成するデータ入力バッファ回路と保護領域指定部の論理回路図
【図１０】フラッシュメモリのメモリセルトランジスタの断面構造を示す断面図（ａ）と等価回路図（ｂ）
【図１１】フラッシュメモリの４８ピンＴＳＯＰパッケージにおける端子配置図
【符号の説明】
１ ： 不揮発性メモリ装置（フラッシュメモリ）
２ ： 本発明に係る不揮発性メモリ装置の誤動作防止回路
２ａ： 動作モード強制回路
３ ： 入力バッファ回路
４ ： メモリアレイ
５ ： ステータスレジスタ
６ ： データ入力バッファ回路
７ ： ＯＲ（論理和）ゲート
８ ： コマンド状態解読回路
９ ： ＷＥ＃入力の入力バッファ回路
１０： ＶＰＰ入力の入力バッファ回路
１１： 保護領域指定部
【発明の属する技術分野】
本発明は、電気的にデータ書き換え可能な不揮発性メモリ装置に関し、より詳しくは、メモリアレイからデータを読み出す第１読み出しモード、前記メモリアレイへデータを書き込むプログラムモード、前記メモリアレイのデータを消去する消去モード、及び、前記メモリアレイ以外のデータを読み出す第２読み出しモードを少なくとも含む複数の動作モードの中から、制御コマンドの入力に応じて１つの前記動作モードを設定し、その設定された前記動作モードで規定された処理を行う不揮発性メモリ装置の誤動作防止回路に関する。
【０００２】
【従来の技術】
データを不揮発的に且つ電気的に書き換え可能に記憶する半導体記憶装置の１つにフラッシュメモリがある。フラッシュメモリにおいては、メモリアレイへのデータの書き込み動作は、データ書き込み(プログラム)コマンドにより実行される。また、メモリアレイに書き込まれたデータの消去動作は、消去コマンドにより実行され、ブロック単位でメモリアレイの全てのメモリセルが同時に消去状態とされる。
【０００３】
そのため、フラッシュメモリに対して読み出し動作、書き込み(プログラム)動作、ブロック毎（またはセクタ毎）の消去動作等を行うためには、各動作に対応する制御コマンドを前もってフラッシュメモリに読み込み、コマンド状態解読回路にて動作内容を解読させる必要がある。フラッシュメモリは一般にデータ保持特性を高品位に保つために、書き込み／消去制御回路によって複雑な書き込み及び消去用のアルゴリズムに従って当該書き込み及び消去動作が制御される。また、書き込み動作や消去動作の開始や終了等の処理状態はステータスレジスタに格納されることから、ステータスレジスタの記憶内容を読み出すことで、書き込み／消去制御回路の現在の処理状態が外部から確認できる。フラッシュメモリの制御コマンドの一例を表１に示す。
【０００４】
【表１】
例えば、アレイ読み出し動作はフラッシュメモリが、データ端子（一般的にデータ入力とデータ出力は同じデータ端子を使用しているものが多い）を経由してコマンドデータ”ＦＦＨ”（「Ｈ」は、データが１６進表記であることを示す。）を受け取り、その後チップイネーブル信号ＣＥ＃、アウトプットイネーブル信号ＯＥ＃が共にアクティブとなると、メモリアレイからのデータの読み出しが開始され（信号名の「＃」は入力レベルが低レベル時にアクティブになる信号を便宜的に意味する。）、開始後から所定時間が経過すると、フラッシュメモリは、メモリアレイ内のアドレス入力端子の入力レベルに対応して指定されるアドレス領域に記憶されているデータをデータ端子から出力する。
【０００６】
各制御コマンドをフラッシュメモリに読み込ませるには、表１に示すコマンドに対応したコードをデータ端子に入力すると同時に、チップイネーブル信号ＣＥ＃、ライトイネーブル信号ＷＥ＃を共にアクティブにすればよい。
【０００７】
図１０（ａ）は、フラッシュメモリにおける１個のメモリセルを形成するメモリセルトランジスタの断面構造を概略的に示す図である。図１０（ａ）において、メモリセルトランジスタは、例えばｐ型半導体基板（またはウェル）の表面領域に形成される。例えば、ｎ型の不純物の注入された領域ソースＳ及びドレインＤと、ソースＳ及びドレインＤの間のチャンネル領域上にゲート絶縁膜を介して形成されるフローティングゲートＦＧと、フローティングゲートＦＧ上に層間絶縁膜を介して形成されるコントロールゲートＣＧを備えて構成される。フローティングゲートＦＧはその周囲が絶縁膜により取り囲まれており、電気的にフローティング状態とされている。図１０（ｂ）は、図１０（ａ）に示すメモリセルの電気的な等価回路図である。
【０００８】
図示しないが、コントロールゲートＣＧはワード線ＷＬに接続され、ワード線駆動回路（ローデコーダ）で駆動される。また、ドレインＤはビット線ＢＬに接続され、ビット線駆動回路（コラムデコーダ）及びセンスアンプ回路（センス回路）で駆動されるか、ビット線の電位をセンスアンプにて増幅し、メモリセルに記憶されているデータを読み出す。ソースＳは、通常、ソース線を介してソース線駆動回路に結合される。
【０００９】
フラッシュメモリにおいては、このメモリセルがアレイ状に配置され、１本のワード線ＷＬには１行のメモリセルが接続され、１本のビット線ＢＬには１列のメモリセルが配置されメモリセルアレイを形成している。図１０に示すメモリセルへのデータの書き込み、消去及び読み出しは、以下のようにして行なわれる。
【００１０】
書き込み時においては、コントロールゲートＣＧへ約１２Ｖの高電圧Ｖｐｐがワード線ＷＬを介して印加され、ドレインＤへはビット線ＢＬを介して約６Ｖの電圧が印加され、且つ、ソースＳへはソース線駆動回路により接地電位が印加される。この状態では、ドレインＤからソースＳへとチャンネル領域を介して電流が流れる。このドレインＤからの電流内の電荷がドレインＤの近傍に形成される高電界により励起され、ホットエレクトロンが発生する。このホットエレクトロンによりアバランシェ降伏が生じ、大量のホットエレクトロンが連鎖的に発生する。このアバランシェ降伏により発生したホットエレクトロンはコントロールゲートＣＧへ印加された高電圧によりフローティングゲートＦＧへ向って加速され、このフローティングゲートＦＧ内に注入し捕獲される。フローティングゲートに電子が捕獲された状態においてはこのメモリセルトランジスタの閾値電圧Ｖｔｈが正の方向へ移動する(データ「０」を記憶)。
【００１１】
消去時においては、コントロールゲートＣＧへは接地電位が印加され、ソースＳへはソース電位発生回路から約１２Ｖの高電圧Ｖｐｐが印加され、ドレインＤはフローティング状態とされる。この電圧印加状態においては、ゲート絶縁膜（極めて薄いトンネル絶縁膜）を介してフローティングゲートＦＧからソースＳへとトンネル現象により電子が引き抜かれる。フローティングゲートＦＧから電子が引き抜かれた状態においてはこのメモリセルトランジスタの閾値電圧Ｖｔｈが負の方向へ移動する(データ「１」を記憶)。上述のように、フローティングゲートＦＧに存在する電子の量に従ってメモリセルはデータ「０」と「１」を記憶する。尚、消去動作はメモリアレイを複数ブロックに分割してなるブロック毎に行われる（消去メカニズムやメモリアレイサイズによっては、メモリアレイ全体を一括して消去する場合もある）。
【００１２】
電源立ち上げ後や、リセット動作からの復帰後には、フラッシュメモリは、図１０のメモリセルのデータを読み出す動作モード（アレイ読み出しモード）になっている。このため、フラッシュメモリにプログラムコード等を格納しているコンピュータシステムにおいて、上記状況にあってＣＰＵは当該プログラムコードを読み出すことができる。しかし、ステータスレジスタ読み出しコマンドが発行されると、フラッシュメモリはステータスレジスタ読み出しモードになり、メモリアレイからのデータではなく、ステータスレジスタからのデータを出力するため、フラッシュメモリからデータ（プログラムやデータ等）を読み出していたＣＰＵは間違ったデータを読み込むことになる。このように、誤ってステータスレジスタ読み出しモードになるとコンピュータシステム（ＣＰＵ）は暴走（誤動作）を始める。
【００１３】
一方、消去コマンドまたはプログラムコマンドがフラッシュメモリに対して発行されると、書き込み／消去制御回路が消去動作または書き込み動作を開始する。書き込み／消去制御回路が消去動作または書き込み動作を開始すると、フラッシュメモリはステータスレジスタ読み出しモードに自動的になる。これは、プログラムモード或いは消去モード時において処理状態の確認のためにわざわざステータスレジスタ読み出しコマンドの入力を不要とするためである。従って、かかる正常な動作状況下では問題ないが、ノイズ等の影響で誤ってプログラムモード或いは消去モード状態となってしまうと、フラッシュメモリは間違ったデータを出力するため、それを読み込んだコンピュータシステム（ＣＰＵ）は暴走（誤動作）を始めることになる。
【００１４】
ここで、ステータスレジスタのビットの中でビット７（８番目のビット）は、アレイ読み出しモード等で書き込み／消去制御回路が待機状態にあると、「１」（Ｒｅａｄｙ）となっているが、書き込み／消去制御回路が消去動作または書き込み動作の制御を開始すると、ステータスレジスタのビット７は「０」（Ｂｕｓｙ）となり、消去動作や書き込み動作が完了すると、ビット７は再び「１」（Ｒｅａｄｙ）に戻り、消去動作や書き込み動作が完了したことを知らせる。
【００１５】
ステータスレジスタ読み出しモードから、メモリアレイからデータを読み出す動作モード（アレイ読み出しモード）に戻すには、アレイ読み出しコマンド（ＦＦＨ）を発行することで実現する。その後は、フラッシュメモリはメモリアレイからデータを読み出すことができるようになる。
【００１６】
図１１にフラッシュメモリの端子配置図の一例を示す。図１１は、フラッシュメモリが４８ピンＴＳＯＰパッケージに封止されている製品例を示す。
【００１７】
上記以外でステータスレジスタ読み出しモードになる場合として、以下の場合がある。ＶＰＰ端子（書き込み用、消去用高電圧の入力端子）を低レベルにすると、書き込み動作または消去動作が禁止されるが、フラッシュメモリはステータスレジスタ読み出しモードになり得る。また、ＷＰ＃端子（ライトプロテクト制御信号入力端子）を低レベルにすると、メモリアレイの特定のブロックへのデータの書き込み及び消去が禁止されるが、フラッシュメモリはステータスレジスタ読み出しモードになり得る。
【００１８】
それ以外では、特定のブロックへの書き込み動作と消去動作を禁止する方法として下記の特許文献１及び特許文献２に開示されている。特許文献１には、各ブロックに保護状態設定部を配置し、保護状態設定部に保護状態を必要とするブロックを設定すると、該当ブロックへの書き込み/消去が禁止され、保護状態設定部の保護状態を解除すると、該当ブロックへの書き込み/消去が可能になる方法が、特許文献２には、各ブロックに書き換え可能な不揮発性メモリを有する回路またはシステムにおいて、保護エリア指定部で保護状態を指定されたブロックへの書き込みがなされた場合ＷＥ＃端子へは高レベル信号のみが印加され、逆に、保護エリア指定部で保護状態を指定されなかったブロックへの書き込みがなされた場合ＷＥ＃端子へはアクティブな信号（低レベル）が印加され、コマンドとデータの書き込みがなされる事例が示されている。
【００１９】
しかし、上記２つの方法において、システムノイズ等により、万が一ＷＥ＃信号が誤ってアクティブ（低レベル）になる事態（誤書き込み状態）が起きると、保護エリア指定部では書き換え禁止で読み出しのみであることから、ＷＥ＃信号は高レベルに固定して使用することから、一旦、間違った制御コマンドが取り込まれると、ステータスレジスタ読み出しモード状態から復帰できない危険性がある。
【００２０】
【特許文献１】
特開平９−６９０６６号公報
【特許文献２】
特開２００２−３６６４３６号公報
【００２１】
【発明が解決しようとする課題】
電源立ち上げ時や通電時に突発的に発生するシステムノイズ等によりフラッシュメモリにＦＦＨ以外の制御コマンド（例えば、２０Ｈ、４０Ｈ、７０Ｈ）が誤って読み込まれると、フラッシュメモリは、ステータスレジスタ読み出しモードに自動的になる。その後に、チップイネーブル信号ＣＥ＃、アウトプットイネーブル信号ＯＥ＃を共にアクティブにするとステータスレジスタの読み出しが開始され、開始後から所定時間が経過すると、フラッシュメモリはステータスレジスタの値をデータ端子に出力する。
【００２２】
フラッシュメモリは、メモリアレイ内のアドレス入力端子の入力レベルに対応して指定されるアドレス領域に記憶されているデータ (プログラムコード等) をデータ端子に出力しなくなるので、このデータを読み込んでいるＣＰＵは暴走（誤動作）することになる。また、特許文献２に開示された各ブロックに書き換え可能な不揮発性メモリを有する回路またはシステムにおいて、保護エリア指定部で保護状態を指定されたブロックへの書き込みがなされた場合、書き換えが禁止され読み出し動作のみとなるためＷＥ＃端子へは高レベル信号のみが印加され、逆に、保護エリア指定部で保護状態を指定されなかったブロックへの書き込みがなされた場合ＷＥ＃端子へはアクティブな信号（低レベル）が印加され、制御コマンドと書き込みデータの読み込みがなされる事例が示されている。
【００２３】
この場合にも、電源立ち上げ時や通電時に突発的に発生するシステムノイズ等によりＷＥ＃信号レベルが変動して、万が一フラッシュメモリがＦＦＨ（アレイ読み出し／リセット）以外の制御コマンド（例えば、２０Ｈ、４０Ｈ、７０Ｈ）を誤って読み込むと、フラッシュメモリは、ステータスレジスタ読み出しモードに自動的になる。保護エリア指定部で保護状態を指定されたブロックへの書き込みがなされた場合ＷＥ＃端子へは通常、高レベル信号のみが印加されるので、フラッシュメモリはステータスレジスタ読み出しモードを解除することができない危険性がある。
【００２４】
本発明は、上記問題点に鑑みてなされたもので、その目的は、不揮発性メモリ装置において、メモリアレイのデータを読み出さなければならない状態において、システムノイズ等の影響により誤って回路内部の他のデータを読み出してしまう誤動作を防止する誤動作防止回路を提供し、フラッシュメモリにプログラムコード等を格納しているコンピュータシステムにおいて安定した動作を保証することにある。
【００２５】
【課題を解決するための手段】
この目的を達成するための本発明に係る不揮発性メモリ装置の誤動作防止回路は、メモリアレイからデータを読み出す第１読み出しモード（例えば、アレイ読み出しモード）、前記メモリアレイへデータを書き込むプログラムモード、前記メモリアレイのデータを消去する消去モード、及び、前記メモリアレイ以外のデータを読み出す第２読み出しモード（例えば、ステータスレジスタ読み出しモード）を少なくとも含む複数の動作モードの中から、制御コマンドの入力に応じて少なくとも１つの前記動作モードを設定し、その設定された前記動作モードで規定された処理を行う電気的にデータ書き換え可能な不揮発性メモリ装置の誤動作防止回路であって、所定のデータ保護のための制御信号によって前記プログラムモードと前記消去モードの設定が禁止されているデータ保護状態において、前記制御コマンドの入力内容に拘わらず前記第１読み出しモードを設定する動作モード強制回路を備えていることを第１の特徴とする。
【００２６】
更に、上記第１の特徴を有する本発明に係る不揮発性メモリ装置の誤動作防止回路において、前記メモリアレイの内の指定されたデータ保護領域のみ前記データ保護状態が有効となるように前記データ保護領域の指定を行うデータ保護領域指定部を備え、前記動作モード強制回路が、前記データ保護状態において、前記データ保護領域がアドレス入力により指定された場合に、前記制御コマンドの入力内容に拘わらず前記第１読み出しモードを設定することを第２の特徴とする。更に、前記動作モード強制回路が、前記制御信号によって前記プログラムモードと前記消去モードの設定が禁止されていない状態において、前記動作モードが前記制御コマンドの入力内容に応じて設定されることを許可することを第３の特徴とする。
【００２７】
より具体的には、本発明に係る不揮発性メモリ装置は、電源立ち上げ時や通電時に突発的に発生するシステムノイズ等により不揮発性メモリ装置がステータスレジスタ読み出しモードになることを禁止する動作モード強制回路を設け、万が一、ステータスレジスタ読み出しモードとなる制御コマンドを受け付けたとしても、前記不揮発性メモリがアレイ読み出しモードに強制的に設定されることを特徴とする。更に、前記不揮発性メモリのアレイ読み出しモードへの強制を解除して、フラッシュメモリがステータスレジスタ読み出しモードになることを許可する回路を設けている。
【００２８】
更に、この目的を達成するための本発明に係る不揮発性メモリ装置の誤動作防止回路は、メモリアレイからデータを読み出す第１読み出しモード（例えば、アレイ読み出しモード）、前記メモリアレイへデータを書き込むプログラムモード、前記メモリアレイのデータを消去する消去モード、及び、前記メモリアレイ以外のデータを読み出す第２読み出しモード（例えば、ステータスレジスタ読み出しモード）を少なくとも含む複数の動作モードの中から、制御コマンドの入力に応じて少なくとも１つの前記動作モードを設定し、その設定された前記動作モードで規定された処理を行う電気的にデータ書き換え可能な不揮発性メモリ装置の誤動作防止回路であって、所定のデータ保護のための制御信号によって前記プログラムモードと前記消去モードの設定が禁止されているデータ保護状態において、前記制御コマンドの入力レベルに拘わらず前記制御コマンドの入力回路内の内部レベルを前記第１読み出しモードに対応する内部レベルに強制的に設定する動作モード強制回路を備えていることを第４の特徴とする。
【００２９】
更に、上記第４の特徴を有する本発明に係る不揮発性メモリ装置の誤動作防止回路において、前記メモリアレイの内の指定されたデータ保護領域のみ前記データ保護状態が有効となるように前記データ保護領域の指定を行うデータ保護領域指定部を備え、前記動作モード強制回路は、前記データ保護状態において、前記データ保護領域がアドレス入力により指定された場合に、前記制御コマンドの入力レベルに拘わらず前記制御コマンドの入力回路内の内部レベルを前記第１読み出しモードに対応する内部レベルに強制的に設定することを第５の特徴とする。更に、前記動作モード強制回路は、前記制御信号によって前記プログラムモードと前記消去モードの設定が禁止されていない状態において、前記制御コマンドの入力回路内の内部レベルを前記制御コマンドの入力レベルに対応する内部レベルに設定することを第６の特徴とする。
【００３０】
上記第１乃至第６の特徴を有する本発明に係る不揮発性メモリ装置の誤動作防止回路によれば、電源立ち上げ時や通電時に突発的に発生するシステムノイズ等によりフラッシュメモリにアレイ読み出し／リセットコマンド（ＦＦＨ）以外の制御コマンド、例えば、ブロック消去コマンド（２０Ｈ）、プログラムコマンド（４０Ｈ）、ステータス読み出しコマンド（７０Ｈ）を誤って読み込んでしまうことがなく、フラッシュメモリはステータスレジスタ読み出しモードに過って設定されることがない。その結果、フラッシュメモリにプログラムコード等を格納しているコンピュータシステムにおいて、フラッシュメモリのアドレス端子から入力されるメモリアドレスの内容(プログラムコード)が正常にデータ端子から出力されることから、当該コンピュータシステムのＣＰＵは正常動作を続けるので、システムの暴走やＣＰＵの誤動作等による不揮発性メモリのデータの誤消去や誤書き込みを防止できる。
【００３１】
特に、上記第２または第５の特徴を有する本発明に係る不揮発性メモリ装置の誤動作防止回路によれば、更に保護領域指定部を持ち、前記制御信号が前記不揮発性メモリに対する消去・書き込みを禁止する状態に設定されている時、保護領域指定部が指定しない領域はアレイ読み出しモード以外の動作モードにもなることを許可するので、他の領域からステータスレジスタの内容を読み出すことができる。
【００３２】
特に、上記第３または第６の特徴を有する本発明に係る不揮発性メモリ装置の誤動作防止回路によれば、前記制御信号が前記不揮発性メモリに対する消去・書き込みを禁止する状態に設定されていない時、メモリアレイの全領域に対してアレイ読み出しモード以外の動作モードになることを許可するので、メモリアレイの全領域からステータスレジスタの内容を読み出すことができる。
【００３３】
【発明の実施の形態】
本発明に係る不揮発性メモリ装置の誤動作防止回路（以下、適宜「本発明回路」という。）の一実施の形態につき、図面に基づいて説明する。
【００３４】
先ず、本発明に係る不揮発性メモリ装置１の一構成例のブロック図を図１に示す。また、本発明回路２は、入力バッファ回路３内の回路に設置されるものである。尚、上記従来の技術で説明した不揮発性メモリ装置は本発明回路２を備えていない点で相違するがその他の構成は同じである。
【００３５】
ここで、不揮発性メモリ装置１として、メモリアレイ４からデータを読み出すアレイ読み出しモード（第１読み出しモードの一例）、メモリアレイ４へデータを書き込むプログラムモード、メモリアレイ４のデータを消去する消去モード、及び、メモリアレイ４以外のデータであるステータスレジスタ５に記憶されているデータを読み出すステータスレジスタ読み出しモード（第２読み出しモードの一例）等を少なくとも含む例えば上記表１に例示したような複数の動作モードの中から、データ端子から入力される制御コマンドに応じて少なくとも１つの前記動作モードを内部的に設定し、その設定された動作モードで規定された処理を行う電気的にデータ書き換え可能なフラッシュメモリを想定している。
【００３６】
本発明回路２の第１実施例を図２と図３により説明する。図２は、本発明回路２の回路構成を示すブロック図であり、本発明回路２は、入力バッファ回路３のデータ入力バッファ回路６で構成され、ＷＥ＃入力とＷＰ＃入力の各入力バッファ回路が関連する。ここで、データ入力バッファ回路６（動作モード強制回路２ａの一例）は、一般的にＷＥ＃端子（低レベル「０」でアクティブとなり、データ入力端子からのデータ入力（書き込みデータや制御コマンド）を内部に読み込む）からのＷＥ＃入力信号に加えて、ＷＰ＃端子（ライトプロテクト用端子）からのＷＰ＃入力信号（データ保護のための制御信号の一例で、独立して設けられたデータ保護機能専用の制御信号）でも制御するようにし、ＷＰ＃入力を低レベル「０」にすると、データ入力端子からのデータ入力を無効化する。これにより、制御コマンドの入力はできない。
【００３７】
併せて、図３のデータ入力バッファ回路６の論理回路図に示すように、外部からデータ入力端子（入力と出力は同じデータ端子を使用しているものが多い）へ与えられるデータ入力（制御コマンド）の入力レベルに拘わらず、ＷＰ＃入力を低レベル「０」にすると、ＯＲ（論理和）ゲート７の出力は高レベル「１」となる。また、ＷＰ＃入力が高レベル「１」の時は、ＷＥ＃端子を低レベル「０」にすると、ＯＲゲート７の出力にデータ入力（制御コマンド）の入力レベルに対応した内部レベルが現れる。従って、ＷＰ＃入力を低レベル「０」即ちアクティブ状態にしてプログラムモードと消去モードの設定を禁止するデータ保護状態すると、ＯＲゲート７の出力が強制的に高レベル「１」となり、データ入力が８ビットの場合、制御コマンド「ＦＦＨ」が入力された場合と同じ状態になる。そして、コマンド状態解読回路８は、この内部レベルで決定されるデータ「ＦＦＨ」（「ＦＦＨ」は、本実施の形態においてアレイ読み出し／リセットコマンドに対応）を受け取ったと判定する構成になっている。
【００３８】
上記構成により、ＷＰ＃入力によってデータ保護状態に設定されていれば、システムノイズ等により、データ入力端子上の入力レベルが、例えば制御コマンド「４０Ｈ」に相当するレベルとなり、同時にフラッシュメモリ１のチップイネーブル信号ＣＥ＃とライトイネーブル信号ＷＥ＃が共にアクティブになって、制御コマンド「４０Ｈ」を内部に読み込もうとしても、フラッシュメモリ１の内部レベル（ＯＲゲート７の出力）は、データ「ＦＦＨ」が強制的に設定されるので、誤って制御コマンド「４０Ｈ」に対応するプログラムモードに設定され、読み出しモードとしてステータスレジスタ読み出しモードに設定されずに、フラッシュメモリ１はアレイ読み出しモードになり、アドレス端子の入力レベルで指定されるアドレスのメモリアレイ４のデータをデータ端子に出力する。つまり、アドレス入力によりアクセスされたメモリアレイ４の内容(プログラムコード等)をデータ端子に出力するので、ＣＰＵは正常動作を続けることになる。尚、ＷＰ＃端子を高レベルにすれば、データ入力端子からのデータ入力が有効になり、外部データをデータ入力端子から内部に読み込むことができる。
【００３９】
本発明回路２の第２実施例を図４と図５により説明する。図４は、本発明回路２の回路構成を示すブロック図であり、本発明回路２は、入力バッファ回路３のデータ入力バッファ回路６とＷＥ＃入力の入力バッファ回路９で構成され、ＷＰ＃入力とＣＥ＃入力の各入力バッファ回路が関連する。データ入力バッファ回路６とＷＥ＃入力の入力バッファ回路９が動作モード強制回路２ａを形成している。図５は、ＷＥ＃入力の入力バッファ回路９の回路構成を示す論理回路図である。ここで、データ入力バッファ回路６は第１実施例と同じく図３に示す回路構成である。
【００４０】
ＷＰ＃入力を低レベル「０」にすると、図３と図５に示すように、ＷＥ＃端子からのＷＥ＃入力とデータ入力端子からのデータ入力を共に無効化する。第２実施例の構成により、ＷＰ＃入力によってデータ保護状態に設定されていれば、システムノイズ等により、データ入力端子上の入力レベルが、例えば制御コマンド「４０Ｈ」に相当するレベルとなり、同時にフラッシュメモリ１のチップイネーブル信号ＣＥ＃とライトイネーブル信号ＷＥ＃が共にアクティブになって、制御コマンド「４０Ｈ」を内部に読み込もうとしても、フラッシュメモリ１の内部レベル（ＯＲゲート７の出力）は、データ「ＦＦＨ」が強制的に設定されるので、誤って制御コマンド「４０Ｈ」に対応するプログラムモードに設定され、読み出しモードとしてステータスレジスタ読み出しモードに設定されずに、フラッシュメモリ１はアレイ読み出しモードになり、アドレス端子の入力レベルで指定されるアドレスのメモリアレイ４のデータをデータ端子に出力する。
【００４１】
第２実施例では、図５に示すように、ＷＥ＃入力の入力バッファ回路９にもＷＰ＃入力に応じた入力バッファ回路３内部のＷＰ＃１信号が入力されているので、万が一、入力バッファ回路３内部のＷＰ＃１信号にノイズが重畳し、データ入力バッファ６においてデータ入力の読み込みが発生しかかっても、ＷＥ＃入力の入力バッファ回路９の出力が高レベル「１」であるので、ＷＰ＃１信号のノイズの影響がＷＥ＃１信号に現れるのに遅延が生じ、ＷＰ＃１信号とＷＥ＃１信号が同時に内部ノイズの影響で低レベル「０」になる可能性は低くなるので、データ入力バッファ回路６のＯＲゲート７の出力は高レベル「１」が維持される。この結果、コマンド状態解読回路８は、この内部レベルで決定されるデータ「ＦＦＨ」（「ＦＦＨ」は、本実施の形態においてアレイ読み出し／リセットコマンドに対応）を受け取ったと判定し、フラッシュメモリ１はアレイ読み出しモードになり、アドレス端子の入力レベルで指定されるアドレスのメモリアレイ４の内容をデータ端子に出力する。つまり、アドレス入力によりアクセスされたメモリアレイ４の内容(プログラムコード等)をデータ端子に出力するので、ＣＰＵは正常動作を続けることになる。尚、ＷＰ＃端子を高レベルにすれば、データ入力端子からのデータ入力が有効になり、外部データをデータ入力端子から内部に読み込むことができる。
【００４２】
本発明回路２の第３実施例を図６と図７により説明する。図６は、本発明回路２の回路構成を示すブロック図であり、本発明回路２は、入力バッファ回路３のデータ入力バッファ回路６（動作モード強制回路２ａの一例）で構成され、ＷＥ＃入力の入力バッファ回路とＶＰＰ入力の入力バッファ回路１０が関連する。図７は、データ入力バッファ回路６の回路構成を示す論理回路図である。第１実施例との相違点は、ＷＰ＃端子からのＷＰ＃入力に替えて、書き込み・消去用の高電圧供給用のＶＰＰ端子からのＶＰＰ入力を用いている点である。尚、本実施形態のフラッシュメモリ１は、ＶＰＰ入力を低レベルにすると、プログラムモードと消去モードの設定を禁止するデータ保護状態になるように構成されている。
【００４３】
ＶＰＰ入力を低レベルにすると、ＶＰＰ入力の入力バッファ回路１０の出力である内部信号ＶＰＰ１も低レベル「０」となり、図７に示すデータ入力バッファ回路６において、データ入力端子からのデータ入力を無効化し、ＯＲゲート７の出力が強制的に高レベル「１」となり、データ入力が８ビットの場合、制御コマンド「ＦＦＨ」が入力された場合と同じ状態になる。これにより、制御コマンドの入力はできない。データ入力端子に入力された制御コマンドの入力内容に拘わらず、コマンド状態解読回路８は、ＯＲゲート７の出力で定まる内部レベルで決定されるデータ「ＦＦＨ」（「ＦＦＨ」は、本実施の形態においてアレイ読み出し／リセットコマンドに対応）を受け取ったと判定する。この結果、データ入力端子上の入力レベルが、例えば制御コマンド「４０Ｈ」に相当するレベルとなり、同時にフラッシュメモリ１のチップイネーブル信号ＣＥ＃とライトイネーブル信号ＷＥ＃が共にアクティブになって、制御コマンド「４０Ｈ」を内部に読み込もうとしても、フラッシュメモリ１の内部レベル（ＯＲゲート７の出力）は、データ「ＦＦＨ」が強制的に設定されるので、誤って制御コマンド「４０Ｈ」に対応するプログラムモードに設定され、読み出しモードとしてステータスレジスタ読み出しモードに設定されずに、フラッシュメモリ１はアレイ読み出しモードになり、アドレス端子の入力レベルで指定されるアドレスのメモリアレイ４のデータをデータ端子に出力する。つまり、アドレス入力によりアクセスされたメモリアレイ４の内容(プログラムコード等)をデータ端子に出力するので、ＣＰＵは正常動作を続けることになる。尚、ＶＰＰ入力を高レベルにすれば、データ入力端子からのデータ入力が有効になり、外部データをデータ入力端子から内部に読み込むことができる。
【００４４】
本発明回路２の第４実施例を図８と図９により説明する。図８は、本発明回路２の回路構成を示すブロック図であり、本発明回路２は、入力バッファ回路３のデータ入力バッファ回路６（動作モード強制回路２ａの一例）と保護領域指定部１１で構成され、ＷＥ＃入力とＷＰ＃入力の各入力バッファ回路が関連する。
【００４５】
ＷＰ＃端子のＷＰ＃入力を低レベル「０」にすると、ＷＰ＃入力の入力バッファ回路の出力である内部信号ＷＰ＃１も低レベル「０」となり、図９に示す保護領域指定部が指示するアドレス領域がアドレスＡ１９とＡ２０で指定されていると、保護領域指定部１１は内部信号ＷＰ２を高レベル「１」にして、データ入力端子からデータ入力バッファ回路６へデータ入力を無効化する。これにより、制御コマンドの入力はできない。図９では、説明の簡単化のため、アドレスＡ１９とＡ２０が共に高レベル「１」で指定される領域がデータ保護領域として指定されている場合の論理処理を模式的に示しており、実際の保護領域指定部１１の回路構成とは異なる。
【００４６】
併せて、図９のデータ入力バッファ回路６と保護領域指定部１１の論理回路図に示すように、外部からデータ入力端子（入力と出力は同じデータ端子を使用しているものが多い）へ与えられるデータ入力（制御コマンド）の入力レベルに拘わらず、ＷＰ＃入力を低レベル「０」にすると、ＯＲ（論理和）ゲート７の出力は高レベル「１」となる。また、ＷＰ＃入力が高レベル「１」の時は、ＷＥ＃端子を低レベル「０」にすると、ＯＲゲート７の出力にデータ入力（制御コマンド）の入力レベルに対応した内部レベルが現れる。従って、ＷＰ＃入力を低レベル「０」即ちアクティブ状態にしてプログラムモードと消去モードの設定を禁止するデータ保護状態すると、ＯＲゲート７の出力が強制的に高レベル「１」となり、データ入力が８ビットの場合、制御コマンド「ＦＦＨ」が入力された場合と同じ状態になる。そして、コマンド状態解読回路８は、この内部レベルで決定されるデータ「ＦＦＨ」（「ＦＦＨ」は、本実施の形態においてアレイ読み出し／リセットコマンドに対応）を受け取ったと判定する構成になっている。
【００４７】
上記構成により、ＷＰ＃入力によってデータ保護状態に設定されていれば、システムノイズ等により、データ入力端子上の入力レベルが、例えば制御コマンド「４０Ｈ」に相当するレベルとなり、同時にフラッシュメモリ１のチップイネーブル信号ＣＥ＃とライトイネーブル信号ＷＥ＃が共にアクティブになって、フラッシュメモリ１内部の保護領域指定部１１が指示するアドレス領域をアドレス入力が選択している時に、制御コマンド「４０Ｈ」を内部に読み込もうとしても、フラッシュメモリ１の内部レベル（ＯＲゲート７の出力）は、データ「ＦＦＨ」が強制的に設定されるので、誤って制御コマンド「４０Ｈ」に対応するプログラムモードに設定され、読み出しモードとしてステータスレジスタ読み出しモードに設定されずに、フラッシュメモリ１はアレイ読み出しモードになり、アドレス端子の入力レベルで指定されるアドレスのメモリアレイ４のデータをデータ端子に出力する。つまり、アドレス入力によりアクセスされたメモリアレイ４の内容(プログラムコード等)をデータ端子に出力するので、ＣＰＵは正常動作を続けることになる。尚、ＷＰ＃端子を高レベルにすれば、データ入力端子からのデータ入力が有効になり、外部データをデータ入力端子から内部に読み込むことができる。
【００４８】
次に、本発明回路の別実施形態につき説明する。
〈１〉上記実施の形態において、制御信号は、不揮発性メモリ装置１の外部からの入力信号であるＷＰ＃入力信号とＶＰＰ入力信号の場合を例示したが、必ずしもこれらの入力信号に限定されるものではない。制御信号は、制御コマンド等により不揮発性メモリ装置１の内部で生成される内部信号でもよい。例えば、特許文献１に開示されているように内部で発生される制御信号ＷＰ＃を使う構成にしてもよい。また、外部制御信号であるＷＰ＃入力やＶＰＰ入力を単独で用いるのではなく、両方の制御信号の状態を組み合わせて用いてもよい。
【００４９】
〈２〉更に別の実施形態として、ＶＰＰ入力を低レベル「０」にすると、メモリアレイ４の全ブロック（全領域）がアレイ読み出しモード以外の動作モードになることを禁止し、ＷＰ＃入力を低レベル「０」にすると、保護領域指定部１１が指定するメモリアレイ４の領域がアレイ読み出しモード以外のモードになることを禁止する回路構成にしてもよい。
【００５０】
〈３〉上記実施の形態では、第１、第２及び第４実施例の制御信号はＷＰ＃入力信号で、第３実施例の制御信号はＶＰＰ入力信号であったが、第２及び第４実施例の制御信号としてＶＰＰ入力信号を用いる構成であっても構わない。
【００５１】
〈４〉尚、上記実施形態では、ＶＰＰ入力信号の低レベル「０」の具体的な電圧レベルについては言及していないが、従来品との互換性をできる限り保つためにＶＰＰ入力信号の低レベル電位をＣＭＯＳレベルで定義するのも好ましい。
【００５２】
〈５〉ブロックロックコマンドとブロックロックダウン（ＬＯＣＫ−ＤＯＷＮ）コマンドを備える米国インテル社製のフラッシュメモリ（型番２８Ｆ１６０Ｃ３）のブロックロック(保護)情報またはブロックロックダウン情報を保護領域指定部１１として利用する構成にしてもよい。
【００５３】
〈６〉上記実施の形態では、不揮発性メモリ装置１として、独立した装置を想定していたが、マイクロコンピュータシステムの外部メモリとしてＣＰＵと同一半導体基板上にワンチップで形成され、不揮発性メモリ装置１がメモリコアとして機能する形態であっても構わない。
【００５４】
〈７〉上記実施の形態では、書き込み・消去用高電圧供給用のＶＰＰ端子を設け、当該ＶＰＰ端子からのＶＰＰ入力信号を用いる実施例を説明したが、不揮発性メモリ装置１は必ずしもＶＰＰ端子を備えていなくても構わない。また、書き込み・消去用高電圧は外部から直接供給される構成、或いは、内部で昇圧する構成の何れでも構わない。
【００５５】
〈８〉上記実施の形態では、動作モードを設定する制御コマンドはデータ端子から入力される構成としたが、制御コマンドは、例えば、専用の入力端子から入力する構成にしても構わない。この場合、第１乃至第４実施例で示したデータ入力バッファ回路に代えて当該制御コマンド入力用の入力バッファ回路に同様の回路構成を適用すればよい。尚、制御コマンドは表１に例示したコードに限定されるものではない。アレイ読み出しコマンドが「ＦＦＨ」でなければ、第１乃至第４実施例で示した回路構成の内、アレイ読み出コマンドの「０」となるビット箇所について出力レベルを反転するようにすればよい。また、コマンドのビット数も８ビットに限定されるものではない。
【００５６】
〈９〉また、上記実施の形態では、不揮発性メモリ装置１としてフラッシュメモリを想定したが、本発明回路は、フラッシュメモリ以外の電気的に書き換えが可能な不揮発性メモリ装置にも適用できる。
【００５７】
【発明の効果】
以上詳細に説明したように、本発明に係る不揮発性メモリ装置の誤動作防止回路によれば、電源立ち上げ時や通電時に突発的に発生するシステムノイズ等によりフラッシュメモリ(不揮発性メモリ装置)にＦＦＨ（アレイ読み出し／リセットコマンド）以外の制御コマンド（例えば、２０Ｈ、４０Ｈ、７０Ｈ）が誤って読み込まれることがないので、フラッシュメモリはアレイ読み出しモード以外の動作モードになることが無い。その結果、フラッシュメモリのアドレス信号が示すメモリアレイ上のアドレスの内容（プログラムコード）をデータ端子から出力するため、このデータを読み込んで動作するＣＰＵは正常動作を続けるので、ＣＰＵからの制御信号（ＣＥ＃、ＯＥ＃、ＷＥ＃、ＶＰＰ、ＷＰ＃、アドレス信号等）の誤動作等による不揮発性メモリ装置のデータの誤消去や誤書き込みを防止できる。
【００５８】
また、電源立ち上げ時や、システムリセット時にノイズ等の何かの原因で、フラッシュメモリがアレイ読み出しモード以外の動作モードになっても、その後に、フラッシュメモリのチップイネーブル信号ＣＥ＃、ライトイネーブル信号ＷＥ＃を共にアクティブにすると、フラッシュメモリの内部へは、アレイ読み出し／リセット コマンド「ＦＦＨ」が読み込まれるので、フラッシュメモリはアレイ読み出しモードになり、アドレス端子が示すアドレスの内容をデータ端子に出力する。その結果、フラッシュメモリのアドレス信号が示すメモリアレイ上のアドレスの内容(プログラムコード)をデータ端子に出力し、ＣＰＵは正常動作を続けるので、誤動作などによる不揮発性メモリのデータの誤消去や誤書き込みを防止できる。以上のように、本発明回路を備えた不揮発性メモリ装置及び当該不揮発性メモリ装置を用いたコンピュータシステムは、周辺ノイズに強い装置及びシステムとなる。
【図面の簡単な説明】
【図１】本発明に係る不揮発性メモリ装置の一実施の形態の概略構成を示すブロック図
【図２】本発明に係る不揮発性メモリ装置の誤動作防止回路の第１実施例における回路構成を示すブロック図
【図３】図２に示す第１実施例における本発明に係る不揮発性メモリ装置の誤動作防止回路を構成するデータ入力バッファ回路の論理回路図
【図４】本発明に係る不揮発性メモリ装置の誤動作防止回路の第２実施例における回路構成を示すブロック図
【図５】図４に示す第２実施例における本発明に係る不揮発性メモリ装置の誤動作防止回路を構成するＷＥ＃入力の入力バッファ回路の論理回路図
【図６】本発明に係る不揮発性メモリ装置の誤動作防止回路の第３実施例における回路構成を示すブロック図
【図７】図６に示す第３実施例における本発明に係る不揮発性メモリ装置の誤動作防止回路を構成するデータ入力バッファ回路の論理回路図
【図８】本発明に係る不揮発性メモリ装置の誤動作防止回路の第４実施例における回路構成を示すブロック図
【図９】図８に示す第４実施例における本発明に係る不揮発性メモリ装置の誤動作防止回路を構成するデータ入力バッファ回路と保護領域指定部の論理回路図
【図１０】フラッシュメモリのメモリセルトランジスタの断面構造を示す断面図（ａ）と等価回路図（ｂ）
【図１１】フラッシュメモリの４８ピンＴＳＯＰパッケージにおける端子配置図
【符号の説明】
１ ： 不揮発性メモリ装置（フラッシュメモリ）
２ ： 本発明に係る不揮発性メモリ装置の誤動作防止回路
２ａ： 動作モード強制回路
３ ： 入力バッファ回路
４ ： メモリアレイ
５ ： ステータスレジスタ
６ ： データ入力バッファ回路
７ ： ＯＲ（論理和）ゲート
８ ： コマンド状態解読回路
９ ： ＷＥ＃入力の入力バッファ回路
１０： ＶＰＰ入力の入力バッファ回路
１１： 保護領域指定部
Claims (7)
- メモリアレイからデータを読み出す第１読み出しモード、前記メモリアレイへデータを書き込むプログラムモード、前記メモリアレイのデータを消去する消去モード、及び、前記メモリアレイ以外のデータを読み出す第２読み出しモードを少なくとも含む複数の動作モードの中から、制御コマンドの入力に応じて少なくとも１つの前記動作モードを設定し、その設定された前記動作モードで規定された処理を行う電気的にデータ書き換え可能な不揮発性メモリ装置の誤動作防止回路であって、
所定のデータ保護のための制御信号によって前記プログラムモードと前記消去モードの設定が禁止されているデータ保護状態において、前記制御コマンドの入力内容に拘わらず前記第１読み出しモードを設定する動作モード強制回路を備えていることを特徴とする不揮発性メモリ装置の誤動作防止回路。 - 前記メモリアレイの内の指定されたデータ保護領域のみ前記データ保護状態が有効となるように前記データ保護領域の指定を行うデータ保護領域指定部を備え、
前記動作モード強制回路は、前記データ保護状態において、前記データ保護領域がアドレス入力により指定された場合に、前記制御コマンドの入力内容に拘わらず前記第１読み出しモードを設定することを特徴とする請求項１に記載の不揮発性メモリ装置の誤動作防止回路。 - 前記動作モード強制回路は、前記制御信号によって前記プログラムモードと前記消去モードの設定が禁止されていない状態において、前記動作モードが前記制御コマンドの入力内容に応じて設定されることを許可することを特徴とする請求項１または２に記載の不揮発性メモリ装置の誤動作防止回路。
- メモリアレイからデータを読み出す第１読み出しモード、前記メモリアレイへデータを書き込むプログラムモード、前記メモリアレイのデータを消去する消去モード、及び、前記メモリアレイ以外のデータを読み出す第２読み出しモードを少なくとも含む複数の動作モードの中から、制御コマンドの入力に応じて少なくとも１つの前記動作モードを設定し、その設定された前記動作モードで規定された処理を行う電気的にデータ書き換え可能な不揮発性メモリ装置の誤動作防止回路であって、
所定のデータ保護のための制御信号によって前記プログラムモードと前記消去モードの設定が禁止されているデータ保護状態において、前記制御コマンドの入力レベルに拘わらず前記制御コマンドの入力回路内の内部レベルを前記第１読み出しモードに対応する内部レベルに強制的に設定する動作モード強制回路を備えていることを特徴とする不揮発性メモリ装置の誤動作防止回路。 - 前記メモリアレイの内の指定されたデータ保護領域のみ前記データ保護状態が有効となるように前記データ保護領域の指定を行うデータ保護領域指定部を備え、
前記動作モード強制回路は、前記データ保護状態において、前記データ保護領域がアドレス入力により指定された場合に、前記制御コマンドの入力レベルに拘わらず前記制御コマンドの入力回路内の内部レベルを前記第１読み出しモードに対応する内部レベルに強制的に設定することを特徴とする請求項４に記載の不揮発性メモリ装置の誤動作防止回路。 - 前記動作モード強制回路は、前記制御信号によって前記プログラムモードと前記消去モードの設定が禁止されていない状態において、前記制御コマンドの入力回路内の内部レベルを前記制御コマンドの入力レベルに対応する内部レベルに設定することを特徴とする請求項４または５に記載の不揮発性メモリ装置の誤動作防止回路。
- 前記制御信号は、独立して設けられたデータ保護機能専用の制御信号、データ書き込み用高電圧入力、データ消去用高電圧入力、データ書き込み消去用高電圧の少なくとも何れか１つを含むことを特徴とする請求項１〜６の何れか１項に記載の不揮発性メモリ装置の誤動作防止回路。
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