JPH04129096A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、不揮発性半導体記憶装置、特に電気的に一
括消去が可能なりラッシュＥＥＦＲＯＭに関するもので
ある。

〔従来の技術〕

第３図にｘｓｓｃｃダイジェスト・オプーテクニカルペ
ーパーズ（１９９０）　ｒｐ、６０−６１に示された従
来のフラッシュＥＥＰＲＯＭのブロック図を示す。メモ
リアレイ（１）の周辺にＹゲー）　（２）　、ソース線
スイッチ（３）、ロウデコーダ（４）、コラム；−ダ（
５）が設けられている。ロウデコーダ（４）、コラムデ
コーダ（８）にはアドレスバッファ（６）の出力が入力
される。Ｙゲート（２）を介してメモリアレイ（１）に
書き込み回路（７）、センスアンプ（８）が接続される
。書き込み回路（７）、センスアンプ（８）は入出力バ
ッファ（９）に接続される。アドレスバッファ（６）に
はアドレス信号Ａ。

ないしＡｋが入力される。入出力バツ７ア（９）に線入
出力データ信号Ｉ　１０　Ｏないしｌ１０７が接続され
る。さらに、モード制御回路αＱ１消去制御回路（ロ）
が設けられている。モード制御回路ａＱＫ伏制御信号Ｅ
Ｅ　、　Ｃ３Ｆ、　、　ＯΣ、ＰＧＭが入力される。

第４図に第３図中の消去制御回路（ロ）の詳細なブロッ
ク図を示す。消去制御回路（ロ）はコマンド信号ラッチ
（２）、シーケンス制御回路側、ベリファイ電圧発生回
路ａ→電圧スイッチ（至）から構成される０シ一ケンス
制御回路ａ：ｌはアドレスカウンター鵠、消去／消去ベ
リファイ制御回路αη、デコーダ制御回路（至）、消去
パルス発生ｆｉＱ＊から構成される装置図にメモリセル
の断面図を示す。メモリセルは；ントロールケーＮり、
７０−ティングゲート（財）の２層のゲート、並びにド
レイン（イ）ソース（至）から構成されている口折面形
状はＥＰＲＯＭと同一であるが、７０−ティングゲート
（至）、基板（支）間の酸化膜厚がＥＰＲＯＭより薄く
、はぼ１００人程程度形成されている。第６図はメモリ
アレイ（１）の構成を示す回路図である。メモリアレイ
（１）は第５図に示すメモリセルが行方向及び列方向に
アレイ配置され、ドレイン（支）がビット線０４（ＢＬ
Ｉ、ＢＬ２・・）に、コントロールゲート曽がワード線
（ホ）（ＷＬＩ、ＷＬ２・・）に接続されている。ワー
ド線（ホ）はロウデコーダ（４）に接続されている。ビ
ット線（ハ）はコラムデコーダ（５）の出力（Ｙｌ、Ｙ
２・・）がゲートに入力されるＹゲートトランジスタ（
ホ）を介してＩ１０線（２）に接続される０工１０線（
財）にはセンスアンプ（ｓ）ｓｉき込み回路（７）が接
続されている。メモリセルのソース翰はソース１！（２
）に接続され、ソース線翰はソース線スイッチ（３）に
接続されている。

次に動作について説明する。まず書き込み動作について
説明する。第６図に示すＡ部のメモリセルに書き込みを
行なう場合について説明する。書き込み回路（７）が活
性化され、ｌ１０ＩＪ＠に高圧ｖ、。

が印加される。コラムデコーダ（５）によりＹｌが選択
され％Ｙｌのレベルが高圧ｖｐｐに昇圧される。

Ｙ２．Ｙ３はゝ′Ｌ＃レベルに保たれる。さらに、ロウ
デコーダ（４）により、ワード線（イ）ＷＬｌが選択さ
れＷＬｌのレベルが高圧ｖＧＩＧＩに昇圧される。ソー
ス線（ハ）はソース線スイッチ（３）にょシ接地される
。これＫより、メモリセルのドレイン（財）、コントロ
ールゲート（１）に高圧が印加され、ソース（至）が接
地される。ドレイン（２）近傍のアバランシェ崩壊にょ
シ生じたホットエレクトロンが７０−ティングゲート（
２）に注入されメモリトランジスタ（メモリセルのコン
トロールゲート（１）をゲートとするトランジスタ）の
しきい値が高くなる。この状態を、情報１ゝ０“が書き
込まれたものとする。

消去は、メモリセルのソース＠にソース線スイッチ（３
）により高圧ｖｐｐを印加し、コントロールゲート（イ
）を接地し、ドレイン（支）を７０−ティングに保つこ
とによシ行なわれる。フローティングゲート（２）、ソ
ース−間の酸化膜に強い電界が誘起されトンネル現象に
より電子が７０−ティングゲート（２）からソース（至
）に引き抜かれ、メそリトランジスタのしきい値が低く
なる。すなわち、コラムデコーダ（５）、’ウデコーダ
（４）の出力すべてをＬ＃にすることによシ行なわれる
。ソース線（至）が共通であるので消去はメモリプレイ
（１）−括になされる。消去によりメモリセルには清報
ｖｋ１“が記憶されたものとする。消去動作については
後で詳述する。以下、１Ｈ＃レベルとは電源電圧（５ｖ
）程度を示し、１Ｌルベルは接地電位を示すものとする
。

次に読み出しについて説明する。第６図に示すＡ部のメ
モリセルについて読み出しを行なう場合について説明す
る。コラムデコーダ（５）によシＹ１のレベルが’Ｈ’
となシ他のコラムデー−ダ（５）の出力（Ｙ２．Ｙ３−
・）は’Ｌ’に保たれる。ロウデコーダ（４）Ｋよりワ
ード線ｇＲＷＬｌのレベルが′Ｈ＃とな夛他のワードＩ
ｌｌ！（ホ）は′Ｌ＃レベルに保たれる。ソース線（ホ
）はソース線スイッチ（３）によ勺接地される。

メモリセルが書き込み状態で６夛メモワトクンジスタの
しきい値が高ければ、コントロールゲート曽に１Ｈ“レ
ベルが印加されてもメモリトランジスタは導通せず、ビ
ット線＠かもソース線（ハ）に電流は流れない。メモリ
セルが消去状態でありメモリトランジスタのしきい値が
低ければメモリトランジスタは導通し、ビット５１２４
からソース線（至）にメモリセルを介して電流が流れる
。メモリセルを介して電流が流れるか否かをセンスアン
プ（８）により検出し、メモリセルに記憶された情報が
１１１“であるか１０“であるかを判定する。

さて、一般にＩＩ！ＦＲＯＭでは消去は紫外線照射によ
ってなされるため、７Ｅフーテイングゲートが電気的に
中性になると、それ以上にはフローティングゲートから
電子は引き抜かれず、メモリトランジスタのしきい値は
１ｖ程度以下にはならない。

一方、トンネル現象を利用した電子の引き抜きでは、７
０−ティングゲートから電子が過剰に引き抜かれ、７ｏ
−ティングゲートが正に帯電してしまうということが起
こシ得る。この現象を過消去（もしくは過剰消去）と呼
ぶ。メモリトランジスタのしきい値が負になってしまう
ため、その後の読み出し・書き込みに支障をきたす。す
なわち、読み出し時に非選択でワード線のレベルが’Ｔ
ＩＬ＃でアシ、メモリトランジスタのコントロールゲー
トに印加されるレベルが１Ｌ″であっても該メそリトラ
ンジスタを介してビット線から電流が流°れでしまうの
で、同一ビット線上の読み出しを行なおうとするメモリ
セルが書き込み状態でしきい値が高くとも“１＃を読み
出してしまう。また、書き込み時においても過消去され
たメモリセルを介してリーク電流が流れるだめ書き込み
特性が劣化しさらには書き込み不能になってしまう。

この、過消去を防ぐために自動消去機能を有している。

これは、短い消去パルスをメモリセルのソースに印加し
、その後に読み出しを行ない、メモリトランジスタのし
きい値が所定の値よシ低くなったかどうかをチエツクす
るという動作を全てのメモリセルのしきい値が所定の値
より低くなるまで繰シ返すことにより、消去され易いメ
モリトランジスタのしきい値が負になるのを防ごうとい
うものである。このしきい値をチエツクする読み邑し動
作を、消去ベリファイ動作と呼ぶ。以下、消去動作につ
いて説明する。消去制御回路α力において、コマンド信
号ラッチ（２）は入力された制御信号をラッチするもの
で、消去動作中、システムバスを解放するだめのもので
ある。シーケンス制御回路（至）は消去パルスの発生、
消去ベリファイ動作を制御するためのものである。

消去モードでは、まず、全てのメモリセルに書き込みが
なされ、しきい値が高くされる。この動作を行なわずに
、しきい値が低い状態のメモリセルに消去パルスを印加
すると、過消去されてしまう。アドレスカウンターα→
によ多発生されたアドレス信号がアドレスバッファ（６
）に入力される。ロウデコーダ（４）、コラムデコーダ
（５）、書き込み回路（７）は、消去／消去ベリファイ
制御回路いにょシ制御される。次に、消去／消去ベリフ
ァイ動作が開始される。全てのメモリセルのソース翰に
高圧を印加し、全てのワード線に）を接地することによ
シチップ消去が行なわれる。１０ｍ５の消去パルスの印
加の後、消去ベリファイが行なわれる。シーケンス制御
回路α］はアドレスカウンターαＯによ多発生されたア
ドレス信ｆＫより選択されたメモリセルの読み出しを１
バイト毎に行なってゆく。消去ベリファイは、しきい値
の高いメモリセルが発見されるまで継続される。もし、
しきい値の高いメモリセルが残っていたならばベリファ
イ動作は中止され、消去パルスが印加される。次にベリ
ファイが開始されるのは消去パルスが印加される前に未
消去であったメモリのアドレスから行なわれる。

トータルの消去動作にかかる時間を短くするためである
。この、消去／消去ベリファイ動作は全てのメモリセル
のしきい値が低くなったと判定されるまで繰夛返される
。最後に、ステータス信号が１“となシ、全ての消去動
作が終了する。

〔発明が解決しようとする課題〕

従来の７ラツシユＥＥＦＲＯＭは以上のように構成され
ているので、消去ベリファイ時にワードラインに印加す
るベリファイ電圧を発生する必要があった。また全ビッ
トが、あるしきい償以下になることを検知するために全
ビットに読み出しをふけて、メモリセルに電流が流れる
ことを確認しなければならず、その結果トータルの消去
時間が増大すると言う問題があった。

この発明は上記のような問題点を解消するためになされ
たもので、ベリファイに費される時間を大幅に減少でき
る不揮発生半導体記憶装置を得ることを目的゛とする。

〔課題を解決するための手段〕

この発明に係る不揮発性半導体記憶装置は、メモリセル
へのバックゲート印加手段を備え、消去時はバックゲー
トをかけずに消去を行ない、読み出し、書き込み時はバ
ックゲートを印加するようにしたものである。

〔作用〕

この発明における不揮発性半導体記憶装置はベリファイ
電圧を用いる事なく消去ベリファイが行なえ、またベリ
ファイに費やされる時間が大幅に減少できる。

〔実施例〕

第１図はこの発明の一実施例の不揮発性半導体記憶装置
のブロック図、第２図は第１図中の消去制御回路の詳細
を示すブロック図である０図において、（１）〜αｏ、
ｕ、ａ３．ａｓ、ｃｓ、ａｃｓは第３図および第４図の
従来例に示したものと同等であるので説明を省略する。

翰はｐウェル、（ホ）はバックゲート印加回路、（２）
は消去制御回路、（至）は消去／消去ベリファイ制御回
路、■はアドレスカウンターＡ５（ロ）はアドレスカウ
ンターＢ％（至）はアドレスバッファＡ％（１）はアド
レスバッファＢでアル。

アドレスカウンターＡｉはＹ系アドレスバックァＡ＠に
、アドレスカウンターＢ（至）は文系アドレスバッファ
ＢＯ１１９に入力される。また、第４図の従来例に示し
たベリファイ電圧発生器←→、及び電圧スイッチ（至）
は存在しない。

次に動作について説明する０まず消去前書き込み時には
、バックゲート印加回路曽により、ｐウェル翰にバック
ゲートを印加し、アバランシェ降伏によシ全メモリセル
に１０“書き込みを行なう。

消去前書き込みが終了した後、メモリセルのソースに消
去パルスを印加するわけであるが、この時、消去／消去
ベリファイ制御回路（至）からの信号によりバックゲー
ト印加回路…を非活性にする。即ち、メモリアレイ部の
ｐウェル翰へのバックゲート印加を中止し接地レベルと
する。メモリアレイ（１）への消去パルスの印加が終了
した後、消去ベリファイを行なう。このとき第４図の従
来例であればアドレスカウンターα・により全アドレス
を順次選択し１バイトずつ読み出しを行なわねばならな
いが、第２図においてはアドレスカウンター′５ｒｘ系
アドレスと、Ｙ系アドレスとに２分割し、消去ベリファ
イ時はＸ系のアドレスカウンターＢ−は非活性にし、全
ワード線を接地レベルにする。そして、Ｙ系アドレスカ
ウンターＡＣ（１のみ活性化しメモリセルをビット線単
位に順次読みだす。１ビツト線に接続される全メモリセ
ルのコントロールケートは接地されているためｌビット
線に接続される全メモリセルリしきい値がエンハンスメ
ントである場合、センスアンプ（８）で読みとられるデ
ータは１０＃となる０もしベリファイを行なったとき読
みだしたデータがζＮだった場合、再び消去パルスを印
加する。そうして１ビツト線に接続される全メモリのう
ち少なくとも１ビツトがデプレッション化するまで（即
ち読みだしたデータが１１“になるまで）消去を繰）返
す。このようにして全ビット線から読みだされたデータ
が全て１１＃となれば消去を完了し、消去／消去べり７
アイ制御回路（財）によυバックゲート印加回路（至）
を活性化させる。即ち、メモリアレイ部のＰウェル翰に
バックゲートをかけることにより、メモリセルのしきい
値を上昇させ、正常な書き込み、読み出しを行なう。

尚上記実施例では、消去ベリファイ時にｌビット線毎に
読み出しを行なったが、２ビツト線毎もしくはそれ以上
でもよい。

〔発明の効果〕

以上のようＫこの発明によれば、消去／消去ベリファイ
時にメモリセルにバックゲートを印加するようにしたの
でベリファイ時のベリファイ電圧をメモリセルのゲート
に印加する必要はなくベリファイ電圧発生回路が不要に
なる０また消去ベリファイ時に１ビツトでもデプレッシ
ョン化したメモリセルを検出すれば良い丸め全アドレス
を順次選択する必要はなく、ベリファイ時間の短縮が行
なえる。さらに通常読み出し、書き込み時にメモリセル
にバックゲートを印加するため、メモリセルのドレイン
と基板間の、空乏層による寄生容量がおさえられ、デバ
イスの安定動作、高速動作にも寄与する。

【図面の簡単な説明】

第１図はこの発明の一実施例による不揮発性半導体記憶
装置のブロック図、第２図は第１図における消去制御回
路の詳、細なブロック図、第３図は従来の７ラツシユＥ
ＥＰＲＯＭの構成を表わしたブロック図、第４図は第３
図における消去制御回路の詳細なブロック図、第５図は
フラッシュＥＥＦＲＯＭのメモリセルの断面図、第６図
はフラッシュＥＥＰＲＯＭのメモリアレイの構成を示す
回路図である。 図において、（１）はメモリプレイ、（２〉はＹゲート
。 （３）はソース線スイッチ、（４）はロウデコーダ、（
５）はコラムデコーダ、　（６）はアドレスバッファ、
（７）は書き込み回路、（８）はセンスアンプ、（９）
は入出力バツ７ア、αＱはモード制御回路、（２）はコ
マンド信号ラッチ、（至）はシーケンス制御回路、（至
）はデコーダ制御回路、Ｑ傷は消去パルス発生器、翰は
ｐウェル、曽はバックゲート印加回路、（２）は消去制
御回路、（７）は消去／消去ベリファイ制御回路、曽は
アドレスカウンターＡ％［有］はアドレスカウンターＢ
１（至）はアドレスバッファＡ％（至）はアドレスバッ
ファＢである。 尚、各図中、同一符号は同一　または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 　複数のメモリセルを有し、かつ上記メモリセルは電気
   的にプログラム可能であり、かつ上記メモリセル全体を
   電気的に一括消去可能である不揮発性半導体記憶装置に
   おいて、バックゲート印加回路を備え消去及び消去ベリ
   ファイ時以外には、メモリセルにバックゲートを印加す
   ることを特徴とする不揮発性半導体記憶装置。