KR20040089577A

KR20040089577A - 불휘발성 메모리장치의 오동작 방지회로

Info

Publication number: KR20040089577A
Application number: KR1020040025263A
Authority: KR
Inventors: 후쿠모토카츠미
Original assignee: 샤프 가부시키가이샤
Priority date: 2003-04-14
Filing date: 2004-04-13
Publication date: 2004-10-21
Also published as: JP2004318950A; JP4083064B2; KR100572564B1; US7187582B2; US20040264268A1

Abstract

메모리어레이의 데이터를 판독하지 않으면 안되는 상태에 있어서, 시스템 노이즈 등의 영향에 의해 잘못하여 회로내부의 다른 데이터를 판독하여 버리는 오동작을 방지하는 오동작 방지회로를 제공한다.

메모리어레이(4)의 데이터를 판독하는 제1판독모드, 프로그램모드, 소거모드, 메모리어레이(4) 이외의 데이터를 판독하는 제2판독모드를 적어도 포함하는 복수의 동작모드 중에서, 제어명령의 입력에 따라서 적어도 하나의 동작모드를 설정하고, 그 설정된 상기 동작모드에서 규정된 처리를 행하는 전기적으로 데이터 고쳐쓰기가 가능한 불휘발성 메모리장치가, 데이터 보호를 위한 제어신호에 의해서 프로그램모드와 소거모드의 설정이 금지되어 있는 데이터 보호상태에 있어서, 제어명령의 입력내용에 구애되지 않고 제1판독모드를 설정하는 동작모드 강제회로(2a)를 구비하고 있다.

Description

불휘발성 메모리장치의 오동작 방지회로{ERRONEOUS OPERATION PREVENTING CIRCUIT OF NON-VOLATILE MEMORY DEVICE}

본 발명은 전기적으로 데이터 고쳐쓰기가 가능한 불휘발성 메모리장치에 관한 것이고, 보다 상세하게는 메모리어레이로부터 데이터를 판독하는 제1판독모드, 상기 메모리어레이로 데이터를 기록하는 프로그램모드, 상기 메모리어레이의 데이터를 소거하는 소거모드, 및 상기 메모리 이외의 데이터를 판독하는 제2판독모드를 적어도 포함하는 복수의 동작모드 중에서, 제어명령의 입력에 따라서 하나의 상기 동작모드를 설정하고, 그 설정된 상기 동작모드에서 규정된 처리를 행하는 불휘발성 메모리장치의 오동작 방지회로에 관한 것이다.

데이터를 불휘발적으로 또한 전기적으로 고쳐쓸 수 있도록 기억하는 반도체 기억장치의 하나로 플래시메모리가 있다. 플래시메모리에 있어서는 메모리어레이로의 데이터의 기록동작은, 데이터 기록(프로그램)명령에 의해 실행된다. 또, 메모리어레이에 기록된 데이터의 소거동작은 소거명령에 의해 실행되며, 블록단위로 메모리어레이의 모든 메모리셀이 동시에 소거상태로 된다.

그 때문에, 플래시메모리에 대하여 판독동작, 기록(프로그램)동작, 블록마다(또는 섹터마다)의 소거동작 등을 행하기 위해서는, 각 동작에 대응하는 제어명령을 먼저 플래시메모리에 읽어들이고, 명령상태 해독회로에서 동작내용을 해독시킬 필요가 있다. 플래시메모리는 일반적으로 데이터 유지특성을 고품위로 유지하기 위하여, 기록/소거 제어회로에 의해서 번잡한 기록 및 소거용 알고리즘에 따라서 상기 기록 및 소거동작이 제어된다. 또, 기록동작이나 소거동작의 개시나 종료 등의 처리상태는 상태레지스터(status register)에 저장되기 때문에, 상태레지스터의 기억내용을 판독함으로써 기록/소거 제어회로의 현재의 처리상태를 외부에서 확인할 수 있다. 플래시메모리의 제어명령의 일례를 표 1에 나타낸다.

명령	제1기록 사이클	제2기록 사이클
명령	데이터 입력	데이터 입력
어레이 판독/리셋	FFH	-
프로그램	40H	기록데이터
블록 소거	20H	D0H
상태레지스터 판독	70H	-
블록 로크	60H	01H
블록 언로크	60H	D0H
블록 로크-다운	60H	2FH

예를 들면, 어레이 판독동작은 플래시메모리가, 데이터단자(일반적으로 데이터 입력과 데이터 출력은 동일 데이터단자를 사용하고 있는 것이 많다)를 경유하여 명령데이터 "FFH"(「H」는 데이터가 16진 표기인 것을 나타낸다.)를 수취하고, 그 후 칩가능신호(chip enable signal; CE#), 출력가능신호(output enable signal; OE#)가 모두 액티브로 되면, 메모리어레이로부터의 데이터의 판독이 개시되고(신호명의 「#」은 입력레벨이 저레벨일 때에 액티브로 되는 신호를 편의적으로 의미한다), 개시후부터 소정시간이 경과되면 플래시메모리는 메모리어레이 내의 어드레스 입력단자의 입력레벨에 대응하여 지정되는 어드레스 영역에 기억되어 있는 데이터를 데이터단자로부터 출력한다.

각 제어명령을 플래시메모리에 읽어들이게 하기 위해서는, 표 1에 나타내는 명령에 대응한 코드를 데이터단자에 입력함과 동시에, 칩가능신호(CE#), 기록가능신호(write enable signal; WE#)를 모두 액티브로 하면 된다.

도 10의 (a)부분은 플래시메모리에 있어서의 1개의 메모리셀을 형성하는 메모리셀 트랜지스터의 단면구조를 개략적으로 나타내는 도면이다. 도 10의 (a)부분에 있어서 메모리셀 트랜지스터는, 예를 들면 p형 반도체기판(또는 웰)의 표면영역에 형성된다. 예를 들면, n형의 불순물이 주입된 영역소스(S) 및 드레인(D)과, 소스(S) 및 드레인(D) 사이의 채널영역상에 게이트 절연막을 통하여 형성되는 플로팅게이트(FG)와, 플로팅게이트(FG)상에 층간 절연막을 통하여 형성되는 컨트롤게이트(CG)를 구비하여 구성된다. 플로팅게이트(FG)는 그 주위가 절연막에 의해 둘러싸여져 있고, 전기적으로 플로팅상태로 되어 있다. 도 10의 (b)부분은 (a)부분에 나타내는 메모리셀의 전기적인 등가회로도이다.

도시하지 않지만, 컨트롤게이트(CG)는 워드선(WL)에 접속되고, 워드선 구동회로(행 디코더; row decorder)로 구동된다. 또, 드레인(D)은 비트선(BL)에 접속되고, 비트선 구동회로(열 디코더; column decorder) 및 센스증폭회로(센스회로)로 구동되거나, 비트선의 전위를 센스앰프로 증폭하여 메모리셀에 기억되어 있는 데이터를 판독한다. 소스(S)는 소스선을 통하여 소스선 구동회로에 결합된다.

플래시메모리에 있어서는, 이 메모리셀이 어레이형상으로 배치되며, 메모리셀의 각 행은 대응하는 워드선(WL)에 접속되고, 메모리셀의 각 열은 대응하는 비트선(BL)에 접속되어 메모리셀 어레이를 형성하고 있다. 도 10에 나타내는 메모리셀로의 데이터의 기록, 소거 및 판독은 이하와 같이 하여 행해진다.

기록시에 있어서는, 컨트롤게이트(CG)로 약 12V의 고전압(Vpp)이 워드선(WL)을 통하여 인가되고, 드레인(D)으로는 비트선(BL)을 통하여 약 6V의 전압이 인가되며, 또한 소스(S)로는 소스선 구동회로에 의해 접지전위가 인가된다. 이 상태에서는, 드레인(D)으로부터 소스(S)로 채널영역을 통하여 전류가 흐른다. 이 드레인(D)으로부터의 전류 내의 전하가 드레인(D)의 근방에 형성되는 고전계에 의해 여기되어, 핫일렉트론이 발생한다. 이 핫일렉트론에 의해 애벌란시 항복이 발생하고, 대량의 핫일렉트론이 연쇄적으로 발생한다. 애벌란시 항복에 의해 발생한 핫일렉트론은 컨트롤게이트(CG)로 인가된 고전압에 의해 플로팅게이트(FG)를 향해서 가속되고, 이 플로팅게이트(FG) 내에 주입되어 포획된다. 플로팅게이트에 전자가 포획된 상태에 있어서는 이 메모리셀 트랜지스터의 임계값 전압(Vth)이 정(正)의 방향으로 이동한다(데이터 「0」을 기억).

소거시에 있어서는 컨트롤게이트(CG)로는 접지전위가 인가되고, 소스(S)로는 소스전위 발생회로로부터 약 12V의 고전압(Vpp)이 인가되고, 드레인(D)은 플로팅상태로 된다. 이 전압인가상태에 있어서는, 게이트 절연막(매우 얇은 터널 절연막)을 통하여 플로팅게이트(FG)로부터 소스(S)로 터널현상에 의해 전자가 뽑아내어진다. 플로팅게이트(FG)로부터 전자가 뽑아내어진 상태에 있어서는 이 메모리셀 트랜지스터 임계값 전압(Vth)이 부(負)의 방향으로 이동한다(데이터 「1」을 기억). 상술한 바와 같이, 플로팅게이트(FG)에 존재하는 전자의 양에 따라서 메모리셀은 데이터「0」과 「1」을 기억한다. 또한, 소거동작은 메모리어레이를 복수블록으로 분할하여 이루어지는 블록마다 행해진다(소거메커니즘이나 메모리어레이 사이즈에 따라서는 메모리어레이 전체를 일괄하여 소거하는 경우도 있다).

전원을 켠 후나 리셋동작으로부터의 복귀 후에는, 플래시메모리는 도 10의 메모리셀의 데이터를 판독하는 동작모드(어레이 판독모드)로 되어 있다. 이 때문에, 플래시메모리에 프로그램코드 등을 저장하고 있는 컴퓨터 시스템에 있어서, 상기 상황에 맞게 CPU는 그 해당 프로그램코드를 판독할 수 있다. 그러나, 상태레지스터 판독명령이 발생되면 플래시메모리는 상태레지스터 판독모드로 되어, 메모리어레이로부터의 데이터가 아니라 상태레지스터로부터의 데이터를 출력하기 때문에, 플래시메모리로부터 데이터(프로그램이나 데이터 등)를 판독하고 있던 CPU는 틀린 데이터를 읽어들이게 된다. 이와 같이, 잘못하여 상태레지스터 판독모드로 되면 컴퓨터 시스템(CPU)은 폭주(오동작)를 시작한다.

한편, 소거명령 또는 프로그램명령이 플래시메모리에 대하여 발행되면, 기록/소거 제어회로가 소거동작 또는 기록동작을 개시한다. 기록/소거 제어회로는 소거동작 또는 기록동작을 개시하면, 플래시메모리는 상태레지스터 판독모드로 자동적으로 된다. 이것은 프로그램모드 혹은 소거모드시에 있어서 처리상태의 확인을 위하여 일부러 상태레지스터 판독명령의 입력을 불필요로 하기 때문이다. 따라서, 이러한 정상의 동작상황하에서는 문제가 없지만, 노이즈 등의 영향으로 잘못하여 프로그램모드 혹은 소거모드 상태로 되어 버리면, 플래시메모리는 틀린 데이터를 출력하기 때문에, 그것을 읽어들인 컴퓨터 시스템(CPU)은 폭주(오동작)를 시작하게 된다.

여기서, 상태레지스터의 비트 중에서 비트 7(8번째의 비트)은, 예컨대, 어레이 판독모드 등에서 기록/소거 제어회로가 대기상태에 있으면 「1」(Ready)로 되어 있지만, 기록/소거 제어회로가 소거동작 또는 기록동작의 제어를 개시하면, 상태레지스터의 비트 7은 「0」(Busy)로 되고, 소거동작이나 기록동작이 완료하면 비트 7은 다시 「1」(Ready)로 되돌아가서, 소거동작이나 기록동작이 완료된 것을 알린다.

상태레지스터 판독모드로부터, 메모리어레이로부터 데이터를 판독하는 동작모드(어레이 판독모드)로 되돌리기 위해서는, 어레이 판독명령(FFH)을 발행함으로써 실현한다. 그 후는, 플래시메모리는 메모리어레이로부터 데이터를 판독할 수 있게 된다.

도 11에 플래시메모리의 단자배치도의 일례를 나타낸다. 도 11은 플래시메모리가 48핀 TSOP 패키지로 밀봉되어 있는 제품예를 나타낸다.

상기 이외에 상태레지스터 판독모드로 되는 경우로서, 이하의 경우가 있다. VPP단자(기록용, 소거용 고전압의 입력단자)를 저레벨로 하면 기록동작 또는 소거동작이 금지되지만, 플래시메모리는 상태레지스터 판독모드로 될 수 있다. 또 WP#단자(쓰기방지(write protect) 제어신호 입력단자)를 저레벨로 하면, 메모리어레이의 특정 블록으로의 데이터의 기록 및 소거가 금지되지만, 플래시메모리는 상태레지스터 판독모드로 될 수 있다.

그 이외에서는 특정의 블록으로의 기록동작과 소거동작을 금지하는 방법으로서 하기의 특허문헌 1 및 특허문헌 2에 개시되어 있다. 특허문헌 1에는, 각 블록에 보호상태 설정부를 배치하고, 보호상태 설정부에 보호상태를 필요로 하는 블록을 설정하면 해당 블록으로의 기록/소거가 금지되고, 보호상태 설정부의 보호상태를 해제하면 해당 블록으로의 기록/소거가 가능하게 되는 방법이, 특허문헌 2에는 각 블록에 고쳐쓰기가 가능한 불휘발성 메모리를 갖는 회로 또는 시스템에 있어서, 보호영역 지정부에서 보호상태를 지정받은 블록으로의 기록이 이루어진 경우 WE#단자로는 고레벨 신호만의 인가되고, 반대로, 보호영역 지정부에서 보호상태를 지정하지 않은 블록으로의 기록이 이루어진 경우 WE#단자로는 액티브한 신호(저레벨)가 인가되어, 명령과 데이터의 기록이 이루어지는 사례가 나타내어져 있다.

그러나, 상기 2가지의 방법에 있어서, 시스템 노이즈 등에 의해, 만의 하나 WE#신호가 잘못하여 액티브(저레벨)로 되는 사태(오기록 상태)가 일어나면, 보호영역 지정부에서는 고쳐쓰기 금지이고 판독뿐이므로 WE#신호는 고레벨에 고정하여 사용하는 것으로 인해, 일단 틀린 제어명령이 접수되면 상태레지스터 판독모드 상태로부터 복귀할 수 없는 위험이 있다.

[특허문헌 1]

일본 특허공개 평9-69066호 공보

[특허문헌 2]

일본 특허공개 2002-366436호 공보

전원을 켰을 때나 통전시에 돌발적으로 발생하는 시스템 노이즈 등에 의해 플래시메모리에 FFH 이외의 제어명령(예를 들면, 20H, 40H, 70H)이 잘못하여 읽어들여지면, 플래시메모리는 상태레지스터 판독모드로 자동적으로 된다. 그 후, 칩가능신호(CE#), 출력가능신호(OE#)를 모두 액티브로 하면 상태레지스터의 판독이 개시되고, 개시후부터 소정시간이 경과하면 플래시메모리는 상태레지스터의 값을 데이터단자에 출력한다.

플래시메모리는, 메모리어레이 내의 어드레스 입력단자의 입력레벨에 대응하여 지정되는 어드레스 영역에 기억되어 있는 데이터(프로그램코드 등)를 데이터단자에 출력하지 않게 되므로, 이 데이터를 읽어들이고 있는 CPU는 폭주(오동작)하게 된다. 또, 특허문헌 2에 개시된 각 블록에 고쳐쓰기 가능한 불휘발성 메모리를 갖는 회로 또는 시스템에 있어서, 보호영역 지정부에서 보호상태를 지정받은 블록으로의 기록이 이루어진 경우, 고쳐쓰기가 금지되어 판독동작만으로 되기 때문에 WE#단자로는 고레벨신호만이 인가되고, 반대로, 보호영역 지정부에서 보호상태를 지정받지 못한 블록으로의 기록이 이루어진 경우 WE#단자로는 액티브한 신호(저레벨)가 인가되어, 제어명령과 기록데이터의 읽어들임이 이루어지는 사례가 예시되어 있다.

이 경우에도, 전원을 켰을 때나 통전시에 돌발적으로 발생하는 시스템 노이즈 등에 의해 WE#신호레벨이 변경되어, 만에 하나 플래시메모리가 FFH(어레이 판독/리셋) 이외의 제어명령(예를 들면 20H, 40H, 70H)을 잘못 읽어들이면, 플래시메모리는 상태레지스터 판독모드로 자동적으로 된다. 보호영역 지정부에서 보호상태를 지정받은 블록으로의 기록이 이루어진 경우 WE#단자로는 통상, 고레벨신호만이 인가되므로, 플래시메모리는 상태레지스터 판독모드를 해제할 수 없을 위험성이 있다.

본 발명은 상기 문제점을 감안하여 이루어진 것으로, 그 목적은 불휘발성 메모리장치에 있어서, 메모리어레이의 데이터를 판독하지 않으면 안되는 상태에 있어서, 시스템 노이즈 등의 영향에 의해 잘못하여 회로내부의 다른 데이터를 판독하여 버리는 오동작을 방지하는 오동작 방지회로를 제공하고, 플래시메모리에 프로그램코드 등을 저장하고 있는 컴퓨터 시스템에 있어서 안정된 동작을 보증하는 것에 있다.

도 1은 본 발명에 따른 불휘발성 메모리장치의 일실시형태의 개략구성을 나타내는 블록도,

도 2는 본 발명에 따른 불휘발성 메모리장치의 오동작 방지회로의 제1실시예에 있어서의 회로구성을 나타내는 블록도,

도 3은 도 2에 나타내는 제1실시예에 있어서의 본 발명에 따른 불휘발성 메모리장치의 오동작 방지회로를 구성하는 데이터 입력버퍼회로의 논리회로도,

도 4는 본 발명에 따른 불휘발성 메모리장치의 오동작 방지회로의 제2실시예에 있어서의 회로구성을 나타내는 블록도,

도 5는 도 4에 나타내는 제2실시예에 있어서의 본 발명에 따른 불휘발성 메모리장치의 오동작 방지회로를 구성하는 WE#입력단자의 입력버퍼회로의 논리회로도,

도 6은 본 발명에 따른 불휘발성 메모리장치의 오동작 방지회로의 제3실시예에 있어서의 회로구성을 나타내는 블록도,

도 7은 도 6에 나타내는 제3실시예에 있어서의 본 발명에 따른 불휘발성 메모리장치의 오동작 방지회로를 구성하는 데이터 입력버퍼회로의 논리회로도,

도 8은 본 발명에 따른 불휘발성 메모리장치의 오동작 방지회로의 제4실시예에 있어서의 회로구성을 나타내는 블록도,

도 9는 도 8에 나타내는 제4실시예에 있어서의 본 발명에 따른 불휘발성 메모리장치의 오동작 방지회로를 구성하는 데이터 입력버퍼회로와 보호영역 지정부의 논리회로도,

도 10은 플래시메모리의 메모리셀 트랜지스터의 단면구조를 나타내는 단면도(a)와 등가회로도(b),

도 11은 플래시메모리의 48핀 TSOP 패키지에 있어서의 단자배치도이다.

< 도면의 주요부분에 대한 부호의 설명 >

1 : 불휘발성 메모리장치(플래시메모리)

2 : 본 발명에 따른 불휘발성 메모리장치의 오동작 방지회로

2a : 동작모드 강제회로 3 : 입력버퍼회로

4 : 메모리어레이 5 : 상태레지스터

6 : 데이터 입력버퍼회로 7 : OR(논리합)게이트

8 : 명령상태 해독회로 9 : WE#입력단자의 입력버퍼회로

10 : VPP입력단자의 입력버퍼회로 11 : 보호영역 지정부

이 목적을 달성하기 위한 본 발명에 따른 불휘발성 메모리장치의 오동작 방지회로는, 메모리어레이로부터 데이터를 판독하는 제1판독모드(예를 들면 어레이 판독모드), 상기 메모리어레이로 데이터를 기록하는 프로그램모드, 상기 메모리어레이의 데이터를 소거하는 소거모드 및, 상기 메모리어레이 이외의 데이터를 판독하는 제2판독모드(예를 들면, 상태레지스터 판독모드)를 적어도 포함하는 복수의 동작모드 중에서, 제어명령의 입력에 따라서 적어도 하나의 상기 동작모드를 설정하고, 그 설정된 상기 동작모드에서 규정된 처리를 행하는 전기적으로 데이터 고쳐쓰기가 가능한 불휘발성 메모리장치의 오동작 방지회로로서, 소정의 데이터보호를 위한 제어신호에 의해서 상기 프로그램모드와 상기 소거모드의 설정이 금지되어 있는 데이터 보호상태에 있어서, 상기 제어명령의 입력내용에 구애되지 않고 상기 제1판독모드를 설정하는 동작모드 강제회로를 구비하고 있는 것을 제1의 특징으로 한다.

또한, 상기 제1의 특징을 갖는 본 발명에 따른 불휘발성 메모리장치의 오동작 방지회로에 있어서, 상기 메모리어레이 내의 지정된 데이터 보호영역만 상기 데이터 보호상태가 유효하게 되도록 상기 데이터 보호영역의 지정을 행하는 데이터 보호영역 지정부를 구비하고, 상기 동작모드 강제회로가, 상기 데이터 보호상태에 있어서 상기 데이터 보호영역이 어드레스 입력에 의해 지정된 경우에, 상기 제어명령의 입력내용에 구애되지 않고 상기 제1판독모드를 설정하는 것을 제2의 특징으로 한다. 또, 상기 동작모드 강제회로가 상기 제어신호에 의해서 상기 프로그램모드와상기 소거모드의 설정이 금지되어 있지 않은 상태에 있어서, 상기 동작모드가 상기 제어명령의 입력내용에 따라서 설정되는 것을 허가하는 것을 제3의 특징으로 한다.

보다 구체적으로는, 본 발명에 따른 불휘발성 메모리장치의 오동작 방지회로는, 전원을 켰을 때나 통전시에 돌발적으로 발생하는 시스템 노이즈 등에 의해 불휘발성 메모리장치가 상태레지스터 판독모드로 되는 것을 금지하는 동작모드 강제회로를 설치하고, 만의 하나, 상태레지스터 판독모드로 되는 제어명령을 받았다고 하여도, 상기 불휘발성 메모리가 어레이 판독모드로 강제적으로 설정되는 것을 특징으로 한다. 또한, 상기 불휘발성 메모리의 어레이 판독모드로의 강제를 해제하고, 불휘발성 메모리가 상태레지스터 판독모드로 되는 것을 허가하는 회로를 설치하고 있다.

또한, 이 목적을 달성하기 위한 본 발명에 따른 불휘발성 메모리장치의 오동작 방지회로는, 메모리어레이로부터 데이터를 판독하는 제1판독모드(예를 들면 어레이 판독모드), 상기 메모리어레이로 데이터를 기록하는 프로그램모드, 상기 메모리어레이의 데이터를 소거하는 소거모드 및, 상기 메모리어레이 이외의 데이터를 판독하는 제2판독모드(예를 들면, 상태레지스터 판독모드)를 적어도 포함하는 복수의 동작모드 중에서, 제어명령의 입력에 따라서 적어도 하나의 상기 동작모드를 설정하고, 그 설정된 상기 동작모드에서 규정된 처리를 행하는 전기적으로 데이터 고쳐쓰기가 가능한 불휘발성 메모리장치의 오동작 방지회로로서, 소정의 데이터보호를 위한 제어신호에 의해서 상기 프로그램모드와 상기 소거모드의 설정이 금지되어 있는 데이터 보호상태에 있어서, 상기 제어명령의 입력레벨에 구애되지 않고 상기제어명령의 입력회로 내의 내부레벨을 상기 제1판독모드에 대응하는 내부레벨로 강제적으로 설정하는 동작모드 강제회로를 구비하고 있는 것을 제4의 특징으로 한다.

또한, 상기 제4의 특징을 갖는 본 발명에 따른 불휘발성 메모리장치의 오동작 방지회로에 있어서, 상기 메모리어레이 내의 지정된 데이터 보호영역만 상기 데이터 보호상태가 유효하게 되도록 상기 데이터 보호영역의 지정을 행하는 데이터 보호영역 지정부를 구비하고, 상기 동작모드 강제회로는, 상기 데이터 보호상태에 있어서 상기 데이터 보호영역이 어드레스 입력에 의해 지정된 경우에, 상기 제어명령의 입력레벨에 구애되지 않고 상기 제어명령의 입력회로 내의 내부레벨을 상기 제1판독모드에 대응하는 내부레벨로 강제적으로 설정하는 것을 제5의 특징으로 한다. 또한, 상기 동작모드 강제회로는 상기 제어신호에 의해서 상기 프로그램모드와 소거모드의 설정이 금지되어 있지 않은 상태에 있어서, 상기 제어명령의 입력회로 내의 내부레벨을 상기 제어명령의 입력레벨에 대응하는 내부레벨로 설정하는 것을 제6의 특징으로 한다.

상기 제1 내지 제6의 특징을 갖는 본 발명에 따른 불휘발성 메모리장치의 오동작 방지회로에 의하면, 전원을 켰을 때나 통전시에 돌발적으로 발생하는 시스템 노이즈 등에 의해 플래시메모리에 어레이 판독/리셋명령(FFH) 이외의 제어명령, 예를 들면, 블록 소거명령(20H), 프로그램명령(40H), 상태 판독명령(70H)을 잘못 읽어들여 버리는 일이 없고, 플래시메모리는 상태레지스터 판독모드로 실수하여 설정되는 일이 없다. 그 결과, 플래시메모리에 프로그램코드 등을 저장하고 있는 컴퓨터 시스템에 있어서, 플래시메모리의 어드레스단자로부터 입력되는 메모리 어드레스의 내용(프로그램코드)이 정상으로 데이터단자로부터 출력되기 때문에, 상기 컴퓨터 시스템의 CPU는 정상동작을 계속하므로, 시스템의 폭주나 CPU의 오동작 등에 의한 불휘발성 메모리의 데이터 오소거나 오기록을 방지할 수 있다.

특히, 상기 제2 또는 제5의 특징을 갖는 본 발명에 따른 불휘발성 메모리장치의 오동작 방지회로에 의하면, 또한 보호영역 지정부를 가지고, 상기 제어신호가 상기 불휘발성 메모리에 대한 소거·기록을 금지하는 상태로 설정되어 있을 때, 보호영역 지정부가 지정하지 않는 영역은 어레이 판독모드 이외의 동작모드로도 되는 것을 허가하므로, 다른 영역에서 상태레지스터의 내용을 판독할 수 있다.

특히, 상기 제3 또는 제6의 특징을 갖는 본 발명에 따른 불휘발성 메모리장치의 오동작 방지회로에 의하면, 상기 제어신호가 상기 불휘발성 메모리에 대한 소거·기록을 금지하는 상태로 설정되어 있지 않을 때, 메모리어레이의 전체 영역에 대하여 어레이 판독모드 이외의 동작모드로 되는 것을 허가하므로, 메모리어레이의 전체 영역에서 상태레지스터의 내용을 판독할 수 있다.

본 발명에 따른 불휘발성 메모리장치의 오동작 방지회로(이하, 간단히 "본 발명회로"라고 한다)의 일실시형태에 대하여 도면에 기초하여 설명한다.

우선, 본 발명에 따른 불휘발성 메모리장치(1)의 일구성예의 블록도를 도 1에 나타낸다. 또, 본 발명회로(2)는 입력버퍼회로(3) 내의 회로에 설치되는 것이다. 더욱이, 상기 종래의 기술에서 설명한 불휘발성 메모리장치는 본 발명회로(2)를 구비하고 있지 않은 점에서 상위하지만 그 밖의 구성은 동일하다.

여기서, 불휘발성 메모리장치(1)로서, 메모리어레이(4)로부터 데이터를 판독하는 어레이 판독모드(제1판독모드의 일례), 메모리어레이(4)로 데이터를 기록하는 프로그램모드, 메모리어레이(4)의 데이터를 소거하는 소거모드, 및 메모리어레이(4) 이외의 데이터인 상태레지스터(5)에 기억되어 있는 데이터를 판독하는 상태레지스터 판독모드(제2판독모드의 일례) 등을 적어도 포함하는 예컨대 상기 표 1에 예시한 바와 같은 복수의 동작모드 중에서, 데이터단자로부터 입력되는 제어명령에 따라서 적어도 하나의 상기 동작모드를 내부적으로 설정하고, 그 설정된 동작모드에서 규정된 처리를 행하는 전기적으로 데이터 고쳐쓰기가 가능한 플래시메모리를 상정하고 있다.

본 발명회로(2)의 제1실시예를 도 2와 도 3에 의해 설명한다. 도 2는 본 발명회로(2)의 회로구성을 나타내는 블록도이고, 본 발명회로(2)는 입력버퍼회로(3)의 데이터 입력버퍼회로(6)로 구성되며, WE#입력단자와 WP#입력단자의 각 입력버퍼회로가 관련된다. 여기서, 데이터 입력버퍼회로(6)(동작모드 강제회로(2a)의 일례)는, 일반적으로 WE#단자(저레벨 「0」에서 액티브로 되고, 데이터 입력단자로부터의 데이터 입력(기록데이터나 제어명령)을 내부로 읽어들인다)로부터의 WE#입력신호에 더하여, WP#단자(쓰기방지용 단자)로부터의 WP#입력신호(데이터보호를 위한 제어신호의 일례이고, 독립하여 설치된 데이터 보호기능 전용의 제어신호)로도 제어하도록 하여, WP#입력신호를 저레벨 「0」으로 하면, 데이터 입력단자로부터의 데이터 입력을 무효화한다. 이것에 의해 제어명령의 입력은 불가능하다.

아울러, 도 3의 데이터 입력버퍼회로(6)의 논리회로도에 나타내는 바와 같이, 외부로부터의 데이터 입력단자(입력과 출력은 동일 데이터단자를 사용하고 있는 것도 많다)로 부여되는 데이터 입력(제어명령)의 입력레벨에 구애되지 않고, WP#입력신호를 저레벨 「0」으로 하면, OR(논리합)게이트(7)의 출력은 고레벨 「1」로 된다. 또, WP#입력신호가 고레벨 「1」일 때는 WE#단자를 저레벨 「0」으로 하면, OR게이트(7)의 출력에 데이터 입력(제어명령)의 입력레벨에 대응한 내부레벨이 나타난다. 따라서, WP#입력신호를 저레벨 「0」 즉 액티브상태로 하고 프로그램모드와 소거모드의 설정을 금지하는 데이터 보호상태로 하면, OR게이트(7)의 출력이 강제적으로 고레벨 「1」로 되어, 데이터 입력이 8비트인 경우, 제어명령 「FFH」가 입력된 경우와 동일 상태로 된다. 그리고, 명령상태 해독회로(8)는 이 내부레벨에서 결정되는 데이터 「FFH」(「FFH」는 본 실시형태에 있어서 어레이 판독/리셋명령에 대응)를 수취하였다고 판정하는 구성으로 되어 있다.

상기 구성에 의해, WP#입력신호에 의해서 데이터 보호상태로 설정되어 있고, 시스템 노이즈 등에 의해 데이터 입력단자상의 입력레벨이, 예를 들면 제어명령 「40H」에 상당하는 레벨로 되고, 동시에 플래시메모리(1)의 칩가능신호(CE#)와 기록가능신호(WE#)가 모두 액티브로 되면, 제어명령 「40H」를 내부로 읽어들이려고 한다. 그러나, 플래시메모리(1)의 내부레벨(OR게이트(7)의 출력)은 데이터 「FFH」가 강제적으로 설정되므로, 잘못하여 제어명령 「40H」에 대응하는 프로그램모드로 설정되거나, 판독모드로서 상태레지스터 판독모드로 설정되거나 하지 않고, 플래시메모리(1)는 어레이 판독모드로 되어 어드레스단자의 입력레벨로 지정되는 어드레스의 메모리어레이의 데이터를 데이터단자에 출력한다. 즉, 어드레스입력에 의해 액세스된 메모리어레이(4)의 내용(프로그램코드 등)을 데이터단자에 출력하므로,CPU는 정상동작을 계속하게 된다. 또한, WP#단자를 고레벨로 하면, 데이터 입력단자로부터의 데이터 입력이 유효하게 되고, 외부데이터를 데이터 입력단자로부터 내부로 읽어들일 수 있다.

본 발명회로(2)의 제2실시예를 도 4와 도 5에 의해 설명한다. 도 4는 본 발명회로(2)의 회로구성을 나타내는 블록도이고, 본 발명회로(2)는 입력버퍼회로(3)의 데이터 입력버퍼회로(6)와 WE#입력단자의 입력버퍼회로(9)로 구성되며, WP#입력단자과 CE#입력단자의 각 입력버퍼회로가 관련된다. 데이터 입력버퍼회로(6)와 WE#입력단자의 입력버퍼회로(9)가 동작모드 강제회로(2a)를 형성하고 있다. 도 5는 WE#입력단자의 입력버퍼회로(9)의 회로구성을 나타내는 논리회로도이다. 여기서, 데이터 입력버퍼회로(6)는 제1실시예와 마찬가지로 도 3에 나타내는 회로구성이다.

WP#입력신호를 저레벨 「0」으로 하면, 도 3과 도 5에 나타내는 바와 같이, WE#단자로부터의 WE#입력신호와 데이터 입력단자로부터의 데이터 입력을 모두 무효화한다. 제2실시예의 구성에 의해, WP#입력신호에 의해서 데이터 보호상태로 설정되고, 시스템 노이즈 등에 의해 데이터 입력단자상의 입력레벨이, 예를 들면 제어명령 「40H」에 상당하는 레벨로 되고, 동시에 플래시메모리(1)의 칩가능신호(CE#)와 기록가능신호(WE#)가 모두 액티브로 되면, 제어명령 「40H」을 내부로 읽어들이려고 한다. 그러나, 플래시메모리(1)의 내부레벨(OR게이트(7)의 출력)은 데이터 「FFH」가 강제적으로 설정되므로, 잘못하여 제어명령 「40H」에 대응하는 프로그램모드로 설정되거나, 판독모드로서 상태레지스터 판독모드로 설정되거나 하지 않고 플래시메모리(1)는 어레이 판독모드로 되고, 어드레스단자의 입력레벨에서 지정되는 어드레스의 메모리어레이(4)의 데이터를 데이터단자에 출력한다.

제2실시예에서는, 도 5에 나타내는 바와 같이 WE#입력단자의 입력버퍼회로(9)에도 WP#입력신호에 따른 입력버퍼회로(3) 내부의 WP#1 신호가 입력되어 있으므로, 만의 하나, 입력버퍼회로(3) 내부의 WP#1 신호에 노이즈가 중첩되어 데이터 입력버퍼회로(6)에 있어서 데이터 입력의 읽어들임이 발생하여도, WE#입력단자의 입력버퍼회로(9)의 출력이 고레벨 「1」이므로, WP#1 신호의 노이즈의 영향이 WE#1 신호에 나타나는 것에 지연이 발생하여, WP#1 신호와 WE#1 신호가 동시에 내부 노이즈의 영향으로 저레벨 「0」로 될 가능성은 낮아지므로, 데이터 입력버퍼회로(6)의 OR게이트(7)의 출력은 고레벨 「1」이 유지된다. 이 결과, 명령상태 해독회로(8)는 이 내부레벨에서 결정되는 데이터 「FFH」(「FFH」는 본 실시형태에 있어서 어레이 판독/리셋명령에 대응)를 수취하였다고 판정하고, 플래시메모리(1)는 어레이 판독모드로 되며, 어드레스단자의 입력레벨에서 지정되는 어드레스의 메모리어레이(4)의 내용을 데이터단자에 출력한다. 즉, 어드레스 입력에 의해 액세스된 메모리어레이(4)의 내용(프로그램코드 등)을 데이터단자에 출력하므로, CPU는 정상동작을 계속하게 된다. 또한, WP#단자를 고레벨로 하면 데이터 입력단자로부터의 데이터 입력이 유효하게 되고, 외부데이터를 데이터 입력단자로부터 내부로 읽어들일 수 있다.

본 발명회로(2)의 제3실시예를 도 6과 도 7에 의해 설명한다. 도 6은 본 발명회로(2)의 회로구성을 나타내는 블록도이고, 본 발명회로(2)는 입력버퍼회로(3)의 데이터 입력버퍼회로(6)(동작모드 강제회로(2a)의 일례)로 구성되며, WE#입력단자의 입력버퍼회로와 VPP입력단자의 입력버퍼회로(10)가 관련된다. 도 7은 데이터 입력버퍼회로(6)의 회로구성을 나타내는 논리회로도이다. 제1실시예와의 상이점은 WP#단자로부터의 WP#입력신호 대신에, 기록·소거용 고전압 공급용 VPP단자로부터의 VPP입력신호를 이용하고 있는 점이다. 또한, 본 실시형태의 플래시메모리(1)는, VPP입력신호를 저레벨로 하면 프로그램모드와 소거모드의 설정을 금지하는 데이터 보호상태로 되도록 구성되어 있다.

VPP입력신호를 저레벨로 하면, VPP입력단자를 갖는 입력버퍼회로(10)의 출력인 내부신호(VPP1)도 저레벨 「0」으로 되고, 도 7에 나타내는 데이터 입력버퍼회로(6)에 있어서 데이터 입력단자로부터의 데이터 입력을 무효화하고, OR게이트(7)의 출력이 강제적으로 고레벨 「1」로 되며, 데이터 입력이 8비트인 경우 제어명령 「FFH」가 입력된 경우와 동일 상태로 된다. 이것에 의해, 제어명령의 입력은 불가능하다. 데이터 입력단자에 입력된 제어명령의 입력내용에 구애되지 않고, 명령상태 해독회로(8)는 OR게이트(7)의 출력으로 정해지는 내부레벨로 결정되는 데이터 「FFH」(「FFH」는 본 실시형태에 있어서 어레이 판독/리셋명령에 대응)를 수취하였다고 판정한다. 이 결과, 시스템 노이즈 등에 의해 데이터 입력단자상의 입력레벨이, 예를 들면 제어명령 「40H」에 상당하는 레벨로 되고, 동시에 플래시메모리(1)의 칩가능신호(CE#)와 기록가능신호(WE#)가 모두 액티브로 되어서, 제어명령 「40H」을 내부로 읽어들이려고 한다. 그러나, 플래시메모리(1)의 내부레벨(OR게이트(7)의 출력)은, 데이터 「FFH」가 강제적으로 설정되므로, 잘못하여 제어명령 「40H」에 대응하는 프로그램모드로 설정되거나, 판독모드로서 상태레지스터 판독모드로 설정되거나 하지 않고, 플래시메모리(1)는 어레이 판독모드로 되며, 어드레스단자의 입력레벨에서 지정되는 어드레스의 메모리어레이(4)의 데이터를 데이터단자에 출력한다. 즉, 어드레스 입력에 의해 액세스된 메모리어레이(4)의 내용(프로그램코드 등)을 데이터단자에 출력하므로, CPU는 정상동작을 계속하게 된다. 또한 VPP입력신호를 고레벨로 하면 데이터 입력단자로부터의 데이터 입력이 유효하게 되어, 외부데이터를 데이터 입력단자로부터 내부로 읽어들일 수 있다.

본 발명회로(2)의 제4실시예를 도 8 및 도 9에 의해 설명한다. 도 8은 본 발명회로(2)의 회로구성을 나타내는 블록도이고, 본 발명회로(2)는 입력버퍼회로(3)의 데이터 입력버퍼회로(6)(동작모드 강제회로(2a)의 일례)와 보호영역 지정부(11)로 구성되며, WE#입력단자와 WP#입력단자의 각 입력버퍼회로가 관련된다.

WP#단자의 WP#입력신호를 저레벨 「0」으로 하면, WP#입력단자의 입력버퍼회로의 출력인 내부신호(WP#1)도 저레벨 「0」으로 되고, 도 9에 나타내는 보호영역 지정부가 지시하는 어드레스 영역이 어드레스(A19)와 어드레스(A18)로 지정되어 있으면, 보호영역 지정부(11)는 내부신호(WP2)를 고레벨 「1」로 하고, 데이터 입력단자로부터 데이터 입력버퍼회로(6)로 데이터 입력을 무효화한다. 이것에 의해, 제어명령의 입력은 불가능하다. 도 9에서는, 설명의 간단화를 위하여, 어드레스(A19)와 어드레스(A18)가 모두 고레벨 「1」로 지정되는 영역이 데이터 보호영역으로서 지정되어 있는 경우의 논리처리를 모식적으로 나타내고 있고, 실제의 보호영역 지정부(11)의 회로구성과는 다르다.

아울러, 도 9의 데이터 입력버퍼회로(6)와 보호영역 지정부(11)의 논리회로도에 나타내는 바와 같이, 외부로부터 데이터 입력단자(입력과 출력은 동일 데이터단자를 사용하고 있는 것도 많다)로 부여되는 데이터 입력(제어명령)의 입력레벨에 구애되지 않고, WP#입력신호를 저레벨 「0」으로 하면, OR(논리합)게이트(7)의 출력은 고레벨 「1」로 된다. 또, WP#입력신호가 고레벨 「1」일 때는 WE#단자를 저레벨 「0」으로 하면, OR게이트(7)의 출력에 데이터 입력(제어명령)의 입력레벨에 대응한 내부레벨이 나타난다. 따라서, WP#입력신호를 저레벨 「0」 즉 액티브상태로 하고 프로그램모드와 소거모드의 설정을 금지하는 데이터 보호상태로 하면, OR게이트(7)의 출력이 강제적으로 고레벨 「1」로 되어, 데이터 입력이 8비트인 경우, 제어명령 「FFH」가 입력된 경우와 동일 상태로 된다. 그리고, 명령상태 해독회로(8)는 이 내부레벨에서 결정되는 데이터 「FFH」(「FFH」는 본 실시형태에 있어서 어레이 판독/리셋명령에 대응)를 수취하였다고 판정하는 구성으로 되어 있다.

상기 구성에 의해, WP#입력신호에 의해서 데이터 보호상태로 설정되고, 시스템 노이즈 등에 의해 데이터 입력단자상의 입력레벨이, 예를 들면 제어명령 「40H」에 상당하는 레벨로 되고, 동시에 플래시메모리(1)의 칩가능신호(CE#)와 기록가능신호(WE#)가 모두 액티브로 되면, 플래시메모리(1) 내부의 보호영역 지정부(11)가 지시하는 어드레스 영역을 어드레스 입력이 선택할 때, 제어명령 「40H」를 내부로 읽어들이려고 한다. 그러나, 플래시메모리(1)의 내부레벨(OR게이트(7)의 출력)은 데이터 「FFH」가 강제적으로 설정되므로, 잘못하여 제어명령 「40H」에 대응하는 프로그램모드로 설정되거나, 판독모드로서 상태레지스터 판독모드로 설정되거나 하지 않고, 플래시메모리(1)는 어레이 판독모드로 되어 어드레스단자의 입력레벨에서 지정되는 어드레스의 메모리어레이(4)의 데이터를 데이터단자에 출력한다. 즉, 어드레스입력에 의해 액세스된 메모리어레이(4)의 내용(프로그램코드 등)을 데이터단자에 출력하므로, CPU는 정상동작을 계속하게 된다. 또한, WP#단자를 고레벨로 하면, 데이터 입력단자로부터의 데이터 입력이 유효하게 되고, 외부데이터를 데이터 입력단자로부터 내부로 읽어들일 수 있다.

다음에, 본 발명회로의 다른 실시형태에 대하여 설명한다.

(1) 상기 실시형태에 있어서, 제어신호는 불휘발성 메모리장치(1)의 외주로부터의 입력신호인 WP# 입력신호와 VPP 입력신호의 경우를 예시하였지만, 반드시 이들 입력신호에 한정되는 것은 아니다. 제어신호는, 제어명령 등에 의해 불휘발성 메모리장치(1)의 내부에서 생성되는 내부신호라도 좋다. 예를 들면, 특허문헌 1에 개시되어 있는 바와 같이 내부에서 발생되는 제어신호(WP#)를 사용하는 구성으로 하여도 좋다. 또, 외부제어신호인 WP#입력신호나 VPP입력신호를 단독으로 이용하는 것이 아니라, 양쪽의 제어신호의 상태를 조합하여 이용하여도 좋다.

(2) 또한 다른 실시형태로서 VPP입력신호를 저레벨 「0」으로 하면, 메모리어레이(4)의 전체 블록(전체 영역)이 어레이 판독모드 이외의 동작모드로 되는 것을 금지하고, WP#입력신호를 저레벨 「0」으로 하면, 보호영역 지정부(11)가 지정하는 메모리어레이(4)의 영역이 어레이 판독모드 이외의 모드로 되는 것을 금지하는 회로구성으로 하여도 좋다.

(3) 상기 실시형태에서는 제1, 제2 및 제4실시예의 제어신호는 WP#입력신호이고, 제3실시예의 제어신호는 VPP입력신호이었지만, 제2 및 제4실시예의 제어신호로서 VPP입력신호를 이용하는 구성이어도 관계없다.

(4) 또한, 상기 실시형태에서는, VPP입력신호의 저레벨 「0」의 구체적인 전압레벨에 대해서는 언급하고 있지 않지만, 종래품과의 호환성을 가능한 한 유지하기 위하여 VPP입력신호의 저레벨 전위를 CMOS레벨로 정의하는 것도 바람직하다.

(5) 블록 로크 명령과 블록 로크다운(LOCK-DOWN) 명령을 구비하는 플래시메모리(미국 인텔사 모델번호 28F160C3)의 블록 로크(보호) 정보 또는 블록 로크다운 정보를 보호영역 지정부(11)로서 이용하는 구성으로 하여도 좋다.

(6) 상기 실시형태에서는, 불휘발성 메모리장치(1)로서 독립된 장치를 상정하고 있지만, 불휘발성 메모리장치는 마이크로컴퓨터 시스템의 외부메모리로서 CPU와 동일 반도체 기판상에 단일칩으로 형성되어, 메모리코어로서 기능하는 형태이어도 관계없다.

(7) 상기 실시형태에서는, 기록·소거용 고전압 공급용 VPP단자를 설치하고, 그 VPP단자로부터의 VPP입력신호를 이용하는 실시예를 설명하였지만, 불휘발성 메모리장치(1)는 반드시 VPP단자를 구비하고 있지 않아도 관계없다. 또, 기록·소거용 고전압은 외부로부터 직접 공급되는 구성, 혹은 내부에서 승압되는 구성 중 어느 것이어도 관계없다.

(8) 상기 실시형태에서는 동작모드를 설정하는 제어명령은 데이터단자로부터 입력되는 구성으로 하였지만, 제어명령은 예를 들면 전용의 입력단자로부터 입력하는 구성으로 하여도 관계없다. 이 경우, 제1 내지 제4실시예에서 나타낸 데이터 입력버퍼회로 대신에 상기 제어명령 입력용의 입력버퍼회로에 동일한 회로구성을 적용하면 된다. 또한, 제어명령은 표 1에 예시한 코드에 한정되는 것은 아니다. 어레이 판독명령이 「FFH」가 아니면, 제1 내지 제4실시예에서 나타낸 회로구성 중, 어레이 판독명령의 「0」으로 되는 비트부분에 대하여 출력레벨을 반전하도록 하면 된다. 또, 명령의 비트수도 8비트에 한정되는 것은 아니다.

(9) 또, 상기 실시형태에서는, 불휘발성 메모리장치(1)로서 플래시메모리를 상정하고 있지만, 본 발명회로는 플래시메모리 이외의 전기적으로 고쳐쓰기가 가능한 불휘발성 메모리장치에도 적용할 수 있다.

이상 상세하게 설명한 바와 같이, 본 발명에 따른 불휘발성 메모리장치의 오동작 방지회로에 의하면, 전원을 켰을 때나 통전시에 돌발적으로 발생하는 시스템 노이즈 등에 의해 플래시메모리(불휘발성 메모리장치)에 FFH(어레이 판독/리셋명령) 이외의 제어명령(예를 들면 20H, 40H, 70H)이 잘못하여 읽어들여지는 일이 없으므로, 플래시메모리는 어레이 판독모드 이외의 동작모드로 되는 일이 없다. 그 결과, 플래시메모리의 어드레스신호가 나타내는 메모리어레이상의 어드레스 내용(프로그램코드)을 데이터단자로부터 출력하기 때문에, 이 데이터를 읽어들여서 동작하는 CPU는 정상동작을 계속하므로, CPU로부터의 제어신호(CE#, OE#, WE#, VPP, WP#, 어드레스신호 등)의 오동작 등에 의한 불휘발성 메모리장치의 데이터 오소거나 오기록을 방지할 수 있다.

또, 전원을 켰을 때나 시스템 리셋시에 노이즈 등의 어떠한 원인에 의해, 플래시메모리가 어레이 판독모드 이외의 동작모드로 되어도, 그 후에 플래시메모리의칩가능신호(CE#), 기록가능신호(WE#)를 함께 액티브로 하면, 플래시메모리의 내부로는 어레이 판독/리셋명령 「FFH」가 읽어들여지므로, 플래시메모리는 어레이 판독모드로 되고, 어드레스단자가 나타내는 어드레스의 내용을 데이터단자에 출력한다. 그 결과, 플래시메모리의 어드레스신호가 나타내는 메모리어레이상의 어드레스 내용(프로그램코드)을 데이터단자에 출력하고, CPU는 정상동작을 계속하므로, 오동작 등에 의한 불휘발성 메모리의 데이터의 오소거나 오기록을 방지할 수 있다. 이상과 같이, 본 발명회로를 구비한 불휘발성 메모리장치 및 그 불휘발성 메모리장치를 이용한 컴퓨터 시스템은 주변 노이즈에 강한 장치 및 시스템으로 된다.

Claims

메모리어레이로부터 데이터를 판독하는 제1판독모드, 상기 메모리어레이로 데이터를 기록하는 프로그램모드, 상기 메모리어레이의 데이터를 소거하는 소거모드 및, 상기 메모리어레이 이외의 데이터를 판독하는 제2판독모드를 적어도 포함하는 복수의 동작모드 중에서, 제어명령의 입력에 따라서 하나 이상의 상기 동작모드를 설정하고, 그 설정된 상기 동작모드에서 규정된 처리를 행하는 전기적으로 데이터 고쳐쓰기가 가능한 불휘발성 메모리장치의 오동작 방지회로로서,

소정의 데이터보호를 위한 제어신호에 의해서 상기 프로그램모드와 상기 소거모드의 설정이 금지되어 있는 데이터 보호상태에 있어서, 상기 제어명령의 입력내용에 구애되지 않고 상기 제1판독모드를 설정하는 동작모드 강제회로를 구비하고 있는 것을 특징으로 하는 불휘발성 메모리장치의 오동작 방지회로.
제1항에 있어서, 상기 메모리어레이 내의 지정된 데이터 보호영역만 상기 데이터 보호상태가 유효하게 되도록 상기 데이터 보호영역의 지정을 행하는 데이터 보호영역 지정부를 구비하고,

상기 동작모드 강제회로는, 상기 데이터 보호상태에 있어서 상기 데이터 보호영역이 어드레스 입력에 의해 지정된 경우에, 상기 제어명령의 입력내용에 구애되지 않고 상기 제1판독모드를 설정하는 것을 특징으로 하는 불휘발성 메모리장치의 오동작 방지회로.
제1항에 있어서, 상기 동작모드 강제회로는, 상기 제어신호에 의해서 상기 프로그램모드와 상기 소거모드의 설정이 금지되어 있지 않은 상태에 있어서, 상기 동작모드가 상기 제어명령의 입력내용에 따라서 설정되는 것을 허가하는 것을 특징으로 하는 불휘발성 메모리장치의 오동작 방지회로.
제1항에 있어서, 상기 제어신호는 독립하여 설치된 데이터 보호기능 전용의 제어신호, 데이터 기록용 고전압 입력신호, 데이터 소거용 고전압 입력신호, 데이터 기록소거용 고전압 입력신호 중 하나 이상을 포함하는 것을 특징으로 하는 불휘발성 메모리장치의 오동작 방지회로.
메모리어레이로부터 데이터를 판독하는 제1판독모드, 상기 메모리어레이로 데이터를 기록하는 프로그램모드, 상기 메모리어레이의 데이터를 소거하는 소거모드 및, 상기 메모리어레이 이외의 데이터를 판독하는 제2판독모드를 적어도 포함하는 복수의 동작모드 중에서, 제어명령의 입력에 따라서 하나 이상의 상기 동작모드를 설정하고, 그 설정된 상기 동작모드에서 규정된 처리를 행하는 전기적으로 데이터 고쳐쓰기가 가능한 불휘발성 메모리장치의 오동작 방지회로로서,

소정의 데이터보호를 위한 제어신호에 의해서 상기 프로그램모드와 상기 소거모드의 설정이 금지되어 있는 데이터 보호상태에 있어서, 상기 제어명령의 입력레벨에 구애되지 않고 상기 제어명령의 입력회로 내의 내부레벨을 상기 제1판독모드에 대응하는 내부레벨로 강제적으로 설정하는 동작모드 강제회로를 구비하고 있는 것을 특징으로 하는 불휘발성 메모리장치의 오동작 방지회로.
제5항에 있어서, 상기 메모리어레이 내의 지정된 데이터 보호영역만 상기 데이터 보호상태가 유효하게 되도록 상기 데이터 보호영역의 지정을 행하는 데이터 보호영역 지정부를 구비하고,

상기 동작모드 강제회로는, 상기 데이터 보호상태에 있어서 상기 데이터 보호영역이 어드레스 입력에 의해 지정된 경우에, 상기 제어명령의 입력레벨에 구애되지 않고 상기 제어명령의 입력회로 내의 내부레벨을 상기 제1판독모드에 대응하는 내부레벨로 강제적으로 설정하는 것을 특징으로 하는 불휘발성 메모리장치의 오동작 방지회로.
제5항에 있어서, 상기 동작모드 강제회로는, 상기 제어신호에 의해서 상기 프로그램모드와 소거모드의 설정이 금지되어 있지 않은 상태에 있어서, 상기 제어명령의 입력회로 내의 내부레벨을 상기 제어명령의 입력레벨에 대응하는 내부레벨로 설정하는 것을 특징으로 하는 불휘발성 메모리장치의 오동작 방지회로.
제5항에 있어서, 상기 제어신호는 독립하여 설치된 데이터 보호기능 전용의 제어신호, 데이터 기록용 고전압 입력신호, 데이터 소거용 고전압 입력신호, 데이터 기록소거용 고전압 입력신호 중 하나 이상을 포함하는 것을 특징으로 하는 불휘발성 메모리장치의 오동작 방지회로.