JP2005044341A - 書き込み防止可能なバッファメモリを有するメモリ装置及びそれを含む情報処理システム - Google Patents

書き込み防止可能なバッファメモリを有するメモリ装置及びそれを含む情報処理システム Download PDF

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Abstract

【課題】バッファメモリの書き込み防止領域に対する意図されない書き込み動作を防止することができるメモリ装置と情報処理システムを提供する。
【解決手段】メモリ装置は不揮発性メモリ、バッファメモリとして揮発性メモリ、書き込み防止制御回路、及び制御回路を含む。書き込み防止制御回路は揮発性メモリの所定の領域を指定するアドレスが入力され、入力されたアドレスが揮発性メモリの書き込み防止領域に対応するアドレスであるか否かを示す書き込み防止フラッグ信号を発生する。制御回路は書き込み防止フラッグ信号に応答して不揮発性メモリ及び揮発性メモリの読み出し及び書き込み動作を制御する。特に、制御回路は書き込み防止フラッグ信号が活性化される時、揮発性メモリの書き込み動作が実行されないように揮発性メモリを制御する。
【選択図】図１

Description

本発明は情報処理システムに関するものであり、さらに具体的には、バッファメモリを含むメモリ装置に関するものである。
モバイルシステム及び各種アプリケーションの開発に応じて不揮発性メモリであるフラッシュメモリとともにフラッシュメモリを制御するメモリシステムへの要求が増加している。フラッシュメモリは大容量のデータ情報を貯蔵することができる能力を有する一方、データの読み出し及び書き込み時間がＲＡＭに比べて多少長いという短所を有する。
このような短所はバッファメモリを利用することによって解決することができる。例えば、ホストからのデータは直接フラッシュメモリに貯蔵されるのではなく、バッファメモリに先に貯蔵される。ついで、バッファメモリに貯蔵されたデータが読み出され、そのように読み出されたデータがフラッシュメモリに貯蔵される。同様に、フラッシュメモリで読み出されたデータは直接ホストに伝送されるのではなく、バッファメモリに先に貯蔵される。ついで、バッファメモリに貯蔵されたデータが読み出され、そのように読み出されたデータがホストに伝送される。このようなデータ伝送方式に従ってメモリシステムまたはそれを含む情報処理システム(またはモバイルアプリケーション)の性能を向上させることができる。
メモリシステムのバッファメモリにはホストによって使用される重要な情報(例えば、ブートコード)を貯蔵することができる。例えば、ブートコードのような重要な情報は電源供給時、フラッシュメモリからバッファメモリにロードすることができる。また、バッファメモリに貯蔵されたブートコードは再びフラッシュメモリに貯蔵することができる。ブートコードと異なって、ホストによって参照される重要な情報をバッファメモリに貯蔵することができる。誤った命令またはバイアスのような原因によって、例えば、バッファメモリに貯蔵された重要な情報が変更されることがある。したがって、バッファメモリに重要な情報を貯蔵する場合、意図されない書き込み動作によって重要な情報が変更されないようにしなくてはならない。
本発明の目的は、バッファメモリの書き込み防止領域に対する意図されない書き込み動作を防止することができるメモリ装置及びそれを含む情報処理システムを提供することである。
上述の目的を達成するための本発明の一特徴によると、メモリ装置は不揮発性メモリと、前記不揮発性メモリに貯蔵されるデータまたは前記不揮発性メモリから読み出されたデータを貯蔵する揮発性メモリと、前記揮発性メモリの所定の領域を指定するアドレスが入力され、前記入力されたアドレスが前記揮発性メモリの書き込み防止領域に対応するアドレスであるか否かを示す書き込み防止フラッグ信号を発生する書き込み防止制御回路と、前記書き込み防止フラッグ信号に応答して前記不揮発性メモリ及び前記揮発性メモリの読み出し及び書き込み動作を制御し、前記書き込み防止フラッグ信号が活性化される時、前記揮発性メモリの書き込み動作が実行されないように前記揮発性メモリを制御する制御回路とを含む。
この実施の形態において、前記揮発性メモリ、前記不揮発性メモリ、前記書き込み防止制御回路、及び前記制御回路は単一チップで形成される。
この実施の形態において、前記書き込み防止フラッグ信号が活性化される時、前記制御回路は前記揮発性メモリからデータが読み出され、そのように読み出されたデータが前記不揮発性メモリに貯蔵されるように前記揮発性及び不揮発性メモリを制御する。
この実施の形態において、前記書き込み防止フラッグ信号が活性化される時、前記制御回路は前記不揮発性メモリの読み出し動作が実行されないように前記不揮発性メモリを制御する。
この実施の形態において、前記書き込み防止フラッグ信号が非活性化される時、前記制御回路は前記揮発性メモリの書き込み動作及び前記不揮発性メモリの読み出し動作が実行されるように前記揮発性及び不揮発性メモリを制御する。
この実施の形態において、前記書き込み防止制御回路は前記揮発性メモリの書き込み防止領域を指定するためのアドレスを貯蔵するアドレスレジスタと、前記揮発性メモリの一部の領域または全体の領域が書き込み防止領域で指定されたか否かを示す情報を貯蔵する状態レジスタと、外部から伝達されたアドレスが前記アドレスレジスタに貯蔵されたアドレスと一致するか否かを判別する比較器と、前記状態レジスタの出力及び前記比較器の出力に応答して前記書き込み防止フラッグ信号を発生する信号発生器とを含む。
この実施の形態において、前記状態レジスタに貯蔵された情報が前記揮発性メモリの一部の領域または全体の領域が書き込み防止領域で指定されたことを示す時、前記信号発生器は前記比較器の出力に応じて前記書き込み防止フラッグ信号を活性化／非活性化させる。
この実施の形態において、前記状態レジスタに貯蔵された情報が前記揮発性メモリの一部の領域または全体の領域が書き込み防止領域で指定されていないことを示す時、前記信号発生器は前記比較器の出力に関係なく、前記書き込み防止フラッグ信号を非活性化させる。
この実施の形態において、前記制御回路はハードウエアリセット、ソフトウエアリセット、またはパワーオン時にアドレスレジスタ及び前記状態レジスタが初期化されるように前記書き込み防止制御回路を制御する。
この実施の形態において、前記制御回路は外部から提供される前記書き込み防止領域のアドレス及び書き込み防止命令を貯蔵するレジスタを含み、前記制御回路は前記書き込み防止命令が入力される時、前記書き込み防止領域のアドレス及び前記書き込み防止命令が前記アドレスレジスタ及び前記状態レジスタに各々貯蔵されるように前記書き込み防止制御回路を制御する。
本発明の他の特徴によると、メモリ装置は揮発性メモリと、前記揮発性メモリの書き込み防止領域を指定するための書き込み防止アドレス及び書き込み防止命令を臨時貯蔵するレジスタと、前記レジスタに前記書き込み防止命令が入力される時、前記書き込み防止アドレス、前記書き込み防止命令、及び制御信号を出力する状態マシンと、前記制御信号に応答して前記書き込み防止アドレス及び命令を貯蔵し、前記揮発性メモリの所定の領域を指定するためのアドレスが前記書き込み防止領域を指定するためのアドレスであるか否かを示す書き込み防止フラッグ信号を発生する書き込み防止制御回路と、書き込み命令が入力される時、前記書き込み防止フラッグ信号が活性化されたか否かによって前記揮発性メモリの書き込み動作を制御する第１メモリ制御器とを含み、前記メモリ制御器は前記書き込み防止フラッグ信号が活性化される時、前記揮発性メモリの書き込み動作を遮断する。
この実施の形態において、前記書き込み防止フラッグ信号が非活性化される時、前記第１メモリ制御器は前記揮発性メモリが入力命令に対応する動作を実行するようにする。
本発明のまた他の特徴によると、システムはホストと、前記ホストの要求に応じてデータを貯蔵するか、貯蔵されたデータを出力するメモリ装置を含む。前記メモリ装置は不揮発性メモリと、前記不揮発性メモリに貯蔵されるデータまたは前記不揮発性メモリから読み出されたデータを貯蔵する揮発性メモリと、前記揮発性メモリの所定の領域を指定するアドレスが入力され、前記入力されたアドレスが前記揮発性メモリの書き込み防止領域に対応するアドレスであるか否かを示す書き込み防止フラッグ信号を発生する書き込み防止制御回路と、前記書き込み防止フラッグ信号に応答して前記不揮発性メモリ及び前記揮発性メモリの読み出し及び書き込み動作を制御し、前記書き込み防止フラッグ信号が活性化される時、前記揮発性メモリの書き込み動作が実行されないように前記揮発性メモリを制御する制御回路とを含む。
本発明のまた他の特徴によると、システムはホストと、前記ホストの要求に応じてデータを貯蔵するか、貯蔵されたデータを出力するメモリ装置を含む。前記メモリ装置は揮発性メモリと、前記揮発性メモリの書き込み防止領域を指定するための書き込み防止アドレス及び書き込み防止命令が前記ホストから入力されるレジスタと、前記レジスタに前記書き込み防止命令が入力される時、前記書き込み防止アドレス、前記書き込み防止命令、及び制御信号を出力する状態マシンと、前記制御信号に応答して前記書き込み防止アドレス及び命令を貯蔵し、前記揮発性メモリの所定の領域を指定するためのアドレスが前記書き込み防止領域を指定するためのアドレスであるか否かを示す書き込み防止フラッグ信号を発生する書き込み防止制御回路と、前記ホストまたは前記状態マシンから書き込み命令が入力される時、前記書き込み防止フラッグ信号が活性化されたか否かによって前記揮発性メモリの書き込み動作を制御する第１メモリ制御器とを含み、前記第１メモリ制御器は前記書き込み防止フラッグ信号が活性化される時、前記揮発性メモリの書き込み動作を遮断する。
この実施の形態において、前記書き込み防止フラッグ信号が非活性化される時、前記第１メモリ制御器は前記揮発性メモリが入力命令に対応する動作を実行するようにする。
この実施の形態において、前記メモリ装置は不揮発性メモリと、前記状態マシンによって制御され、前記第１メモリ制御器と前記不揮発性メモリとの間で伝送されるデータのエラーを訂正するエラー訂正及びデータ入出力回路と、前記状態マシンによって制御され、前記不揮発性メモリの読み出し及び書き込み動作を制御する第２メモリ制御器とをさらに含む。前記書き込み防止フラッグ信号が活性化される時、前記状態マシンは前記揮発性メモリからデータが読み出され、そのように読み出されたデータが前記不揮発性メモリに貯蔵されるように前記第１及び第２メモリ制御器を制御する。前記書き込み防止フラッグ信号が活性化される時、前記状態マシンは前記不揮発性メモリの読み出し動作が実行されないように前記第２メモリ制御器を制御する。前記書き込み防止フラッグ信号が非活性化される時、前記状態マシンは前記揮発性メモリの書き込み動作及び前記不揮発性メモリの読み出し動作が実行されるように前記第１及び第２メモリ制御器を制御する。
この実施の形態において、前記書き込み防止制御回路は前記制御信号に応答して前記書き込み防止アドレスを貯蔵するアドレスレジスタと、前記制御信号に応答して前記書き込み防止命令を貯蔵する状態レジスタと、前記ホストまたは前記状態マシンから伝達されたアドレスが前記アドレスレジスタに貯蔵されたアドレスと一致するか否かを判別する比較器と、前記状態レジスタの出力及び前記比較器の出力に応答して前記書き込み防止フラッグ信号を発生する信号発生器とを含む。
この実施の形態において、前記状態レジスタに貯蔵された情報が前記揮発性メモリの一部の領域または全体の領域が書き込み防止領域で指定されたことを示す時、前記信号発生器は前記比較器の出力に応じて前記書き込み防止フラッグ信号を活性化／非活性化させる。また、前記状態レジスタに貯蔵された情報が前記揮発性メモリの一部の領域または全体の領域が書き込み防止領域に指定されていないことを示す時、前記信号発生器は前記比較器の出力に関係なく、前記書き込み防止フラッグ信号を非活性化させる。
この実施の形態において、前記状態マシンはハードウエアリセット、ソフトウエアリセットまたはパワーオン時にアドレスレジスタ及び前記状態レジスタを初期化させるための初期化信号を発生する。
重要な情報を貯蔵するバッファメモリ領域を書き込み防止領域で設定し、書き込み防止領域に対する書き込み動作を遮断することによって、書き込み防止領域に貯蔵された重要な情報が間違いによって、またはバイアスによって変更されることを防止することができる。
本発明の望ましい実施の形態を参照の図面に基づいて以下詳細に説明する。本発明によるメモリ装置はシステムの性能を向上させるためにバッファメモリを含み、バッファメモリは一般的な情報を貯蔵するように、または一般的な情報と重要な情報(例えば、ブートコード)を貯蔵するように、または重要な情報のみを貯蔵するように実現することができる。重要な情報がバッファメモリに貯蔵される場合、本発明によるメモリ装置は意図されない動作によってバッファメモリに貯蔵された重要な情報が変更されるのを防止することができる。これは以下詳細に説明する。
本発明によるメモリ装置を含む情報処理システムを示すブロック図が図１に示されている。図１を参照すると、情報処理システムはバスを介してホスト１０００と連結されたモリ装置２０００を含む。メモリ装置２０００はホスト１０００の制御に応じてデータを貯蔵するか、貯蔵されたデータを出力する。メモリ装置２０００はホスト１０００とインターフェースの役割を実行するホストインターフェース２１００を含み、ホストインターフェース２１００は多様なインターフェース方式で実現することができる。例えば、ホストインターフェース２１００はＳＲＡＭインターフェース方式を有するように実現することができる。または、ホストインターフェース２１００はＳＲＡＭインターフェース方式と類似なＮＯＲフラッシュメモリのインターフェース方式を有するように実現することができる。
メモリ装置２００００はバッファメモリ２６００とフラッシュメモリ２９００とを含む。フラッシュメモリ２９００にデータを貯蔵するために、ホスト１０００は貯蔵されるデータをメモリ装置２０００に伝送し、メモリ装置２０００は伝送されたデータをバッファメモリ２６００に一時貯蔵する。ついで、メモリ装置２０００はバッファメモリ２６００に貯蔵されたデータを内部的に読み出し、読み出されたデータをフラッシュメモリ２９００に貯蔵する。フラッシュメモリ２９００に貯蔵されたデータをホストに伝送する場合、先ず、フラッシュメモリ２９００でデータが読み出され、そのように読み出されたデータはバッファメモリ２６００に一時貯蔵される。ついで、メモリ装置２０００はバッファメモリ２６００に貯蔵されたデータを内部的に読み出し、そのように読み出されたデータをホストに伝送する。バッファメモリ２６００を利用したデータ読み出し／書き込み動作はホスト１０００の性能を向上させる。
この実施の形態において、バッファメモリ２６００は、例えば、ＳＲＡＭを利用して実現することができる。また、バッファメモリ２６００は他のランダムアクセスメモリを利用して実現することができることは自明である。この場合、バッファメモリ２６００として採択されたＲＡＭのインターフェース方式に従ってホストインターフェースの方式が決められるであろう。前述したように、ブートコードのような重要な情報を貯蔵するようにバッファメモリ２６００の一部の領域または全体の領域を指定することができる。ブートコードと異なって、ホスト１０００によって使用される重要な情報をバッファメモリ２６００の一部の領域または全体の領域に貯蔵することができる。ブートコードのような重要な情報はフラッシュメモリ２９００の特定の領域に貯蔵されるであろう。バッファメモリ２６００に貯蔵されたブートコードはパワーアップ時、フラッシュメモリ２９００からバッファメモリ２６００に伝送され、ホスト１０００によって使用される重要な情報はメモリ装置２０００の外部から伝送されるであろう。一旦、バッファメモリ２６００に重要な情報が貯蔵されれば、希望しない動作(例えば、バイアスまたは間違い)によって重要な情報が変更されてはいけない。本発明によるメモリ装置２０００はホスト１０００によって指定されたバッファメモリ２６００の一部の領域または全体の領域に貯蔵された重要な情報が変更されることを防止することができる。これは以下詳細に説明する。
続いて、図１を参照すると、本発明によるメモリ装置２０００は書き込み防止制御器２２００、レジスタ２３００、状態マシン２４００、バッファ制御器２５００、エラー訂正及びデータ入出力ブロック(図面で“ＥＣＣ＆ＤＱ”で表記する)２７００、及びフラッシュ制御器２８００をさらに含む。
書き込み防止制御器２２００はホストインターフェース２１００を介してホスト１０００から伝送されるアドレスＢＵＦ＿ＡＤＤＲ１が、バッファメモリ２６００の書き込み防止領域を指定するためのアドレスであるか否かを判別する。書き込み防止制御器２２００は判別の結果によって書き込み防止フラッグ信号ＬＯＣＫ＿Ｆを活性化させる。例えば、ホストインターフェース２１００を介してホスト１０００から伝送されるアドレスＢＵＦ＿ＡＤＤＲ１がバッファメモリ２６００の書き込み防止領域を指定するためのアドレスであれば、書き込み防止制御器２２００は書き込み防止フラッグ信号ＬＯＣＫ＿Ｆをハイに活性化させる。ホストインターフェース２１００を介してホスト１０００から伝送されるアドレスＢＵＦ＿ＡＤＤＲ１がバッファメモリ２６００の書き込み防止領域を指定するためのアドレスでなければ、書き込み防止制御器２２００は書き込み防止フラッグ信号ＬＯＣＫ＿Ｆをローに非活性化させる。同様に、状態マシン２４００から伝送されるアドレスＢＵＦ＿ＡＤＤＲ２がバッファメモリ２６００の書き込み防止領域を指定するためのアドレスであれば、書き込み防止制御器２２００は書き込み防止フラッグ信号ＬＯＣＫ＿Ｆをハイに活性化させる。状態マシン２４００から伝送されるアドレスＢＵＦ＿ＡＤＤＲ２がバッファメモリ２６００の書き込み防止領域を指定するためのアドレスでなければ、書き込み防止制御器２２００は書き込み防止フラッグ信号ＬＯＣＫ＿Ｆをローに非活性化させる。
以下、バッファメモリ２６００の書き込み防止領域を指定するためのアドレスを“書き込み防止アドレス”と称し、バッファメモリ２６００の書き込み領域を指定するためのアドレスを“書き込みアドレス”と称する。
レジスタ２３００はホストインターフェース２１００を介してホスト１０００から伝達されるアドレス及び命令を貯蔵するのに使用される。例えば、レジスタアドレスＲＥＧ＿ＡＤＤＲに対応するレジスタ２３００の領域にレジスタデータＲＥＧ＿ＤＡＴＡが貯蔵される。ここで、レジスタデータＲＥＧ＿ＤＡＴＡはバッファメモリのアドレス、フラッシュメモリのアドレス、読み出し／書き込み命令、書き込み防止アドレス、書き込み防止命令などを含む。レジスタアドレスＲＥＧ＿ＡＤＤＲにより指定された領域にバッファメモリのアドレス、フラッシュメモリのアドレス、読み出し／書き込み命令、書き込み防止アドレス、及び書き込み防止命令が各々貯蔵されるであろう。
状態マシン２４００はレジスタ２３００に貯蔵された値を参照して動作する。例えば、レジスタ２３００に書き込み防止命令及び書き込み防止アドレスがロードされる時、状態マシン２４００は書き込み防止アドレスＬＯＣＫ＿ＡＤＤ及び書き込み防止状態情報ＬＯＣＫ＿ＳＴＡＴＵＳが書き込み防止制御器２２００に貯蔵されるように制御信号ＬＯＣＫ＿ＲＥＧ＿ＣＮＴを発生する。また、状態マシン２４００は書き込み防止制御器２２００に貯蔵されたアドレス及び書き込み防止状態情報が初期化されるように初期化信号ＬＯＣＫ＿ＲＳＴを発生する。書き込み防止制御器２２００からの書き込み防止フラッグ信号ＬＯＣＫ＿Ｆが活性化される時、状態マシン２４００はフラッシュメモリ２９００の読み出し動作が実行されないように制御する。状態マシン２４００はレジスタ２３００に貯蔵された命令に従ってバッファ制御器２５００、エラー訂正及びデータ入出力ブロック２７００、及びフラッシュ制御器２８００を制御する。これに対する説明は以下詳細に説明する。
続いて、図１を参照すると、バッファ制御器２５００は書き込み防止フラッグ信号ＬＯＣＫ＿Ｆ及び状態マシン２４００によって制御され、バッファメモリ２６００のデータ読み出し及び書き込み動作を制御する。同様に、フラッシュ制御器２８００は状態マシン２４００によって制御され、フラッシュメモリ２９００のデータ読み出し及び書き込み動作を制御する。エラー訂正及びデータ入出力ブロック２７００は状態マシン２４００の制御によってバッファ制御器２５００とフラッシュメモリ２７００との間に伝送されるデータのエラーを訂正する。エラー訂正及びデータ入出力ブロック２７００は、また、フラッシュメモリ２９００に伝送されるデータ及びアドレスを決められたタイミングによってマルチプレクシングする。
この実施の形態において、メモリ装置２０００の構成要素２１００〜２９００は単一チップを構成するように一つの基板に形成される。すなわち、メモリ装置２０００は単一チップである。これに対して、メモリ装置２０００を多重チップ技術を利用して実現することができることはこの分野の通常的な知識を習得した者に自明である。
本発明による図１の書き込み防止制御器２２００を示すブロック図が図２に示されている。図２を参照すると、書き込み防止制御器２２００はアドレスレジスタ２２１０、状態レジスタ２２２０、比較器２２３０、及び書き込み防止フラッグ発生器２２４０を含む。
アドレスレジスタ２２１０は状態マシン２４００の制御によって書き込み防止領域で指定されたバッファメモリ２６００のアドレスＬＯＣＫ＿ＡＤＤを貯蔵する。例えば、アドレスレジスタ２２１０は制御信号ＬＯＣＫ＿ＲＥＧ＿ＣＮＴに応答してアドレスＬＯＣＫ＿ＡＤＤを貯蔵する。状態レジスタ２２２０は状態マシン２４００の制御によってバッファメモリ２６００の一部または全体が書き込み防止領域で指定されたか否かを示す書き込み防止状態情報ＬＯＣＫ＿ＳＴＡＴＵＳを貯蔵する。例えば、状態レジスタ２２２０は制御信号ＬＯＣＫ＿ＲＥＧ＿ＣＮＴに応答して書き込み防止情報ＬＯＣＫ＿ＳＴＡＴＵＳを貯蔵する。アドレスレジスタ２２１０及び状態レジスタ２２２０は状態マシン２４００からの初期化信号ＬＯＣＫ＿ＲＳＴによって初期化される。状態マシン２４００はハードウエアリセット、ソフトウエアリセット、またはパワーアップ時に活性化されるように初期化信号ＬＯＣＫ＿ＲＳＴを発生する。
比較器２２３０はホストインターフェース２１００からの入力アドレスＢＵＦ＿ＡＤＤＲ１または状態マシン２４００からの入力アドレスＢＵＦ＿ＡＤＤＲ２がアドレスレジスタ２２１０に貯蔵されたアドレスと一致するか否かを判別する。書き込み防止フラッグ発生器２２４０は状態レジスタ２２２０からの書き込み防止状態信号ＬＯＣＫ＿ＳＴＡＴＵＳと比較器２２３０の出力信号に応答して書き込み防止フラッグ信号ＬＯＣＫ＿Ｆとを発生する。例えば、書き込み防止状態信号ＬＯＣＫ＿ＳＴＡＴＵＳがバッファメモリ２６００の一部または全体が書き込み防止領域で指定されていることを示す時、書き込み防止フラッグ信号ＬＯＣＫ＿Ｆは比較器２２３０の出力信号に応じて活性化、または非活性化される。これに対して、書き込み防止状態信号ＬＯＣＫ＿ＳＴＡＴＵＳがバッファメモリ２６００の一部または全体が書き込み防止領域で指定されていないことを示す時、書き込み防止フラッグ信号ＬＯＣＫ＿Ｆは比較器 ２２３０の出力信号に関係なく、非活性化される。
以下、本発明による情報処理システムの動作を図１及び図２を参照して詳細に説明する。
先ず、バッファメモリ２６００の一部の領域または全体が書き込み防止領域に指定されるであろう。説明の便宜上、バッファメモリ２６００の一部の領域が書き込み防止領域に指定されると仮定すれば、このために、ホスト１０００はレジスタアドレスＲＥＧ＿ＡＤＤＲ及びレジスタデータＲＥＧ＿ＤＡＴＡをメモリ装置２０００に伝送し、メモリ装置２０００はホストからのレジスタアドレスＲＥＧ＿ＡＤＤＲ及びレジスタデータＲＥＧ＿ＤＡＴＡをレジスタ２３００に貯蔵する。レジスタデータＲＥＧ＿ＤＡＴＡは書き込み防止アドレス及び書き込み防止命令を含む。ついで、状態マシン２４００はレジスタ２３００に貯蔵された値によって制御信号ＬＯＣＫ＿ＲＥＧ＿ＣＮＴ、書き込み防止アドレスＬＯＣＫ＿ＡＤＤ、及び書き込み防止状態情報ＬＯＣＫ＿ＳＴＡＴＵＳを発生する。書き込み防止制御器２２００のアドレスレジスタ２２１０及び状態レジスタ２２２０は制御信号ＬＯＣＫ＿ＲＥＧ＿ＣＮＴに応答して書き込み防止アドレスＬＯＣＫ＿ＡＤＤ及び書き込み防止状態情報ＬＯＣＫ＿ＳＴＡＴＵＳを各々ラッチする。制御信号ＬＯＣＫ＿ＲＥＧ＿ＣＮＴは、例えば、パルスクロック信号である。
書き込み防止領域にはホスト１０００によって管理される重要な情報またはブートコードが貯蔵されるであろう。書き込み防止領域に重要な情報を貯蔵する動作は書き込み防止領域を設定する以前に実行されるであろう。以後、書き込み防止制御器２２００のアドレス及び状態レジスタ２２１０、２２２０が初期化される以前まで書き込み防止領域にはどのような情報も貯蔵することはできない。バッファメモリの書き込み防止動作を以下詳細に説明する。ホストからフラッシュメモリへのデータの伝送過程で、またはフラッシュメモリからホストへのデータの伝送過程で、バッファメモリにはデータを書き込むことができる。先ず、ホストからフラッシュメモリへのデータ伝送過程で生ずるバッファメモリの書込み防止動作を説明する。
ホスト１０００はアドレスＢＵＦ＿ＡＤＤＲ１、データＢＵＦ＿ＤＡＴＡ、及び制御信号ＢＵＦ＿ＣＮＴ１をメモリ装置２０００に伝達する。データＢＵＦ＿ＤＡＴＡはフラッシュメモリ２９００に貯蔵されるデータであり、アドレスＢＵＦ＿ＡＤＤＲ１はバッファメモリ２６００のアドレスである。ついで、ホスト１０００はフラッシュメモリ２９００のアドレス、バッファメモリ２６００のアドレス、及び読み出し／書き込み命令をメモリ装置２０００に伝達し、メモリ装置２０００のホストインターフェース２１００はフラッシュメモリ２９００のアドレス、バッファメモリ２６００のアドレス、及び読み出し／書き込み命令をレジスタ２３００に伝達する。レジスタ２３００にデータを貯蔵する動作はアドレスＢＵＦ＿ＡＤＤＲ１、データＢＵＦ＿ＤＡＴＡ、及び制御信号ＢＵＦ＿ＣＮＴ１の伝送動作の前に実行することができる。
書き込み防止制御器２２００の比較器２２３０は入力アドレスＢＵＦ＿ＡＤＤＲ１をアドレスレジスタ２２１０に貯蔵された書き込み防止アドレスと比較する。入力アドレスＢＵＦ＿ＡＤＤＲ１がアドレスレジスタ２２１０に貯蔵された書き込み防止アドレスと一致すれば、書き込み防止フラッグ発生器２２４０は状態レジスタ２２２０の出力信号ＬＯＣＫ＿ＳＴＡＴＵＳ及び比較器２２３０の出力信号に応答して書き込み防止フラッグ信号ＬＯＣＫ＿Ｆをハイに活性化させる。書き込み防止フラッグ信号ＬＯＣＫ＿Ｆがハイに活性化される時、バッファ制御器２５００はホストインターフェース２１００を介して伝達されたデータＢＵＦ＿ＤＡＴＡがバッファメモリ２６００に貯蔵されないように制御する。これは、例えば、書き込み動作に必要な制御信号のうちの一つまたは全部が非活性化されるようにすることによって達成することができる。
たとえ、バッファメモリ２６００にデータが貯蔵される動作が遮断されても、バッファメモリ領域に貯蔵されたデータは状態マシン２４００の制御によって読み出され、そのように読み出されたデータはフラッシュメモリ２９００に貯蔵されるであろう。これはバッファメモリ２６００の書き込み防止領域に貯蔵されたデータをフラッシュメモリ２９００にバックアップするのに必要である。さらに具体的に説明すれば、次の通りである。
バッファメモリ２６００のデータ書き込み動作が遮断された後、状態マシン２４００はレジスタ２３００に貯蔵された値によってバッファメモリ２６００に貯蔵されたデータが読み出されるように、そしてそのように読み出されたデータがフラッシュメモリ２９００に貯蔵されるようにバッファ制御器２５００、ＥＣＣ＆ＤＱブロック２７００、及びフラッシュ制御器２８００を制御する。例えば、状態マシン２４００は読み出し動作を知らせる命令フラッグ信号ＣＭＤ＿ＦＬＡＧ、制御信号ＢＵＦ＿ＣＮＴ２、及びアドレスＢＵＦ＿ＡＤＤＦ２を出力する。書き込み防止制御器２２００の比較器２２３０は入力アドレスＢＵＦ＿ＡＤＤＲ２をアドレスレジスタ２２１０に貯蔵された書き込み防止アドレスと比較する。入力アドレスＢＵＦ＿ＡＤＤＲ２がアドレスレジスタ２２１０に貯蔵された書き込み防止アドレスと一致しなければ、書き込み防止フラッグ信号ＬＯＣＫ＿Ｆは引続いて非活性化の状態に維持される。
命令フラッグ信号ＣＭＤ＿ＦＬＡＧが読み出し動作を示し、書き込み防止フラッグ信号ＬＯＣＫ＿Ｆが非活性化の状態を有する時、または命令フラッグ信号ＣＭＤ＿ＦＬＡＧが読み出し動作を示し、書き込み防止フラッグ信号ＬＯＣＫ＿Ｆが活性化の状態を有する時、バッファ制御器２５００はアドレスＢＵＦ＿ＡＤＤＲ２に対応するバッファメモリ領域でデータが読み出されるように制御する。そのように読み出されたデータはＥＣＣ＆ＤＱブロック２７００に伝達される。ついで、状態マシン２４００はレジスタ２３００に貯蔵されたフラッシュアドレスを参照してフラッシュアドレスＦ＿ＡＤＤＲをＥＣＣ＆ＤＱブロック２７００に出力する。ＥＣＣ＆ＤＱブロック２７００は状態マシン２４００の制御の下にエラー訂正機能を実行し、決められたタイミングによって書き込みコマンド、アドレス、及びデータをフラッシュメモリ２９００に出力する。これと同時に、フラッシュ制御器２８００は状態マシン２４００からの制御信号Ｆ＿ＣＮＴをフラッシュメモリ２９００に適する制御信号に変換して出力する。以後、よく知られた方法に従ってフラッシュメモリのデータ書き込み動作が実行されるであろう。
ホスト１０００から伝達されたアドレスＢＵＦ＿ＡＤＤＲ１がアドレスレジスタ２２１０に貯蔵された書き込み防止アドレスと一致しなければ、書き込み防止フラッグ発生器２２４０は書き込み防止フラッグ信号ＬＯＣＫ＿Ｆをローに非活性化させる。書き込み防止フラッグ信号ＬＯＣＫ＿Ｆがローに非活性化される場合、バッファ制御器２５００は入力データＢＵＦ＿ＤＡＴＡがアドレスＢＵＦ＿ＡＤＤＲ１に対応するバッファメモリ領域に正常に貯蔵されるように制御する。バッファメモリ２６００のデータ書き込み動作が実行された後、状態マシン２４００はレジスタ２３００に貯蔵された値によってバッファメモリ２６００に貯蔵されたデータが読み出されるように、そしてそのように読み出されたデータがフラッシュメモリ２９００に貯蔵されるようにバッファ制御器２５００、ＥＣＣ＆ＤＱブロック２７００、及びフラッシュ制御器２８００を制御する。以後の動作は前述の説明と同一に実行されるので、それに対する説明は省略する。
前述の説明から分かるように、バッファメモリ２６００の書き込み防止領域にデータを貯蔵しようとする時、書き込み防止制御器２２００の制御によって書き込み防止領域のデータ書き込み動作は遮断される。
フラッシュメモリからホストへのデータ伝送過程で生ずるバッファメモリの書き込み防止動作を参照図面に基づいて以下説明する。フラッシュメモリからホストにデータを伝送するために、フラッシュメモリ２９００でデータが読み出され、そのように読み出されたデータがバッファメモリ２６００に貯蔵されるであろう。フラッシュメモリ２９００からデータを読み出す以前に、書き込み防止制御器２２００を介してフラッシュメモリ２９００からデータがバッファメモリ２６００に書き込まれた領域が書き込み防止領域であるか否かが判別される。
さらに具体的に、ホスト１０００はフラッシュメモリ２９００のアドレス、バッファメモリ２６００のアドレス、及び読み出し／書き込み命令をメモリ装置２０００に伝達し、メモリ装置２０００のホストインターフェース２１００はレジスタ２３００にフラッシュメモリ２９００のアドレス、バッファメモリ２６００のアドレス、及び読み出し／書き込み命令をレジスタ２３００に伝達する。ついで、書き込み防止制御器２２００の比較器２２３０は状態マシン２４００からの入力アドレスＢＵＦ＿ＡＤＤＲ２をアドレスレジスタ２２１０に貯蔵された書き込み防止アドレスと比較する。入力アドレスＢＵＦ＿ＡＤＤＲ２がアドレスレジスタ２２１０に貯蔵された書き込み防止アドレスと一致すれば、書き込み防止フラッグ発生器２２４０は状態レジスタ２２２０の出力信号ＬＯＣＫ＿ＳＴＡＴＵＳ及び比較器２２３０の出力信号に応答して書き込み防止フラッグ信号ＬＯＣＫ＿Ｆをハイに活性化させる。書き込み防止フラッグ信号ＬＯＣＫ＿Ｆがハイに活性化される時、状態マシン２４００はフラッシュメモリ２９００のデータ読み出し動作が実行されないように制御する。これは、例えば、フラッシュメモリ２９００のデータ読み出し動作に必要な制御信号のうちの一つまたは全部が非活性化されるようにすることによって達成することができる。
もし入力アドレスＢＵＦ＿ＡＤＤＲ２がアドレスレジスタ２２１０に貯蔵された書き込み防止アドレスと一致しなければ、状態マシン２４００はアドレス及びコマンドが決められたタイミングによってフラッシュメモリ２９００に伝達されるように、ＥＣＣ＆ＤＱブロック２７００を制御すると同時に、データ読み出し動作に必要な制御信号がフラッシュメモリ２９００に伝達されるようにフラッシュ制御器２８００を制御する。周知の方法で、フラッシュメモリ２９００で読み出されたデータはＥＣＣ＆ＤＱブロック２７００を介してバッファ制御器２５００に伝達される。ついで、状態マシン２４００はアドレスＢＵＦ＿ＡＤＤＲ２、命令フラッグ信号ＣＭＤ＿ＦＬＡＧ、及び制御信号ＢＵＦ＿ＣＮＴ２をバッファ制御器２５００に出力する。バッファ制御器２５００はフラッシュメモリから読み出されたデータがアドレスＢＵＦ＿ＡＤＤＲ２に対応するバッファメモリ領域に貯蔵されるように、そしてそのように貯蔵されたデータが読み出されるようにバッファメモリ２６００を制御する。バッファメモリ２６００で出力されたデータはバッファ制御器２５００及びホストインターフェース２１００を介してホスト１０００に伝達される。
フラッシュメモリ２９００とバッファメモリ２６００間の動作でホスト１０００がフラッシュメモリ２９００のデータをバッファメモリ２６００の書き込み防止領域に移そうとする場合、メモリ装置２０００は前述の説明のように動作を停止し、ホスト１０００に間違い情報を送ることができる。または、フラッシュメモリ２９００とバッファメモリ２６００間の動作でホスト１０００がフラッシュメモリ２９００のデータをバッファメモリ２６００の書き込み防止領域に移そうとする場合、メモリ装置２０００は前述の説明のように動作を停止し、ホスト１０００が間違い情報を持っていくようにできる。書き込み防止制御器２２００の状態レジスタ２２２０に貯蔵された書き込み防止状態情報は、電源が遮断される時消滅するか、電源が供給される時消滅させることができる。
以上、本発明による回路の構成及び動作を上述の説明及び図面によって図示したが、これは一例に過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることは勿論である。
本発明によるメモリ装置を含む情報処理システムを示すブロック図である。 本発明の望ましい実施の形態による図１の書き込み防止制御器を示すブロック図である。
符号の説明
１０００ ホスト
２０００ メモリ装置
２１００ ホストインターフェース
２２００ 書き込み防止制御器
２３００ レジスタ
２４００ 状態マシン
２５００ バッファ制御器
２６００ バッファメモリ
２７００ ＥＣＣ＆ＤＱ
２８００ フラッシュ制御器
２９００ フラッシュメモリ
２２１０ アドレスレジスタ
２２２０ 状態レジスタ
２２３０ 比較器
２２４０ 書き込み防止フラッグ発生器

Claims (34)

  1. 不揮発性メモリと、＋+記不揮発性メモリから読み出されたデータを貯蔵する揮発性メモリと、
    前記揮発性メモリの所定の領域を指定するアドレスが入力され、前記入力されたアドレスが前記揮発性メモリの書き込み防止領域に対応するアドレスであるか否かを示す書き込み防止フラッグ信号を発生する書き込み防止制御回路と、
    前記書き込み防止フラッグ信号に応答して前記不揮発性メモリ及び前記揮発性メモリの読み出し及び書き込み動作を制御し、前記書き込み防止フラッグ信号が活性化される時、前記揮発性メモリの書き込み動作が実行されないように、前記揮発性メモリを制御する制御回路と、を含むことを特徴とするメモリ装置。
  2. 前記揮発性メモリ、前記不揮発性メモリ、前記書き込み防止制御回路、及び前記制御回路は単一チップで形成されることを特徴とする請求項１に記載のメモリ装置。
  3. 前記書き込み防止フラッグ信号が活性化される時、前記制御回路は前記揮発性メモリからデータが読み出され、そのように読み出されたデータが前記不揮発性メモリに貯蔵されるように前記揮発性及び不揮発性メモリを制御することを特徴とする請求項１に記載のメモリ装置。
  4. 前記書き込み防止フラッグ信号が活性化される時、前記制御回路は前記不揮発性メモリの読み出し動作が実行されないように前記不揮発性メモリを制御することを特徴とする請求項１に記載のメモリ装置。
  5. 前記書き込み防止フラッグ信号が非活性化される時、前記制御回路は前記揮発性メモリの書き込み動作及び前記不揮発性メモリの読み出し動作が実行されるように前記揮発性及び不揮発性メモリを制御することを特徴とする請求項１に記載のメモリ装置。
  6. 前記書き込み防止制御回路は
    前記揮発性メモリの書き込み防止領域を指定するためのアドレスを貯蔵するアドレスレジスタと、
    前記揮発性メモリの一部の領域または全体の領域が書き込み防止領域で指定されたか否かを示す情報を貯蔵する状態レジスタと、
    外部から伝達されたアドレスが前記アドレスレジスタに貯蔵されたアドレスと一致するか否かを判別する比較器と、
    前記状態レジスタの出力及び前記比較器の出力に応答して前記書き込み防止フラッグ信号を発生する信号発生器とを含むことを特徴とする請求項１に記載のメモリ装置。
  7. 前記状態レジスタに貯蔵された情報が前記揮発性メモリの一部の領域または全体の領域が書き込み防止領域で指定されたことを示す時、前記信号発生器は前記比較器の出力に応じて前記書き込み防止フラッグ信号を活性化／非活性化させることを特徴とする請求項６に記載のメモリ装置。
  8. 前記状態レジスタに貯蔵された情報が前記揮発性メモリの一部の領域または全体の領域が書き込み防止領域に指定されていないことを示す時、前記信号発生器は前記比較器の出力に関係なく、前記書き込み防止フラッグ信号を非活性化させることを特徴とする請求項６に記載のメモリ装置。
  9. 前記制御回路はハードウエアリセット、ソフトウエアリセットまたはパワーオン時にアドレスレジスタ及び前記状態レジスタが初期化されるように前記書き込み防止制御回路を制御することを特徴とする請求項６に記載のメモリ装置。
  10. 前記制御回路は外部から提供される前記書き込み防止領域のアドレス及び書き込み防止命令を貯蔵するレジスタを含み、前記制御回路は前記書き込み防止命令が入力される時、前記書き込み防止領域のアドレス及び前記書き込み防止命令が前記アドレスレジスタ及び前記状態レジスタに各々貯蔵されるように前記書き込み防止制御回路を制御することを特徴とする請求項６に記載のメモリ装置。
  11. 揮発性メモリと、
    前記揮発性メモリの書き込み防止領域を指定するための書き込み防止アドレス及び書き込み防止命令を臨時貯蔵するレジスタと、
    前記レジスタに前記書き込み防止命令が入力される時、前記書き込み防止アドレス、前記書き込み防止命令、及び制御信号を出力する状態マシンと、
    前記制御信号に応答して前記書き込み防止アドレス及び命令を貯蔵し、前記揮発性メモリの所定の領域を指定するためのアドレスが前記書き込み防止領域を指定するためのアドレスであるか否かを示す書き込み防止フラッグ信号を発生する書き込み防止制御回路と、
    書き込み命令が入力される時、前記書き込み防止フラッグ信号が活性化されたか否かによって前記揮発性メモリの書き込み動作を制御する第１メモリ制御器とを含み、前記第１メモリ制御器は前記書き込み防止フラッグ信号が活性化される時、前記揮発性メモリの書き込み動作を遮断することを特徴とするメモリ装置。
  12. 前記書き込み防止フラッグ信号が非活性化される時、前記第１メモリ制御器は前記揮発性メモリが入力命令に対応する動作を実行するようにすることを特徴とする請求項１１に記載のメモリ装置。
  13. 不揮発性メモリと、
    前記状態マシンによって制御され、前記第１メモリ制御器と前記不揮発性メモリとの間で伝送されるデータのエラーを訂正するエラー訂正及びデータ入出力回路と、
    前記状態マシンによって制御され、前記不揮発性メモリの読み出し及び書き込み動作を制御する第２メモリ制御器とをさらに含むことを特徴とする請求項１１に記載のメモリ装置。
  14. 前記書き込み防止フラッグ信号が活性化される時、前記状態マシンは前記揮発性メモリからデータが読み出され、そのように読み出されたデータが前記不揮発性メモリに貯蔵されるように前記第１及び第２メモリ制御器を制御することを特徴とする請求項１３に記載のメモリ装置。
  15. 前記書き込み防止フラッグ信号が活性化される時、前記状態マシンは前記不揮発性メモリの読み出し動作が実行されないように前記第２メモリ制御器を制御することを特徴とする請求項１３に記載のメモリ装置。
  16. 前記書き込み防止フラッグ信号が非活性化される時、前記状態マシンは前記揮発性メモリの書き込み動作及び前記不揮発性メモリの読み出し動作が実行されるように前記第１及び第２メモリ制御器を制御することを特徴とする請求項１３に記載のメモリ装置。
  17. 前記書き込み防止制御回路は、
    前記制御信号に応答して前記書き込み防止アドレスを貯蔵するアドレスレジスタと、
    前記制御信号に応答して前記書き込み防止命令を貯蔵する状態レジスタと、
    外部から伝達されたアドレスが前記アドレスレジスタに貯蔵されたアドレスと一致するか否かを判別する比較器と、
    前記状態レジスタの出力及び前記比較器の出力に応答して前記書き込み防止フラッグ信号を発生する信号発生器とを含むことを特徴とする請求項１３に記載のメモリ装置。
  18. 前記状態レジスタに貯蔵された情報が前記揮発性メモリの一部の領域または全体の領域が書き込み防止領域に指定されたことを示す時、前記信号発生器は前記比較器の出力に応じて前記書き込み防止フラッグ信号を活性化／非活性化させることを特徴とする請求項１７に記載のメモリ装置。
  19. 前記状態レジスタに貯蔵された情報が前記揮発性メモリの一部の領域または全体の領域が書き込み防止領域に指定されていないことを示す時、前記信号発生器は前記比較器の出力に関係なく、前記書き込み防止フラッグ信号を非活性化させることを特徴とする請求項１７に記載のメモリ装置。
  20. 前記状態マシンはハードウエアリセット、ソフトウエアリセットまたはパワーオン時にアドレスレジスタ及び前記状態レジスタを初期化させるための初期化信号を発生することを特徴とする請求項１７に記載のメモリ装置。
  21. ホストと、
    前記ホストの要求に応じてデータを貯蔵するか、貯蔵されたデータを出力するメモリ装置と、を含み、
    前記メモリ装置は、
    不揮発性メモリと、
    前記不揮発性メモリに貯蔵されるデータ、または前記不揮発性メモリから読み出されたデータを貯蔵する揮発性メモリと、
    前記揮発性メモリの所定の領域を指定するアドレスが入力され、前記入力されたアドレスが前記揮発性メモリの書き込み防止領域に対応するアドレスであるか否かを示す書き込み防止フラッグ信号を発生する書き込み防止制御回路と、
    前記書き込み防止フラッグ信号に応答して前記不揮発性メモリ及び前記揮発性メモリの読み出し及び書き込み動作を制御し、前記書き込み防止フラッグ信号が活性化される時、前記揮発性メモリの書き込み動作が実行されないように前記揮発性メモリを制御する制御回路と、を含むことを特徴とするシステム。
  22. 前記揮発性メモリ、前記不揮発性メモリ、前記書き込み防止制御器、及び前記制御回路は単一チップで形成されることを特徴とする請求項２１に記載のシステム。
  23. 前記書き込み防止フラッグ信号が活性化される時、前記制御回路は前記揮発性メモリからデータが読み出され、そのように読み出されたデータが前記不揮発性メモリに貯蔵されるように前記揮発性及び不揮発性メモリを制御することを特徴とする請求項２１に記載のシステム。
  24. 前記書き込み防止フラッグ信号が活性化される時、前記制御回路は前記不揮発性メモリの読み出し動作が実行されないように前記不揮発性メモリを制御することを特徴とする請求項２１に記載のシステム。
  25. ホストと、
    前記ホストの要求に応じてデータを貯蔵するか、貯蔵されたデータを出力するメモリ装置とを含み、
    前記メモリ装置は、
    揮発性メモリと、
    前記揮発性メモリの書き込み防止領域を指定するための書き込み防止アドレス及び書き込み防止命令が前記ホストから入力されるレジスタと、
    前記レジスタに前記書き込み防止命令が入力される時、前記書き込み防止アドレス、前記書き込み防止命令、及び制御信号を出力する状態マシンと、
    前記制御信号に応答して前記書き込み防止アドレス及び命令を貯蔵し、前記揮発性メモリの所定の領域を指定するためのアドレスが前記書き込み防止領域を指定するためのアドレスであるか否かを示す書き込み防止フラッグ信号を発生する書き込み防止制御回路と、
    前記ホスト、または前記状態マシンから書き込み命令が入力される時、前記書き込み防止フラッグ信号が活性化されたか否かによって前記揮発性メモリの書き込み動作を制御する第１メモリ制御器とを含み、前記第１メモリ制御器は前記書き込み防止フラッグ信号が活性化される時、前記揮発性メモリの書き込み動作を遮断することを特徴とするシステム。
  26. 前記書き込み防止フラッグ信号が非活性化される時、前記第１メモリ制御器は前記揮発性メモリが入力命令に対応する動作を実行するようにすることを特徴とする請求項２５に記載のシステム。
  27. 前記メモリ装置は、
    不揮発性メモリと、
    前記状態マシンによって制御され、前記第１メモリ制御器と前記不揮発性メモリとの間で伝送されるデータのエラーを訂正するエラー訂正及びデータ入出力回路と、
    前記状態マシンによって制御され、前記不揮発性メモリの読み出し及び書き込み動作を制御する第２メモリ制御器とをさらに含むことを特徴とする請求項２５に記載のシステム。
  28. 前記書き込み防止フラッグ信号が活性化される時、前記状態マシンは前記揮発性メモリからデータが読み出され、そのように読み出されたデータが前記不揮発性メモリに貯蔵されるように前記第１及び第２メモリ制御器を制御することを特徴とする請求項２７に記載のシステム。
  29. 前記書き込み防止フラッグ信号が活性化される時、前記状態マシンは前記不揮発性メモリの読み出し動作が実行されないように前記第２メモリ制御器を制御することを特徴とする請求項２７に記載のシステム。
  30. 前記書き込み防止フラッグ信号が非活性化される時、前記状態マシンは前記揮発性メモリの書き込み動作及び前記不揮発性メモリの読み出し動作が実行されるように前記第１及び第２メモリ制御器を制御することを特徴とする請求項２７に記載のシステム。
  31. 前記書き込み防止制御回路は、
    前記制御信号に応答して前記書き込み防止アドレスを貯蔵するアドレスレジスタと、
    前記制御信号に応答して前記書き込み防止命令を貯蔵する状態レジスタと、
    前記ホストまたは前記状態マシンから伝達されたアドレスが前記アドレスレジスタに貯蔵されたアドレスと一致するか否かを判別する比較器と、
    前記状態レジスタの出力及び前記比較器の出力に応答して前記書き込み防止フラッグ信号を発生する信号発生器とを含むことを特徴とする請求項２７に記載のシステム。
  32. 前記状態レジスタに貯蔵された情報が前記揮発性メモリの一部の領域または全体の領域が書き込み防止領域で指定されたことを示す時、前記信号発生器は前記比較器の出力に応じて前記書き込み防止フラッグ信号を活性化／非活性化させることを特徴とする請求項３１に記載のシステム。
  33. 前記状態レジスタに貯蔵された情報が前記揮発性メモリの一部の領域または全体の領域が書き込み防止領域で指定されていないことを示す時、前記信号発生器は前記比較器の出力に関係なく、前記書き込み防止フラッグ信号を非活性化させることを特徴とする請求項３１に記載のシステム。
  34. 前記状態マシンはハードウエアリセット、ソフトウエアリセットまたはパワーオン時にアドレスレジスタ及び前記状態レジスタを初期化させるための初期化信号を発生することを特徴とする請求項３１に記載のシステム。
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