KR20220165106A - 메모리 컨트롤러 및 그것을 포함하는 메모리 시스템 - Google Patents

메모리 컨트롤러 및 그것을 포함하는 메모리 시스템 Download PDF

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KR20220165106A
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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 메모리 시스템은 복수의 메모리 블록들을 포함하는 메모리 장치, 상기 메모리 장치로부터 리드된 데이터를 임시로 저장하는 리드 버퍼 및 상기 리드된 데이터 중 일부의 데이터를 임시로 저장하는 킵 버퍼를 포함하는 버퍼 메모리 장치 및 상기 리드 버퍼에 저장된 데이터 중 미리 설정된 제 1기준 에러 비트 수를 초과하는 에러 비트들을 포함하는 키핑 데이터를 상기 킵 버퍼에 저장하고, 상기 리드 버퍼에 저장된 데이터를 상기 리드 버퍼에서 제거하고, 상기 키핑 데이터와 관련된 정보를 기초로 상기 키핑 데이터를 상기 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 저장하도록 상기 메모리 장치 및 상기 버퍼 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다.

Description

메모리 컨트롤러 및 그것을 포함하는 메모리 시스템{MEMORY CONTROLLER AND MEMORY SYSTEM INCLUDING THE SAME}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로는 메모리 컨트롤러 및 그것을 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템은 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 메모리 시스템은 데이터가 저장되는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분된다.
휘발성 메모리 장치는 전원이 공급된 경우에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 메모리 장치로부터 리드된 데이터의 에러 비트 수를 줄일 수 있는 메모리 컨트롤러 및 그것을 포함하는 메모리 시스템을 제공한다.
본 발명의 실시 예에 따른 메모리 시스템은, 복수의 메모리 블록들을 포함하는 메모리 장치, 상기 메모리 장치로부터 리드된 데이터를 임시로 저장하는 리드 버퍼 및 상기 리드된 데이터 중 일부의 데이터를 임시로 저장하는 킵 버퍼를 포함하는 버퍼 메모리 장치 및 상기 리드 버퍼에 저장된 데이터 중 미리 설정된 제 1기준 에러 비트 수를 초과하는 에러 비트들을 포함하는 키핑 데이터를 상기 킵 버퍼에 저장하고, 상기 리드 버퍼에 저장된 데이터를 상기 리드 버퍼에서 제거하고, 상기 키핑 데이터와 관련된 정보를 기초로 상기 키핑 데이터를 상기 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 저장하도록 상기 메모리 장치 및 상기 버퍼 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다.
본 발명의 실시 예에 따른, 복수의 메모리 블록들을 포함하는 메모리 장치 및 상기 메모리 장치와 호스트 간의 데이터를 임시 저장하는 버퍼 메모리 장치를 제어하는 메모리 컨트롤러에 있어서, 상기 버퍼 메모리 장치는, 상기 메모리 장치로부터 리드된 데이터를 임시로 저장하는 리드 버퍼 및 상기 리드된 데이터 중 일부의 데이터를 임시로 저장하는 킵 버퍼를 포함하고, 상기 메모리 컨트롤러는, 상기 호스트로부터 리드 요청된 데이터를 리드하도록 상기 메모리 장치를 제어하는 동작 제어부, 상기 리드된 데이터에 포함된 에러 비트들을 검출하고, 상기 리드된 데이터에 대한 에러 정정 동작을 수행하는 에러 정정부 및 상기 리드된 데이터 중 기준 에러 비트 수를 초과하는 에러 비트들을 포함하는 키핑 데이터를 상기 킵 버퍼에 저장하도록 상기 버퍼 메모리 장치를 제어하는 버퍼 제어부를 포함하고, 상기 동작 제어부는, 상기 에러 정정 동작에 따라 에러 정정된 데이터를 상기 호스트에 제공하고, 상기 키핑 데이터와 관련된 정보를 기초로 상기 키핑 데이터를 상기 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 저장하도록 상기 메모리 장치를 제어한다.
본 발명의 실시 예에 따른 메모리 시스템은, 데이터를 저장하는 메모리 장치, 상기 메모리 장치로부터 리드된 데이터를 저장하는 버퍼 메모리 장치 및 상기 리드된 데이터를 호스트로 제공한 뒤 상기 리드된 데이터 중 일부 데이터를 제외한 나머지 데이터를 제거하고, 상기 일부 데이터를 상기 메모리 장치에 저장하도록 상기 메모리 장치 및 상기 버퍼 메모리 장치를 제어하는 메모리 컨트롤러를 포함한다.
본 기술에 따르면 메모리 장치로부터 리드된 데이터의 에러 비트 수를 줄일 수 있는 메모리 컨트롤러 및 그것을 포함하는 시스템이 제공된다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시 예에 따른 킵 버퍼에 키핑 데이터를 저장하는 동작을 설명하기 위한 도면이다.
도 3은 버퍼 맵핑 정보를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 버퍼 맵핑 정보를 갱신하는 동작을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시 예에 따른 킵 버퍼에 저장된 키핑 데이터를 메모리 장치에 저장하는 동작을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시 예에 따른 키핑 데이터가 리드된 메모리 블록에 저장된 데이터를 다른 메모리 블록에 저장하는 동작을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 호스트로부터 쓰기 요청된 데이터의 논리 어드레스와 동일한 논리 어드레스를 갖는 키핑 데이터를 킵 버퍼에서 제거하는 동작을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 9는 본 발명의 일 실시 예에 따른 키핑 데이터를 킵 버퍼에 저장하는 방법을 설명하기 위한 순서도이다.
도 10은 본 발명의 일 실시 예에 따른 키핑 데이터를 메모리 장치에 저장하는 방법을 설명하기 위한 순서도이다.
도 11은 본 발명의 일 실시 예에 따른 키핑 데이터를 메모리 장치에 저장하는 방법의 다른 예를 설명하기 위한 순서도이다.
도 12는 본 발명의 일 실시 예에 따른 키핑 데이터를 메모리 장치에 저장하는 방법의 또 다른 예를 설명하기 위한 순서도이다.
도 13은 본 발명의 일 실시 예에 따른 키핑 데이터가 리드된 메모리 블록에 저장된 데이터를 다른 메모리 블록에 저장하는 방법을 설명하기 위한 순서도이다.
도 14는 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
도 15는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 16은 본 발명의 일 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 17은 본 발명의 일 실시 예에 따른 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 18은 본 발명의 일 실시 예에 따른 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 메모리 시스템을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(50)은 메모리 장치(100), 버퍼 메모리 장치(300) 및 메모리 장치와 버퍼 메모리 장치의 동작을 제어하는 메모리 컨트롤러(200)를 포함할 수 있다. 메모리 시스템(50)은 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등과 같은 호스트(400)의 제어에 따라 데이터를 저장하는 장치일 수 있다.
메모리 시스템(50)은 호스트(400)와의 통신 방식인 호스트 인터페이스에 따라서 다양한 종류의 저장 장치들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(50)은 SSD, MMC, eMMC, RS-MMC, micro-MMC 형태의 멀티 미디어 카드(multimedia card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(secure digital) 카드, USB(universal serial bus) 저장 장치, UFS(universal flash storage) 장치, PCMCIA(personal computer memory card international association) 카드 형태의 저장 장치, PCI(peripheral component interconnection) 카드 형태의 저장 장치, PCI-E(PCI express) 카드 형태의 저장 장치, CF(compact flash) 카드, 스마트 미디어(smart media) 카드, 메모리 스틱(memory stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구성될 수 있다.
메모리 시스템(50)은 다양한 종류의 패키지(package) 형태들 중 어느 하나로 제조될 수 있다. 예를 들면, 메모리 시스템(50)은 POP(package on package), SIP(system in package), SOC(system on chip), MCP(multi-chip package), COB(chip on board), WFP(wafer-level fabricated package), WSP(wafer-level stack package) 등과 같은 다양한 종류의 패키지 형태들 중 어느 하나로 제조될 수 있다.
메모리 장치(100)는 데이터를 저장할 수 있다. 메모리 장치(100)는 메모리 컨트롤러(200)의 제어에 응답하여 동작한다. 메모리 장치(100)는 데이터를 저장하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이(미도시)를 포함할 수 있다.
메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
메모리 셀 어레이(미도시)는 복수의 메모리 블록들을 포함할 수 있다. 각 메모리 블록은 복수의 메모리 셀들을 포함할 수 있다. 하나의 메모리 블록은 복수의 페이지들을 포함할 수 있다. 실시 예에서, 페이지는 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드하는 단위일 수 있다. 메모리 블록은 데이터를 지우는 단위일 수 있다.
실시 예에서, 메모리 장치(100)는 DDR SDRAM(Double Data Rate Synchronous Dynamic Random Access Memory), LPDDR4(Low Power Double Data Rate4) SDRAM, GDDR(Graphics Double Data Rate) SDRAM, LPDDR(Low Power DDR), RDRAM(Rambus Dynamic Random Access Memory), 낸드 플래시 메모리(NAND flash memory), 수직형 낸드 플래시 메모리(Vertical NAND), 노아 플래시 메모리(NOR flash memory), 저항성 램(resistive random access memory: RRAM), 상변화 메모리(phase-change random access memory: PRAM), 자기저항 메모리(magnetoresistive random access memory: MRAM), 강유전체 메모리(ferroelectric random access memory: FRAM), 스핀주입 자화반전 메모리(spin transfer torque random access memory: STT-RAM) 등이 될 수 있다. 본 명세서에서는 설명의 편의를 위해, 메모리 장치(100)가 낸드 플래시 메모리인 경우를 가정하여 설명한다.
메모리 장치(100)는 메모리 컨트롤러(200)로부터 커맨드 및 어드레스를 수신하고, 메모리 셀 어레이 중 어드레스에 의해 선택된 영역을 액세스하도록 구성된다. 메모리 장치(100)는 어드레스에 의해 선택된 영역에 대해 커맨드가 지시하는 동작을 수행할 수 있다. 예를 들면, 메모리 장치(100)는 쓰기 동작 (프로그램 동작), 리드 동작 및 소거 동작을 수행할 수 있다. 쓰기 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 데이터를 프로그램 할 것이다. 리드 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역으로부터 데이터를 읽을 것이다. 소거 동작 시에, 메모리 장치(100)는 어드레스에 의해 선택된 영역에 저장된 데이터를 소거할 것이다.
일 실시 예에서, 메모리 장치(100)는 호스트(400)가 제공한 논리 어드레스와 논리 어드레스에 대응되는 물리 어드레스 간의 맵핑 정보를 포함하는 맵 데이터를 저장할 수 있다.
메모리 컨트롤러(200)는 메모리 시스템(50)의 전반적인 동작을 제어할 수 있다.
메모리 시스템(50)에 전원이 인가되면, 메모리 컨트롤러(200)는 펌웨어(firmware, FW)를 실행할 수 있다. 메모리 장치(100)가 플래시 메모리 장치인 경우, 펌웨어(FW)는 호스트(400)와의 통신을 제어하는 호스트 인터페이스 레이어(Host Interface Layer, HIL), 호스트(400)와 메모리 장치(100) 간의 통신을 제어하는 플래시 변환 레이어(Flash Translation Layer, FTL) 및 메모리 장치(100)와의 통신을 제어하는 플래시 인터페이스 레이어(Flash Interface Layer, FIL)를 포함할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터 데이터와 논리 블록 어드레스(Logical Block Address, LBA)를 입력 받고, 논리 블록 어드레스를 메모리 장치(100)에 포함된 데이터가 저장될 메모리 셀들의 주소를 나타내는 물리 블록 어드레스(Physical Block Address, PBA)로 변환할 수 있다. 본 명세서에서 논리 블록 어드레스(LBA)와 “논리 어드레스” 또는 “논리적 어드레스”는 같은 의미로 사용될 수 있다. 본 명세서에서 물리 블록 어드레스(PBA)와 “물리 어드레스” 또는 “물리적 어드레스”는 같은 의미로 사용될 수 있다.
메모리 컨트롤러(200)는 호스트(400)의 요청(request)에 따라 쓰기 동작, 리드 동작 또는 소거 동작 등을 수행하도록 메모리 장치(100)를 제어할 수 있다. 쓰기 동작 시, 메모리 컨트롤러(200)는 쓰기 커맨드, 물리 블록 어드레스 및 데이터를 메모리 장치(100)에 제공할 수 있다. 리드 동작 시, 메모리 컨트롤러(200)는 리드 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다. 소거 동작 시, 메모리 컨트롤러(200)는 소거 커맨드 및 물리 블록 어드레스를 메모리 장치(100)에 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)는 호스트(400)로부터의 요청과 무관하게 자체적으로 커맨드, 어드레스 및 데이터를 생성하고, 메모리 장치(100)에 전송할 수 있다. 예를 들면, 메모리 컨트롤러(200)는 웨어 레벨링(wear leveling), 리드 리클레임(read reclaim), 가비지 컬렉션(garbage collection)등을 수행하는데 수반되는 리드 동작 및 쓰기 동작들을 수행하기 위한 커맨드, 어드레스 및 데이터를 메모리 장치(100)로 제공할 수 있다.
실시 예에서, 메모리 컨트롤러(200)가 적어도 둘 이상의 메모리 장치(100)들을 제어할 수 있다. 이 경우, 메모리 컨트롤러(200)는 동작 성능의 향상을 위해 메모리 장치(100)들을 인터리빙 방식에 따라 제어할 수 있다. 인터리빙 방식은 적어도 둘 이상의 메모리 장치(100)들에 대한 동작이 중첩되도록 제어하는 방식일 수 있다.
일 실시 예에서, 메모리 컨트롤러(200)는 버퍼 제어부(210), 키핑 데이터 정보 저장부(220), 어드레스 맵핑 정보 저장부(230), 동작 제어부(240) 및 에러 정정부(250)를 포함할 수 있다.
버퍼 제어부(210)는 메모리 장치(100)로부터 리드된 데이터 또는 호스트(400)로부터 쓰기 요청된 데이터를 임시 저장하도록 버퍼 메모리 장치(300)를 제어할 수 있다.
일 실시 예에서, 버퍼 제어부(210)는 버퍼 맵핑 정보를 저장할 수 있다. 버퍼 맵핑 정보는 리드 버퍼 어드레스, 킵 버퍼 어드레스 및 쓰기 버퍼 어드레스 각각과 버퍼 메모리 장치(300)에 저장된 데이터의 물리적인 주소 사이의 맵핑 관계를 나타내는 정보일 수 있다. 버퍼 제어부(210)는 버퍼 맵핑 정보를 갱신함으로써 리드 버퍼(310), 킵 버퍼(320) 및 쓰기 버퍼(330)에 데이터를 저장하거나 릴리즈할 수 있다.
일 실시 예에서, 버퍼 제어부(210)는 메모리 장치(100)로부터 리드된 데이터를 리드 버퍼(310)에 저장하도록 버퍼 메모리 장치(300)를 제어할 수 있다. 버퍼 제어부(210)는 리드된 데이터가 리드 버퍼(310)에 저장되는 경우, 리드된 데이터에 대응되는 리드 버퍼 어드레스를 버퍼 맵핑 정보에 저장할 수 있다.
일 실시 예에서, 버퍼 제어부(210)는 리드 버퍼(310)에 저장된 데이터 중 일부를 킵 버퍼(320)에 저장하도록 버퍼 메모리 장치(300)를 제어할 수 있다. 구체적으로, 버퍼 제어부(210)는 리드 버퍼(310)에 저장된 데이터 중 키핑 데이터를 결정할 수 있다. 예를 들어, 버퍼 제어부(210)는 리드 버퍼(310)에 저장된 데이터 중 미리 설정된 제 1기준 에러 비트 수를 초과하는 에러 비트들을 포함하는 데이터를 키핑 데이터로 결정할 수 있다. 버퍼 제어부(210)는 리드 버퍼(310)에 저장된 키핑 데이터가 킵 버퍼(320)로 이동하도록 버퍼 메모리 장치(300)를 제어할 수 있다. 예를 들어, 버퍼 제어부(210)는 키핑 데이터를 킵 버퍼(320)에 저장하는 경우, 키핑 데이터에 대응하는 리드 버퍼 어드레스를 키핑 데이터에 대응하는 킵 버퍼 어드레스로 변경하도록 버퍼 맵핑 정보를 갱신할 수 있다.
이후, 버퍼 제어부(210)는 리드 버퍼(310)에 저장된 데이터를 제거하도록 버퍼 메모리 장치(300)를 제어할 수 있다. 버퍼 제어부(210)는 키핑 데이터에 대응하는 리드 버퍼 어드레스가 제거되도록 버퍼 맵핑 정보를 갱신할 수 있다.
버퍼 제어부(210)는 호스트(400)로부터 쓰기 요청된 데이터를 쓰기 버퍼(330)에 저장하도록 버퍼 메모리 장치(300)를 제어할 수 있다. 일 실시 예에서, 버퍼 제어부(210)는 쓰기 요청된 데이터에 대응되는 논리 어드레스와 동일한 논리 어드레스를 갖는 키핑 데이터를 킵 버퍼(320)에서 제거하도록 버퍼 메모리 장치(300)를 제어할 수 있다.
키핑 데이터 정보 저장부(220)는 키핑 데이터와 관련된 정보를 저장할 수 있다. 이때, 키핑 데이터와 관련된 정보는 킵 버퍼(320)의 잔여 공간에 관한 정보, 키핑 데이터가 킵 버퍼(320)에 저장된 때로부터 경과한 시간에 관한 정보, 키핑 데이터에 포함된 에러 비트들의 수에 관한 정보 등을 포함할 수 있다. 키핑 데이터 정보 저장부(220)는 키핑 데이터와 관련된 정보를 동작 제어부(240)에 제공할 수 있다.
어드레스 맵핑 정보 저장부(230)는 어드레스 맵핑 정보를 저장할 수 있다. 이때, 어드레스 맵핑 정보는 호스트(400)가 제공한 논리 어드레스들과 복수의 메모리 블록들에 포함된 메모리 셀들의 주소를 나타내는 물리 어드레스들 사이의 맵핑 관계를 포함할 수 있다. 호스트(400)로부터 리드 요청, 쓰기 요청 등을 수신하는 경우, 어드레스 맵핑 정보 저장부(230)는 동작 제어부(240)로 어드레스 맵핑 정보를 제공할 수 있다. 동작 제어부(240)는 어드레스 맵핑 정보를 기초로 호스트(400)로부터 제공된 논리 어드레스에 맵핑된 물리 어드레스를 획득할 수 있다. 동작 제어부(240)는 획득된 물리 어드레스를 기초로 호스트의 요청에 대응되는 동작을 수행할 수 있다.
또한, 어드레스 맵핑 정보 저장부(230)는 메모리 장치(100)에 새로운 데이터가 저장되거나 메모리 장치(100)에 저장된 데이터가 다른 위치에 다시 저장되는 경우, 어드레스 맵핑 정보를 갱신할 수 있다.
일 실시 예에서, 어드레스 맵핑 정보 저장부(230)는 키핑 데이터를 메모리 장치(100)에 저장하는 경우, 키핑 데이터에 대응되는 논리 어드레스와 메모리 장치(100)에 포함된 메모리 셀들 중 키핑 데이터를 저장할 메모리 셀들에 대응되는 물리 어드레스가 맵핑되도록 어드레스 맵핑 정보를 갱신할 수 있다. 예를 들어, 키핑 데이터가 메모리 장치(100)에 포함된 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 저장되는 경우, 어드레스 맵핑 정보 저장부(230)는 동작 제어부(240)로부터 키핑 데이터에 대응되는 논리 어드레스를 제공받을 수 있다. 또한, 어드레스 맵핑 정보 저장부(230)는 키핑 데이터에 대응되는 논리 어드레스와 어느 하나의 메모리 블록에 포함된 메모리 셀들 중 키핑 데이터가 저장된 메모리 셀들에 대응되는 물리 어드레스가 맵핑되도록 어드레스 맵핑 정보를 갱신할 수 있다.
동작 제어부(240)는 호스트(400)의 요청에 응답하여, 메모리 장치(100)에 데이터를 저장하거나, 메모리 장치(100)에 저장된 데이터를 리드할 수 있다.
예를 들어, 동작 제어부(240)는 호스트(400)의 리드 요청에 응답하여 메모리 장치(100)에 저장된 데이터를 리드하고, 리드된 데이터를 에러 정정부(250)에 제공할 수 있다. 동작 제어부(240)는 에러 정정된 데이터를 에러 정정부(250)로부터 제공 받아 호스트(400)에 제공할 수 있다. 또한, 동작 제어부(240)는 리드된 데이터를 버퍼 메모리 장치(300)에 제공할 수 있다. 버퍼 메모리 장치(300)는 리드된 데이터를 리드 버퍼(310)에 저장할 수 있다.
또한, 동작 제어부(240)는 호스트(400)의 쓰기 요청에 응답하여 메모리 장치(100)에 데이터를 저장할 수 있다. 동작 제어부(240)는 쓰기 요청된 데이터를 버퍼 메모리 장치(300)로 제공할 수 있다. 버퍼 메모리 장치(300)는 쓰기 요청된 데이터를 쓰기 버퍼(330)에 저장할 수 있다.
일 실시 예에서, 동작 제어부(240)는 킵 버퍼(320)에 저장된 키핑 데이터를 메모리 장치(100)에 저장하도록 메모리 장치(100)를 제어할 수 있다. 동작 제어부(240)는 키핑 데이터 정보 저장부(220)로부터 키핑 데이터와 관련된 정보를 제공받을 수 있다. 동작 제어부(240)는 키핑 데이터와 관련된 정보를 기초로 키핑 데이터를 메모리 장치(100)에 저장할지 여부를 판단할 수 있다. 예를 들어, 키핑 데이터와 관련된 정보가 미리 설정된 임계값을 초과하는 경우, 동작 제어부(240)는 키핑 데이터를 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 저장하도록 메모리 장치(100)를 제어할 수 있다.
일 실시 예에서, 동작 제어부(240)는 유휴 시간, 백그라운드 동작 등을 통해 키핑 데이터를 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 저장하도록 메모리 장치(100)를 제어할 수 있다.
에러 정정부(250)는 메모리 장치(100)로부터 리드된 데이터에 포함된 에러 비트들을 검출하고, 리드된 데이터에 대한 에러 정정 동작을 수행할 수 있다. 에러 정정부(250)는 에러 정정된 데이터를 동작 제어부(240)에 제공할 수 있다. 에러 정정부(250)는 리드된 데이터에 포함된 에러 비트 수에 관한 정보를 버퍼 제어부(210)에 제공할 수 있다.
버퍼 메모리 장치(300)는 메모리 컨트롤러(200)의 제어에 따라 메모리 장치(100)로부터 리드된 데이터 또는 호스트(400)로부터 쓰기 요청된 데이터를 임시 저장할 수 있다.
일 실시 예에서, 버퍼 메모리 장치(300)는 리드 버퍼(310), 킵 버퍼(320) 및 쓰기 버퍼(330)를 포함할 수 있다.
리드 버퍼(310)는 메모리 장치(100)로부터 리드된 데이터를 임시 저장할 수 있다.
킵 버퍼(320)는 키핑 데이터를 저장할 수 있다. 일 실시 예에서, 킵 버퍼(320)는 리드 버퍼(310)에 저장된 데이터 중 키핑 데이터를 저장할 수 있다.
쓰기 버퍼(330)는 호스트(400)로부터 쓰기 요청된 데이터를 임시 저장할 수 있다.
일 실시 예에서, 버퍼 메모리 장치(300)는 이종 메모리들로 구성될 수 있다. 예를 들어, 리드 버퍼(310), 킵 버퍼(320) 및 쓰기 버퍼(330)는 서로 다른 종류의 메모리로 구현될 수 있다.
한편, 메모리 장치(100)에 저장된 데이터는 저장된 시간에 비례하여 에러 비트 수도 증가하게 된다. 에러 비트 수가 증가하는 원인은 메모리 장치에 충전된 전자가 시간이 지남에 따라 빠져나가거나, 리드 동작시 리드 동작을 수행하지 않는 메모리 셀에도 전자가 주입되는 현상 등을 예시할 수 있다. 이 경우, 메모리 시스템(50)은 리드 리클레임 등과 같은 리프레쉬 동작을 통해 메모리 장치(100)에 저장된 데이터들을 다른 메모리 블록에 다시 저장함으로써, 리드 동작 시 에러 발생의 확률을 낮출 수 있다. 다만, 데이터에 포함된 에러 비트 수가 적은 경우, 리프레쉬 동작은 수행되지 않을 수 있다. 반대로, 리프레쉬 동작이 자주 발생하는 경우, 메모리 시스템의 성능은 하락할 수 있다. 따라서, 리드 동작 시 에러 발생의 확률을 낮추고, 메모리 시스템의 성능을 향상시킬 수 있는 방안이 요구된다.
이에 따라, 본 발명의 일 실시 예에 따르면, 에러 비트 수가 많은 키핑 데이터를 킵 버퍼(320)에 임시 저장하고, 키핑 데이터를 메모리 장치(100)에 다시 저장함으로써, 리드 동작 시 에러 발생의 확률을 줄일 수 있다.
호스트(400)는 USB (Universal Serial Bus), SATA (Serial AT Attachment), SAS (Serial Attached SCSI), HSIC (High Speed Interchip), SCSI (Small Computer System Interface), PCI (Peripheral Component Interconnection), PCIe (PCI express), NVMe (NonVolatile Memory express), UFS (Universal Flash Storage), SD (Secure Digital), MMC (MultiMedia Card), eMMC (embedded MMC), DIMM (Dual In-line Memory Module), RDIMM (Registered DIMM), LRDIMM (Load Reduced DIMM) 등과 같은 다양한 통신 방식들 중 적어도 하나를 이용하여 메모리 시스템(50)과 통신할 수 있다.
도 2는 본 발명의 일 실시 예에 따른 킵 버퍼에 키핑 데이터를 저장하는 동작을 설명하기 위한 도면이다.
도 2에 도시된 메모리 장치(100), 메모리 컨트롤러(200) 및 버퍼 메모리 장치(300)는 각각 도 1에 도시된 메모리 장치(100), 메모리 컨트롤러(200) 및 버퍼 메모리 장치(300)를 나타낼 수 있다.
도 2를 참조하면, 동작 제어부(240)는 호스트(400)로부터 리드 요청(R_REQ)을 수신할 수 있다. 동작 제어부(240)는 리드 요청에 응답하여 리드 동작을 지시하는 리드 커맨드(R_CMD)를 생성할 수 있다. 동작 제어부(240)는 메모리 장치(100)로 리드 커맨드(R_CMD)를 출력할 수 있다. 동작 제어부(240)는 메모리 장치(100)로부터 리드된 데이터(R_DATA)를 제공받을 수 있다. 또한, 동작 제어부(240)는 리드된 데이터(R_DATA)를 에러 정정부(250)에 제공할 수 있다. 에러 정정부(250)는 리드된 데이터(R_DATA)에 포함된 에러 비트들을 검출하고, 리드된 데이터(R_DATA)에 대한 에러 정정 동작을 수행할 수 있다. 에러 정정부(250)는 에러 정정 동작에 따라 에러 정정된 데이터(EC_DATA)를 동작 제어부(240)에 제공할 수 있다. 동작 제어부(240)는 에러 정정된 데이터(EC_DATA)를 호스트(400)로 제공할 수 있다.
일 실시 예에서, 동작 제어부(240)는 리드된 데이터(R_DATA)를 리드 버퍼(310)에 제공하고, 버퍼 제어부(210)는 리드된 데이터(R_DATA)를 리드 버퍼(310)에 저장하도록 버퍼 메모리 장치(300)를 제어할 수 있다. 이 경우, 버퍼 제어부(210)는 리드된 데이터(R_DATA)에 대응되는 리드 버퍼 어드레스를 저장하도록 버퍼 맵핑 정보를 갱신할 수 있다. 다른 예로, 동작 제어부(240)는 에러 정정된 데이터(EC_DATA)를 리드 버퍼(310)에 제공하고, 버퍼 제어부(210)는 에러 정정된 데이터(EC_DATA)를 리드 버퍼(310)에 저장하도록 버퍼 메모리 장치(300)를 제어할 수 있다.
에러 정정부(250)는 리드된 데이터(R_DATA)에 포함된 에러 비트 수에 관한 정보(EC_INFO)를 버퍼 제어부(210)에 제공할 수 있다.
버퍼 제어부(210)는 에러 비트 수에 관한 정보(EC_INFO)를 기초로 리드 버퍼(310)에 저장된 데이터 중 키핑 데이터를 결정할 수 있다. 예를 들어, 버퍼 제어부(210)는 리드 버퍼(310)에 저장된 데이터 중 미리 설정된 제 1기준 에러 비트 수를 초과하는 에러 비트들을 포함하는 데이터를 키핑 데이터(K_DATA)로 판단할 수 있다. 버퍼 제어부(210)는 리드 버퍼(310)에 임시 저장된 키핑 데이터(K_DATA)를 킵 버퍼(320)에 저장하도록 버퍼 메모리 장치(300)를 제어할 수 있다. 이 때, 버퍼 제어부(210)는 키핑 데이터에 대응하는 논리 어드레스(K_LBA)와 키핑 데이터가 리드된 메모리 블록에 관한 정보를 키핑 데이터(K_DATA)와 함께 킵 버퍼(320)에 저장하도록 버퍼 메모리 장치(300)를 제어할 수 있다. 버퍼 제어부(210)는 리드 버퍼(310)에 임시 저장된 데이터를 리드 버퍼(310)에서 제거하도록 버퍼 메모리 장치(300)를 제어할 수 있다.
도 3은 버퍼 맵핑 정보를 설명하기 위한 도면이다.
도 3을 참조하면, 버퍼 맵핑 정보는 리드 버퍼 맵핑 정보 및 킵 버퍼 맵핑 정보를 포함할 수 있다.
일 실시 예에서, 리드 버퍼 맵핑 정보는 리드 버퍼 어드레스와 버퍼 어드레스의 맵핑 관계를 나타낼 수 있다. 이때, 리드 버퍼 어드레스는 리드 버퍼(310)에 저장된 데이터의 주소를 나타낼 수 있다. 버퍼 어드레스는 버퍼 메모리 장치에 저장된 데이터의 물리적인 주소를 나타낼 수 있다.
예를 들어, 제 0리드 버퍼 어드레스(RB_ADDR 0)는 제 A버퍼 어드레스(B_ADDR A)와 맵핑될 수 있다. 이 경우, 제 A버퍼 어드레스(B_ADDR A)에 저장된 데이터는 리드 버퍼(310)에 저장된 데이터이고, 제 0리드 버퍼 어드레스(RB_ADDR 0)를 가질 수 있다. 또한, 제 1리드 버퍼 어드레스(RB_ADDR 1)는 제 B버퍼 어드레스(B_ADDR B)와 맵핑될 수 있다. 이 경우, 제 B버퍼 어드레스(B_ADDR B)에 저장된 데이터는 리드 버퍼(310)에 저장된 데이터이고, 제 1리드 버퍼 어드레스(RB_ADDR 1)를 가질 수 있다. 또한, 제 2리드 버퍼 어드레스(RB_ADDR 2)는 제 C버퍼 어드레스(B_ADDR C)와 맵핑될 수 있다. 이 경우, 제 C버퍼 어드레스(B_ADDR C)에 저장된 데이터는 리드 버퍼(310)에 저장된 데이터이고, 제 2리드 버퍼 어드레스(RB_ADDR 2)를 가질 수 있다. 또한, 제 3리드 버퍼 어드레스(RB_ADDR 3)는 제 D버퍼 어드레스(B_ADDR D)와 맵핑될 수 있다. 이 경우, 제 D버퍼 어드레스(B_ADDR D)에 저장된 데이터는 리드 버퍼(310)에 저장된 데이터이고, 제 3리드 버퍼 어드레스(RB_ADDR 3)를 가질 수 있다.
일 실시 예에서, 킵 버퍼 맵핑 정보는 킵 버퍼 어드레스와 버퍼 어드레스의 맵핑 관계를 나타낼 수 있다. 킵 버퍼 어드레스는 킵 버퍼(320)에 저장된 데이터의 주소를 나타낼 수 있다.
일 실시 예에서, 키핑 데이터가 킵 버퍼(320)에 저장되는 경우, 키핑 데이터에 대응되는 킵 버퍼 어드레스가 버퍼 맵핑 정보에 저장될 수 있다. 킵 버퍼 어드레스와 버퍼 어드레스의 맵핑 관계는 상술한 리드 버퍼 어드레스와 버퍼 어드레스의 맵핑 관계와 동일하게 적용될 수 있다.
한편, 도 3에 도시된 예와 달리, 버퍼 맵핑 정보는 쓰기 버퍼 어드레스와 버퍼 어드레스의 맵핑 관계를 나타내는 쓰기 버퍼 맵핑 정보를 더 포함할 수 있다. 쓰기 버퍼 어드레스는 쓰기 버퍼에 저장된 데이터의 주소를 나타낼 수 있다. 쓰기 버퍼 어드레스와 버퍼 어드레스의 맵핑 관계는 상술한 리드 버퍼 어드레스와 버퍼 어드레스의 맵핑 관계와 동일하게 적용될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 버퍼 맵핑 정보를 갱신하는 동작을 설명하기 위한 도면이다.
도 4를 참조하면, 제 0리드 버퍼 어드레스(RB_ADDR 0)는 제 A버퍼 어드레스(B_ADDR A)와 맵핑되고, 제 1리드 버퍼 어드레스(RB_ADDR 1)는 제 B버퍼 어드레스(B_ADDR B)와 맵핑되고, 제 2리드 버퍼 어드레스(RB_ADDR 2)는 제 C버퍼 어드레스(B_ADDR C)와 맵핑되고, 제 3리드 버퍼 어드레스(RB_ADDR 3)는 제 D버퍼 어드레스(B_ADDR D)와 맵핑되는 것으로 가정한다.
일 실시 예에서, 버퍼 제어부(210)는 키핑 데이터를 킵 버퍼(320)에 저장하는 경우, 키핑 데이터에 대응되는 리드 버퍼 어드레스를 키핑 데이터에 대응되는 킵 버퍼 어드레스로 변경할 수 있다. 일 실시 예에서는, 제 C버퍼 어드레스(B_ADDR C)에 저장된 데이터가 키핑 데이터인 경우로 가정한다. 일 실시 예에서는, 초기에 킵 버퍼(320)에 저장된 키핑 데이터가 없는 것으로 가정한다. 먼저, 버퍼 제어부(210)는 키핑 데이터에 대응되는 제 2리드 버퍼 어드레스(RB_ADDR 2)를 제 0킵 버퍼 어드레스(KB_ADDR 0)로 변경할 수 있다. 따라서, 버퍼 제어부(210)는 키핑 데이터에 대응되는 제 0킵 버퍼 어드레스(KB_ADDR 0)와 제 C버퍼 어드레스(B_ADDR C)가 맵핑되도록 킵 버퍼 맵핑 정보를 갱신할 수 있다. 또한, 버퍼 제어부(210)는 리드 버퍼 맵핑 정보에 포함된 제 2리드 버퍼 어드레스(RB_ADDR 2)와 제 C버퍼 어드레스(B_ADDR C) 사이의 맵핑 관계를 제거할 수 있다.
따라서, 본 발명의 일 실시 예에 따르면, 데이터를 이동시키지 않고 키핑 데이터에 대응되는 리드 버퍼 어드레스를 킵 버퍼 어드레스로 변경함으로써, 키핑 데이터를 킵 버퍼(320)에 저장하기 위해 소요되는 시간이 단축될 수 있다.
도 5는 본 발명의 일 실시 예에 따른 킵 버퍼에 저장된 키핑 데이터를 메모리 장치에 저장하는 동작을 설명하기 위한 도면이다.
도 5에 도시된 메모리 장치(100), 메모리 컨트롤러(200) 및 버퍼 메모리 장치(300)는 각각 도 1에 도시된 메모리 장치(100), 메모리 컨트롤러(200) 및 버퍼 메모리 장치(300)를 나타낼 수 있다.
도 5를 참조하면, 키핑 데이터 정보 저장부(220)는 키핑 데이터와 관련된 정보를 동작 제어부(240)에 제공할 수 있다. 이때, 키핑 데이터와 관련된 정보는 킵 버퍼(320)의 잔여 공간에 관한 정보, 키핑 데이터가 킵 버퍼(320)에 저장된 때로부터 경과한 시간에 관한 정보, 키핑 데이터에 포함된 에러 비트들의 수에 관한 정보 등을 포함할 수 있다.
동작 제어부(240)는 킵 버퍼(320)로부터 키핑 데이터(K_DATA)와 키핑 데이터에 대응하는 논리 어드레스(K_LBA)를 제공받을 수 있다. 동작 제어부(240)는 키핑 데이터와 관련된 정보가 미리 설정된 임계 값을 초과하는지 여부를 판단할 수 있다. 동작 제어부(240)는 키핑 데이터와 관련된 정보가 미리 설정된 임계 값을 초과하는 경우, 키핑 데이터(K_DATA)를 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 저장하도록 지시하는 쓰기 커맨드(W_CMD)를 생성할 수 있다. 동작 제어부(240)는 쓰기 커맨드(W_CMD) 및 키핑 데이터(K_DATA)를 메모리 장치(100)로 제공할 수 있다. 메모리 장치(100)는 쓰기 커맨드(W_CMD)에 따라 키핑 데이터(K_DATA)를 어느 하나의 메모리 블록에 저장할 수 있다.
일 실시 예에서, 동작 제어부(240)는 킵 버퍼(320)에 저장된 키핑 데이터의 크기가 미리 설정된 크기를 초과하는지 여부를 판단할 수 있다. 동작 제어부(240)는 킵 버퍼(320)에 저장된 키핑 데이터의 크기가 미리 설정된 크기를 초과하면, 킵 버퍼(320)에 저장된 키핑 데이터(K_DATA)를 어느 하나의 메모리 블록에 저장하도록 메모리 장치(100)를 제어할 수 있다.
일 실시 예에서, 동작 제어부(240)는 키핑 데이터(K_DATA)가 킵 버퍼(320)에 저장된 때로부터 경과한 시간이 미리 설정된 시간을 초과하는지 여부를 판단할 수 있다. 여기서, 키핑 데이터(K_DATA)가 저장된 때로부터 미리 설정된 시간을 초과하는지 여부는 다양한 실시 예가 적용될 수 있다. 예를 들어, 동작 제어부(240)는 킵 버퍼(320)에 키핑 데이터(K_DATA)가 최초로 저장된 시점으로부터 경과한 시간이 미리 설정된 시간을 초과하는지 여부를 판단할 수 있다. 다른 예로, 동작 제어부(240)는 킵 버퍼(320)에 키핑 데이터(K_DATA)가 마지막으로 저장된 시점으로부터 경과한 시간이 미리 설정된 시간을 초과하는지 여부를 판단할 수 있다. 또 다른 예로, 동작 제어부(240)는 킵 버퍼(320)에 복수의 키핑 데이터(K_DATA)들이 저장된 때로부터 경과한 시간들의 평균 값이 미리 설정된 시간을 초과하는 경우, 키핑 데이터(K_DATA)를 어느 하나의 메모리 블록에 저장하도록 메모리 장치(100)를 제어할 수 있다.
일 실시 예에서, 동작 제어부(240)는 킵 버퍼(320)에 저장된 키핑 데이터(K_DATA)에 포함된 에러 비트 수가 미리 설정된 제 2기준 에러 비트 수를 초과하는지 판단할 수 있다. 일 실시 예에서, 동작 제어부(240)는 킵 버퍼(320)에 저장된 키핑 데이터(K_DATA)에 포함된 에러 비트 수가 미리 설정된 제 2기준 에러 비트 수를 초과하면, 킵 버퍼(320)에 저장된 키핑 데이터(K_DATA)를 어느 하나의 메모리 블록에 저장하도록 메모리 장치(100)를 제어할 수 있다.
일 실시 예에서, 동작 제어부(240)는 키핑 데이터에 대응하는 논리 어드레스(K_LBA) 및 키핑 데이터가 저장된 어느 하나의 메모리 블록에 대응되는 물리 어드레스를 어드레스 맵핑 정보 저장부(230)에 제공할 수 있다. 어드레스 맵핑 정보 저장부(230)는 키핑 데이터에 대응하는 논리 어드레스(K_LBA)와 어느 하나의 메모리 블록에 대응되는 물리 어드레스가 맵핑되도록 어드레스 맵핑 정보를 갱신할 수 있다.
도 6은 본 발명의 일 실시 예에 따른 키핑 데이터가 리드된 메모리 블록에 저장된 데이터를 다른 메모리 블록에 저장하는 동작을 설명하기 위한 도면이다.
도 6에 도시된 메모리 장치(100), 동작 제어부(240) 및 킵 버퍼(320)는 각각 도 1에 도시된 메모리 장치(100), 동작 제어부(240) 및 킵 버퍼(320)를 나타낼 수 있다.
도 6에서, 키핑 데이터가 메모리 블록(BLK_A)으로부터 리드된 데이터인 것으로 가정한다. 즉, 메모리 블록(BLK_A)으로부터 리드된 데이터가 리드 버퍼에 저장된 후, 리드 버퍼에 저장된 데이터 중 키핑 데이터가 킵 버퍼에 저장된 것으로 가정한다.
도 6을 참조하면, 단계 S601에서, 동작 제어부(240)는 키핑 데이터가 리드된 메모리 블록에 관한 정보(BLK_NUM)를 제공받을 수 있다. 일 실시 예에서, 키핑 데이터가 리드된 메모리 블록에 관한 정보(BLK_NUM)란 키핑 데이터가 리드된 메모리 블록의 위치에 관한 정보일 수 있다. 예를 들어, 메모리 블록에 관한 정보(BLK_NUM)는 메모리 블록에 할당된 번호를 나타낼 수 있다.
단계 S603에서, 동작 제어부(240)는 메모리 장치(100)로 리드 커맨드(R_CMD)를 출력할 수 있다. 예를 들어, 동작 제어부(240)는 메모리 블록에 관한 정보(BLK_NUM)를 기초로 키핑 데이터가 리드된 메모리 블록(BLK_A)에 대한 테스트 리드 동작을 지시하는 리드 커맨드(R_CMD)를 생성할 수 있다. 동작 제어부(240)는 생성된 리드 커맨드(R_CMD)를 메모리 장치(100)로 제공할 수 있다.
단계 S605에서, 동작 제어부(240)는 메모리 장치(100)로부터 메모리 블록(BLK_A)에 저장된 데이터(DATA)를 제공받을 수 있다. 예를 들어, 메모리 장치(100)는 리드 커맨드(R_CMD)에 따라 메모리 블록(BLK_A)에 저장된 데이터(DATA)를 리드할 수 있다. 메모리 장치(100)는 리드된 데이터(DATA)를 동작 제어부(240)로 제공할 수 있다. 동작 제어부(240)는 데이터(DATA)가 미리 설정된 제 3기준 에러 비트 수를 초과하는 에러 비트들을 포함하는지 여부를 판단할 수 있다.
단계 S607에서, 동작 제어부(240)는 데이터(DATA)가 미리 설정된 제 3기준 에러 비트 수를 초과하는 에러 비트들을 포함하는 경우, 키핑 데이터가 리드된 메모리 블록(BLK_A)에 저장된 데이터(DATA)를 복수의 메모리 블록들 중 키핑 데이터가 리드된 메모리 블록과 다른 메모리 블록(BLK_B)에 저장하도록 메모리 장치(100)를 제어할 수 있다. 예를 들어, 동작 제어부(240)는 데이터(DATA)와 함께 쓰기 커맨드를 메모리 장치(100)로 제공할 수 있다. 메모리 장치(100)는 쓰기 커맨드에 따라 데이터를 다른 메모리 블록(BLK_B)에 저장할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 호스트로부터 쓰기 요청된 데이터의 논리 어드레스와 동일한 논리 어드레스를 갖는 키핑 데이터를 킵 버퍼에서 제거하는 동작을 설명하기 위한 도면이다.
도 7에 도시된 메모리 장치(100), 메모리 컨트롤러(200) 및 버퍼 메모리 장치(300)는 각각 도 1에 도시된 메모리 장치(100), 메모리 컨트롤러(200) 및 버퍼 메모리 장치(300)를 나타낼 수 있다.
도 7을 참조하면, 호스트(400)는 쓰기 요청(W_REQ)과 함께 쓰기 요청할 데이터(W_DATA) 및 쓰기 요청할 데이터에 대응되는 논리 어드레스(W_LBA)를 동작 제어부(240)에 제공할 수 있다.
동작 제어부(240)는 호스트(400)로부터 쓰기 요청(W_REQ)을 수신하고, 쓰기 요청된 데이터(W_DATA)를 쓰기 버퍼(330)에 제공할 수 있다. 동작 제어부(240)는 쓰기 요청된 데이터에 대응되는 논리 어드레스(W_LBA)를 버퍼 제어부(210)에 제공할 수 있다. 동작 제어부(240)는 쓰기 요청된 데이터에 대한 쓰기 동작을 지시하는 쓰기 커맨드(W_CMD)를 생성할 수 있다. 동작 제어부(240)는 쓰기 커맨드(W_CMD) 및 쓰기 요청된 데이터(W_DATA)를 메모리 장치(100)에 제공할 수 있다. 메모리 장치(100)는 쓰기 커맨드(W_CMD)에 따라 쓰기 요청된 데이터(W_DATA)를 저장할 수 있다.
버퍼 제어부(210)는 킵 버퍼(320)로부터 키핑 데이터에 대응되는 논리 어드레스(K_LBA)를 제공받을 수 있다. 버퍼 제어부(210)는 쓰기 요청된 데이터에 대응되는 논리 어드레스(W_LBA)와 키핑 데이터에 대응되는 논리 어드레스(K_LBA)가 동일한 논리 어드레스인지 여부를 판단할 수 있다. 버퍼 제어부(210)는 쓰기 요청된 데이터에 대응되는 논리 어드레스(W_LBA)와 키핑 데이터에 대응되는 논리 어드레스(K_LBA)가 동일한 논리 어드레스라면, 쓰기 요청된 데이터에 대응되는 논리 어드레스(W_LBA)와 동일한 논리 어드레스를 갖는 키핑 데이터를 킵 버퍼(320)에서 제거하도록 킵 버퍼(320)에 제어 신호(D_CTRL)를 출력할 수 있다.
도 8은 본 발명의 일 실시 예에 따른 메모리 시스템의 동작 방법을 설명하기 위한 순서도이다.
도 8에 도시된 방법은 예를 들어, 도 1에 도시된 메모리 시스템(50)에 의해 수행될 수 있다.
도 8을 참조하면, 단계 S801에서, 메모리 시스템(50)은 호스트(400)로부터 리드 요청을 수신할 수 있다.
단계 S803에서, 메모리 시스템(50)은 호스트(400)로부터 리드 요청된 데이터를 리드할 수 있다. 예를 들어, 동작 제어부(240)는 메모리 장치(100)에 리드 커맨드를 출력하고, 메모리 장치(100)로부터 리드 요청된 데이터를 제공 받을 수 있다.
단계 S805에서, 메모리 시스템(50)은 리드된 데이터를 리드 버퍼(310)에 저장할 수 있다. 예를 들어, 버퍼 제어부(210)는 리드된 데이터를 리드 버퍼(310)에 임시 저장하도록 버퍼 메모리 장치(300)를 제어할 수 있다.
단계 S807에서, 메모리 시스템(50)은 리드된 데이터 중 키핑 데이터를 킵 버퍼(320)에 저장할 수 있다. 예를 들어, 버퍼 제어부(210)는 리드 버퍼(310)에 임시 저장된 데이터 중 키핑 데이터를 킵 버퍼(320)에 저장하도록 버퍼 메모리 장치(300)를 제어할 수 있다.
단계 S809에서, 메모리 시스템(50)은 리드된 데이터를 리드 버퍼(310)에서 제거할 수 있다.
단계 S811에서, 메모리 시스템(50)은 키핑 데이터를 메모리 장치(100)에 저장할 수 있다. 예를 들어, 동작 제어부(240)는 킵 버퍼(320)에 저장된 키핑 데이터를 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 저장하도록 메모리 장치(100)를 제어할 수 있다.
도 9는 본 발명의 일 실시 예에 따른 키핑 데이터를 킵 버퍼에 저장하는 방법을 설명하기 위한 순서도이다.
일 실시 예에서, 도 9에 도시된 방법은 예를 들어, 도 8에 도시된 단계 S807을 구체화한 것일 수 있다.
도 9에 도시된 방법은 예를 들어, 도 1에 도시된 메모리 시스템(50)에 의해 수행될 수 있다.
도 9를 참조하면, 단계 S901에서, 메모리 시스템(50)은 메모리 장치(100)로부터 리드된 데이터의 에러 비트 수를 판단할 수 있다.
단계 S903에서, 메모리 시스템(50)은 리드된 데이터의 에러 비트 수가 미리 설정된 제 1기준 에러 비트 수를 초과하는지 여부를 판단할 수 있다. 예를 들어, 동작 제어부(240)는 리드된 데이터의 에러 비트 수가 미리 설정된 제 1기준 에러 비트 수를 초과하면, 단계 S905를 수행할 수 있다. 이와 달리, 리드된 데이터의 에러 비트 수가 미리 설정된 제 1기준 에러 비트 수를 초과하지 않으면, 단계는 종료될 수 있다.
단계 S905에서, 메모리 시스템(50)은 리드된 데이터를 키핑 데이터로 결정할 수 있다.
단계 S907에서, 메모리 시스템(50)은 키핑 데이터를 킵 버퍼(320)에 저장할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 키핑 데이터를 메모리 장치에 저장하는 방법을 설명하기 위한 순서도이다.
일 실시 예에서, 도 10에 도시된 방법은 예를 들어, 도 8에 도시된 단계 S811을 구체화한 것일 수 있다.
도 10에 도시된 방법은 예를 들어, 도 1에 도시된 메모리 시스템(50)에 의해 수행될 수 있다.
도 10을 참조하면, 단계 S1001에서, 메모리 시스템(50)은 킵 버퍼(320)에 저장된 키핑 데이터의 크기가 미리 설정된 크기를 초과하는지 여부를 판단할 수 있다. 예를 들어, 킵 버퍼(320)에 저장된 키핑 데이터의 크기가 미리 설정된 크기를 초과한다면, 단계 S1003가 수행될 수 있다. 이와 달리, 킵 버퍼(320)에 저장된 키핑 데이터의 크기가 미리 설정된 크기를 초과하지 않으면, 단계는 종료될 수 있다.
단계 S1003에서, 메모리 시스템(50)은 키핑 데이터를 메모리 장치(100)에 저장할 수 있다.
도 11은 본 발명의 일 실시 예에 따른 키핑 데이터를 메모리 장치에 저장하는 방법의 다른 예를 설명하기 위한 순서도이다.
일 실시 예에서, 도 11에 도시된 방법은 예를 들어, 도 8에 도시된 단계 S811을 구체화한 것일 수 있다.
도 11에 도시된 방법은 예를 들어, 도 1에 도시된 메모리 시스템(50)에 의해 수행될 수 있다.
도 11을 참조하면, 단계 S1101에서, 메모리 시스템(50)은 키핑 데이터가 킵 버퍼(320)에 저장된 때로부터 경과한 시간이 미리 설정된 시간을 초과하는지 여부를 판단할 수 있다. 예를 들어, 키핑 데이터가 킵 버퍼(320)에 저장된 때로부터 경과한 시간이 미리 설정된 시간을 초과한다면, 단계 S1103이 수행될 수 있다. 일 실시 예에서, 키핑 데이터가 킵 버퍼(320)에 저장된 때로부터 경과한 시간은 킵 버퍼(320)에 처음으로 저장된 키핑 데이터를 기준으로 경과한 시간일 수 있다. 일 실시 예에서, 키핑 데이터가 킵 버퍼(320)에 저장된 때로부터 경과한 시간은 킵 버퍼(320)에 마지막으로 저장된 키핑 데이터를 기준으로 경과한 시간일 수 있다. 일 실시 예에서, 키핑 데이터가 킵 버퍼(320)에 저장된 때로부터 경과한 시간은 킵 버퍼(320)에 저장된 각각의 키핑 데이터들을 기준으로 경과한 시간의 평균값일 수 있다. 일 실시 예에서, 키핑 데이터가 킵 버퍼(320)에 저장된 때로부터 경과한 시간과 미리 설정된 시간은 각각의 실시 예마다 다를 수 있다.
이와 달리, 키핑 데이터가 킵 버퍼(320)에 저장된 때로부터 경과한 시간이 미리 설정된 시간을 초과하지 않으면, 단계는 종료될 수 있다.
단계 S1103에서, 메모리 시스템(50)은 키핑 데이터를 메모리 장치(100)에 저장할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 키핑 데이터를 메모리 장치에 저장하는 방법의 또 다른 예를 설명하기 위한 순서도이다.
일 실시 예에서, 도 12에 도시된 방법은 예를 들어, 도 8에 도시된 단계 S811을 구체화한 것일 수 있다.
도 12에 도시된 방법은 예를 들어, 도 1에 도시된 메모리 시스템(50)에 의해 수행될 수 있다.
도 12를 참조하면, 단계 S1201에서, 메모리 시스템(50)은 킵 버퍼(320)에 저장된 키핑 데이터에 포함된 에러 비트들의 수가 미리 설정된 제 2기준 에러 비트 수를 초과하는지 여부를 판단할 수 있다. 예를 들어, 킵 버퍼(320)에 저장된 키핑 데이터에 포함된 에러 비트들의 수가 미리 설정된 제 2기준 에러 비트수를 초과한다면, 단계 S1203이 수행될 수 있다. 이와 달리, 킵 버퍼(320)에 저장된 키핑 데이터에 포함된 에러 비트들의 수가 미리 설정된 제 2기준 에러 비트 수를 초과하지 않으면, 단계는 종료될 수 있다.
단계 S1203에서, 메모리 시스템(50)은 키핑 데이터를 메모리 장치(100)에 저장할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 키핑 데이터가 리드된 메모리 블록에 저장된 데이터를 다른 메모리 블록에 저장하는 방법을 설명하기 위한 순서도이다.
도 13에 도시된 방법은 예를 들어, 도 1에 도시된 메모리 시스템(50)에 의해 수행될 수 있다.
도 13을 참조하면, 단계 S1301에서, 메모리 시스템(50)은 키핑 데이터가 리드된 메모리 블록에 관한 정보를 킵 버퍼(320)에 저장할 수 있다. 예를 들어, 킵 버퍼(320)는 키핑 데이터를 킵 버퍼(320)에 저장할 때, 복수의 메모리 블록들 중 키핑 데이터가 리드된 메모리 블록에 해당하는 위치에 관한 정보를 저장할 수 있다. 예를 들어, 메모리 블록에 관한 정보는 메모리 블록에 할당된 번호를 나타낼 수 있다.
단계 S1303에서, 메모리 시스템(50)은 키핑 데이터가 리드된 메모리 블록에 테스트 리드 전압을 인가할 수 있다. 예를 들어, 메모리 시스템(50)은 테스트 리드 전압이 인가된 메모리 블록으로부터 데이터를 리드할 수 있다.
단계 S1305에서, 메모리 시스템(50)은 테스트 리드 전압을 인가하여 리드된 데이터의 에러 비트 수를 판단할 수 있다.
단계 S1307에서, 메모리 시스템(50)은 리드된 데이터의 에러 비트 수가 미리 설정된 제 3기준 에러 비트 수를 초과하는지 여부를 판단할 수 있다. 예를 들어, 리드된 데이터의 에러 비트수가 미리 설정된 제 3기준 에러 비트 수를 초과하면, 단계 S1309가 수행될 수 있다. 이와 달리, 리드된 데이터의 에러 비트수가 미리 설정된 제 3기준 에러 비트 수를 초과하지 않으면, 단계는 종료될 수 있다.
단계 S1309에서, 메모리 시스템(50)은 키핑 데이터가 리드된 메모리 블록에 저장된 데이터를 다른 메모리 블록에 저장할 수 있다.
도 14는 본 발명의 일 실시 예에 따른 메모리 컨트롤러를 설명하기 위한 도면이다.
예를 들어, 도 14의 메모리 컨트롤러(1400)는 도 1의 메모리 컨트롤러(200) 및 버퍼 메모리 장치(300)를 포함하는 장치로 구현될 수 있다.
도 14를 참조하면, 메모리 컨트롤러(1400)는 프로세서(1410), RAM(1420), 에러 정정 회로(1430), 호스트 인터페이스(1440), ROM(1450), 및 플래시 인터페이스(1460)를 포함할 수 있다.
프로세서(1410)는 메모리 컨트롤러(1400)의 제반 동작을 제어할 수 있다. 도 1에 도시된 버퍼 제어부(210) 및 동작 제어부(240)는 도 14의 프로세서(1410)의 일 구성으로 구현될 수 있다.
RAM(1420)은 메모리 컨트롤러(1400)의 버퍼 메모리, 캐시 메모리, 동작 메모리 등으로 사용될 수 있다. 도 1에 도시된 버퍼 메모리 장치(300)는 도 14의 RAM(1420)의 일 구성으로 구현될 수 있다.
일 실시 예에서, RAM(1420)은 메모리 장치(100)로부터 리드된 데이터를 저장하는 리드 버퍼 영역, 키핑 데이터를 저장하는 킵 버퍼 영역 및 호스트(400)로부터 쓰기 요청된 데이터를 저장하는 쓰기 버퍼 영역을 포함할 수 있다. 이때, 리드 버퍼 영역은 도 1의 리드 버퍼(310)에 대응되고, 킵 버퍼 영역은 도 1의 킵 버퍼(320)에 대응되고, 쓰기 버퍼 영역은 도 1의 쓰기 버퍼(330)에 대응될 수 있다.
일 실시 예에서, 프로세서(1410)는 메모리 장치(100)로부터 리드된 데이터를 저장하도록 RAM(1420)을 제어할 수 있다. RAM(1420)은 프로세서(1410)의 제어에 따라 리드된 데이터를 리드 버퍼 영역에 저장할 수 있다. 또한, 일 실시 예에서, 프로세서(1410)는 리드 버퍼 영역에 저장된 데이터 중 키핑 데이터를 킵 버퍼 영역에 저장하도록 RAM(1420)을 제어할 수 있다. RAM(1420)은 프로세서(1410)의 제어에 따라 키핑 데이터를 킵 버퍼 영역에 저장하고, 리드 버퍼 영역에 저장된 데이터를 제거할 수 있다.
또한, 도 1의 키핑 데이터 정보 저장부(220) 및 어드레스 맵핑 정보 저장부(230)는 도 14의 RAM(1420)의 일 구성으로 구현될 수 있다. 예를 들어, RAM(1420)은 키핑 데이터와 관련된 정보 및 어드레스 맵핑 정보를 저장할 수 있다.
일 실시 예에서, 프로세서(1410)는 플래시 변환 계층의 기능을 수행할 수 있다. 프로세서(1410)는 플래시 변환 계층(FTL)을 통해 호스트(400)가 제공한 논리 블록 어드레스를 물리 블록 어드레스로 변환할 수 있다. 플래시 변환 계층은 RAM(1420)에 저장된 어드레스 맵핑 정보를 이용하여 논리 블록 어드레스를 입력 받아, 물리 블록 어드레스로 변환시킬 수 있다. 플래시 변환 계층의 주소 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 혼합 맵핑 방법(Hybrid mapping method)이 있다. 또한, 메모리 장치(100)에 새로운 데이터가 저장되거나 메모리 장치(100)에 저장된 데이터가 다른 위치에 다시 저장되는 경우, 프로세서(1410)는 어드레스 맵핑 정보를 갱신하도록 RAM(1420)을 제어할 수 있다.
에러 정정 회로(1430)는 에러 정정을 수행할 수 있다. 에러 정정 회로(1430)는 플래시 인터페이스(1460)를 통해 메모리 장치(100)에 기입될 데이터에 기반하여 에러 정정 인코딩(ECC encoding)을 수행할 수 있다. 에러 정정 인코딩 된 데이터는 플래시 인터페이스(1460)를 통해 메모리 장치(100)로 전달될 수 있다. 에러 정정 회로(1430)는 메모리 장치(100)로부터 플래시 인터페이스(1460)를 통해 수신되는 데이터에 대해 에러 정정 디코딩(ECC decoding)을 수행할 수 있다. 예시적으로, 도 1에 도시된 에러 정정부(250)는 도 14의 에러 정정 회로(1430)의 일 구성으로 구현될 수 있다.
일 실시 예에서, 에러 정정 회로(1430)는 메모리 장치(100)로부터 리드된 데이터에 포함된 에러 비트들을 검출할 수 있다. 에러 정정 회로(1430)는 리드된 데이터에 포함된 에러 비트 수에 관한 정보를 프로세서(1410)에 제공할 수 있다. 예시적으로, 에러 정정 회로(1430)는 플래시 인터페이스(1460)의 구성 요소로서 플래시 인터페이스(1460)에 포함될 수 있다.
ROM(1450)은 메모리 컨트롤러(1400)가 동작하는데 요구되는 다양한 정보들을 펌웨어 형태로 저장할 수 있다.
메모리 컨트롤러(1400)는 호스트 인터페이스(1440)를 통해 외부 장치(예를 들어, 호스트(400), 애플리케이션 프로세서 등)와 통신할 수 있다.
메모리 컨트롤러(1400)는 플래시 인터페이스(1460)를 통해 메모리 장치(100)와 통신할 수 있다. 메모리 컨트롤러(1400)는 플래시 인터페이스(1460)를 통해 커맨드, 어드레스, 및 제어 신호 등을 메모리 장치(100)로 전송할 수 있고, 데이터를 수신할 수 있다. 예시적으로, 플래시 인터페이스(1460)는 낸드 인터페이스(NAND Interface)를 포함할 수 있다.
일 실시 예에서, 프로세서(1410)는 RAM(1420)에 저장된 키핑 데이터와 관련된 정보를 기초로 키핑 데이터를 메모리 장치(100)에 저장할지 여부를 판단할 수 있다. 키핑 데이터와 관련된 정보가 미리 설정된 임계값을 초과하는 경우, 프로세서(1410)는 키핑 데이터를 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 저장하도록 제어하는 커맨드, 어드레스, 및 제어 신호 등을 플래시 인터페이스(1460)를 통해 메모리 장치(100)로 전송할 수 있다.
도 15는 도 1의 메모리 장치를 설명하기 위한 도면이다.
도 15를 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 전압 생성부(120), 어드레스 디코더(130), 입출력 회로(140) 및 제어 로직(150)을 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1~BLKi)을 포함한다. 복수의 메모리 블록들(BLK1~BLKi)은 행 라인들(RL)을 통해 어드레스 디코더(130)에 연결된다. 복수의 메모리 블록들(BLK1~BLKi)은 열 라인들(CL)을 통해 입출력 회로(140)에 연결될 수 있다. 실시 예에서, 행 라인들(RL)은 워드라인들, 소스 선택 라인들, 드레인 선택 라인들을 포함할 수 있다. 실시 예에서, 열 라인들(CL)은 비트라인들을 포함할 수 있다.
복수의 메모리 블록들(BLK1~BLKi) 각각은 복수의 메모리 셀들을 포함한다. 실시 예에서, 복수의 메모리 셀들은 불휘발성 메모리 셀들일 수 있다. 복수의 메모리 셀들 중 동일 워드라인에 연결된 메모리 셀들은 하나의 물리 페이지로 정의될 수 있다. 즉 메모리 셀 어레이(110)는 다수의 물리 페이지들을 포함할 수 있다. 메모리 장치(100)의 메모리 셀들은 각각 하나의 데이터 비트를 저장하는 싱글 레벨 셀(Single Level Cell; SLC), 두 개의 데이터 비트들을 저장하는 멀티 레벨 셀(Multi Level Cell; MLC), 세 개의 데이터 비트들을 저장하는 트리플 레벨 셀(Triple Level Cell; TLC) 또는 네 개의 데이터 비트를 저장할 수 있는 쿼드 레벨 셀(Quad Level Cell; QLC)로 구성될 수 있다.
복수의 메모리 블록들(BLK1~BLKi)중 일부는 도 1을 참조하여 설명된 맵 데이터를 저장하는 맵 데이터 블록일 수 있다. 나머지 일부는 호스트(400)가 요청한 데이터를 저장하는 노멀 블록일 수 있다.
실시 예에서, 전압 생성부(120), 어드레스 디코더(130) 및 입출력 회로(140)는 주변 회로(peripheral circuit)로 통칭될 수 있다. 주변 회로는 제어 로직(150)의 제어에 따라 메모리 셀 어레이(110)를 구동할 수 있다. 주변 회로는 프로그램 동작, 리드 동작 및 소거 동작을 수행하도록 메모리 셀 어레이(110)를 구동할 수 있다.
전압 생성부(120)는 메모리 장치(100)에 공급되는 외부 전원 전압을 이용하여 복수의 동작 전압(Vop)들을 발생하도록 구성될 수 있다. 전압 생성부(120)는 제어 로직(150)의 제어에 응답하여 동작할 수 있다.
실시 예로서, 전압 생성부(120)는 외부 전원 전압을 레귤레이팅하여 내부 전원 전압을 생성할 수 있다. 전압 생성부(120)에서 생성된 내부 전원 전압은 메모리 장치(100)의 동작 전압으로서 사용될 수 있다.
실시 예로서, 전압 생성부(120)는 외부 전원 전압 또는 내부 전원 전압을 이용하여 복수의 동작 전압들을 생성할 수 있다. 전압 생성부(120)는 메모리 장치(100)에서 요구되는 다양한 전압들을 생성하도록 구성될 수 있다. 예를 들어, 전압 생성부(120)는 복수의 소거 전압들, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들을 생성할 수 있다.
전압 생성부(120)는 다양한 전압 레벨들을 갖는 복수의 동작 전압들을 생성하기 위해서, 내부 전원 전압을 수신하는 복수의 펌핑 커패시터들을 포함하고, 제어 로직(150)의 제어에 응답하여 복수의 펌핑 커패시터들을 선택적으로 활성화하여 복수의 동작 전압들을 생성할 것이다.
생성된 복수의 동작 전압들은 어드레스 디코더(130)에 의해 메모리 셀 어레이(110)에 공급될 수 있다.
어드레스 디코더(130)는 행 라인들(RL)을 통해 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(130)는 제어 로직(150)의 제어에 응답하여 동작하도록 구성된다. 어드레스 디코더(130)는 제어 로직(150)으로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 블록 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 블록 어드레스에 따라 메모리 블록들(BLK1~BLKi) 중 적어도 하나의 메모리 블록을 선택한다. 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 로우 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 로우 어드레스에 따라 선택된 메모리 블록의 워드라인들 중 적어도 하나의 워드라인을 선택할 수 있다. 실시 예에서, 어드레스 디코더(130)는 수신된 어드레스(ADDR) 중 컬럼 어드레스를 디코딩할 수 있다. 어드레스 디코더(130)는 디코딩된 컬럼 어드레스에 따라 입출력 회로(140)와 메모리 셀 어레이(110)를 연결할 수 있다.
본 발명의 실시 예에 따르면, 리드 동작 시에, 어드레스 디코더(130)는 선택된 워드라인에 리드 전압을 인가하고, 비선택된 워드라인들에 리드 전압보다 높은 레벨의 리드 패스 전압을 인가할 수 있다.
예시적으로, 어드레스 디코더(130)는 로우 디코더, 컬럼 디코더, 어드레스 버퍼 등과 같은 구성 요소들을 포함할 수 있다.
입출력 회로(140)는 복수의 페이지 버퍼들을 포함할 수 있다. 복수의 페이지 버퍼들은 비트 라인들을 통해 메모리 셀 어레이(110)에 연결될 수 있다. 프로그램 동작 시, 복수의 페이지 버퍼들에 저장된 데이터에 따라 선택된 메모리 셀들에 데이터가 저장될 수 있다.
리드 동작 시, 선택된 메모리 셀들에 저장된 데이터가 비트라인들을 통해서 센싱되고, 센싱된 데이터는 페이지 버퍼들에 저장될 수 있다.
제어 로직(150)은 어드레스 디코더(130), 전압 생성부(120) 및 입출력 회로(140)를 제어할 수 있다. 제어 로직(150)은 외부 장치로부터 전달되는 커맨드(CMD)에 응답하여 동작할 수 있다. 제어 로직(150)은 커맨드(CMD) 및 어드레스(ADDR)에 응답하여 여러 가지 신호를 생성하여 주변 회로들을 제어할 수 있다.
도 16은 본 발명의 일 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 보여주는 블록도이다.
도 16을 참조하면, 메모리 카드 시스템(2000)은 메모리 컨트롤러(2100), 메모리 장치(2200), 및 커넥터(2300)를 포함한다.
메모리 컨트롤러(2100)는 메모리 장치(2200)와 연결된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 액세스하도록 구성된다. 예를 들어, 메모리 컨트롤러(2100)는 메모리 장치(2200)의 읽기, 쓰기, 소거, 그리고 배경(background) 동작을 제어하도록 구성될 수 있다. 메모리 컨트롤러(2100)는 메모리 장치(2200) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구성된다. 메모리 컨트롤러(2100)는 메모리 장치(2200)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구성된다. 메모리 컨트롤러(2100)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)와 동일하게 구현될 수 있다. 메모리 장치(2200)는 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 구현될 수 있다.
예시적으로, 메모리 컨트롤러(2100)는 램(RAM, Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
메모리 컨트롤러(2100)는 커넥터(2300)를 통해 외부 장치와 통신할 수 있다. 메모리 컨트롤러(2100)는 특정한 통신 규격에 따라 외부 장치(예를 들어, 호스트)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(2100)는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성된다. 예시적으로, 커넥터(2300)는 상술된 다양한 통신 규격들 중 적어도 하나에 의해 정의될 수 있다.
예시적으로, 메모리 장치(2200)는 EEPROM (Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM (Phase-change RAM), ReRAM (Resistive RAM), FRAM (Ferroelectric RAM), STT-MRAM(Spin Transfer Torque-Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자들로 구성될 수 있다.
메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 컨트롤러(2100) 및 메모리 장치(2200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 범용 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 17은 본 발명의 일 실시 예에 따른 메모리 시스템이 적용된 SSD(Solid State Drive) 시스템을 보여주는 블록도이다.
도 17을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함한다. SSD(3200)는 신호 커넥터(3001)를 통해 호스트(3100)와 신호를 주고 받고, 전원 커넥터(3002)를 통해 전원을 입력 받는다. SSD(3200)는 SSD 컨트롤러(3210), 복수의 플래시 메모리들(3221~322n), 보조 전원 장치(3230), 및 버퍼 메모리(3240)를 포함한다.
본 발명의 실시 예에 따르면, SSD 컨트롤러(3210)는 도 1을 참조하여 설명된 메모리 컨트롤러(200)의 기능을 수행할 수 있다.
SSD 컨트롤러(3210)는 호스트(3100)로부터 수신된 신호에 응답하여 복수의 플래시 메모리들(3221~322n)을 제어할 수 있다. 예시적으로, 신호는 호스트(3100) 및 SSD(3200)의 인터페이스에 기반된 신호들일 수 있다. 예를 들어, 신호는 USB (Universal Serial Bus), MMC (multimedia card), eMMC(embeded MMC), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth, NVMe 등과 같은 인터페이스들 중 적어도 하나에 의해 정의된 신호일 수 있다.
보조 전원 장치(3230)는 전원 커넥터(3002)를 통해 호스트(3100)와 연결된다. 보조 전원 장치(3230)는 호스트(3100)로부터 전원을 입력 받고, 충전할 수 있다. 보조 전원 장치(3230)는 호스트(3100)로부터의 전원 공급이 원활하지 않을 경우, SSD(3200)의 전원을 제공할 수 있다. 예시적으로, 보조 전원 장치(3230)는 SSD(3200) 내에 위치할 수도 있고, SSD(3200) 밖에 위치할 수도 있다. 예를 들면, 보조 전원 장치(3230)는 메인 보드에 위치하며, SSD(3200)에 보조 전원을 제공할 수도 있다.
버퍼 메모리(3240)는 SSD(3200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(3240)는 호스트(3100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(3221~322n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(3221~322n)의 메타 데이터(예를 들어, 맵핑 테이블)를 임시 저장할 수 있다. 버퍼 메모리(3240)는 DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 비휘발성 메모리들을 포함할 수 있다.
도 18은 본 발명의 일 실시 예에 따른 메모리 시스템이 적용된 사용자 시스템을 보여주는 블록도이다.
도 18을 참조하면, 사용자 시스템(4000)은 애플리케이션 프로세서(4100), 메모리 모듈(4200), 네트워크 모듈(4300), 스토리지 모듈(4400), 및 사용자 인터페이스(4500)를 포함한다.
애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들, 운영체제(OS; Operating System), 또는 사용자 프로그램 등을 구동시킬 수 있다. 예시적으로, 애플리케이션 프로세서(4100)는 사용자 시스템(4000)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 애플리케이션 프로세서(4100)는 시스템-온-칩(SoC; System-on-Chip)으로 제공될 수 있다.
메모리 모듈(4200)은 사용자 시스템(4000)의 주 메모리, 동작 메모리, 버퍼 메모리, 또는 캐쉬 메모리로 동작할 수 있다. 메모리 모듈(4200)은 DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR2 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 비휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예시적으로 애플리케이션 프로세서(4100) 및 메모리 모듈(4200)은 POP(Package on Package)를 기반으로 패키지화되어 하나의 반도체 패키지로 제공될 수 있다.
네트워크 모듈(4300)은 외부 장치들과 통신을 수행할 수 있다. 예시적으로, 네트워크 모듈(4300)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, Wi-Fi 등과 같은 무선 통신을 지원할 수 있다. 예시적으로, 네트워크 모듈(4300)은 애플리케이션 프로세서(4100)에 포함될 수 있다.
스토리지 모듈(4400)은 데이터를 저장할 수 있다. 예를 들어, 스토리지 모듈(4400)은 애플리케이션 프로세서(4100)로부터 수신한 데이터를 저장할 수 있다. 또는 스토리지 모듈(4400)은 스토리지 모듈(4400)에 저장된 데이터를 애플리케이션 프로세서(4100)로 전송할 수 있다. 예시적으로, 스토리지 모듈(4400)은 PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 비휘발성 반도체 메모리 소자로 구현될 수 있다. 예시적으로, 스토리지 모듈(4400)은 사용자 시스템(4000)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다.
예시적으로, 스토리지 모듈(4400)은 복수의 비휘발성 메모리 장치들을 포함할 수 있고, 복수의 비휘발성 메모리 장치들은 도 1을 참조하여 설명된 메모리 장치(100)와 동일하게 동작할 수 있다. 스토리지 모듈(4400)은 도 1을 참조하여 설명된 메모리 시스템(50)과 동일하게 동작할 수 있다.
사용자 인터페이스(4500)는 애플리케이션 프로세서(4100)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예시적으로, 사용자 인터페이스(4500)는 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있다. 사용자 인터페이스(4500)는 LCD (Liquid Crystal Display), OLED (Organic Light Emitting Diode) 표시 장치, AMOLED (Active Matrix OLED) 표시 장치, LED, 스피커, 모니터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
50: 메모리 시스템
100: 메모리 장치
200: 메모리 컨트롤러
210: 버퍼 제어부
220: 키핑 데이터 정보 저장부
230: 어드레스 맵핑 정보 저장부
240: 동작 제어부
250: 에러 정정부
300: 버퍼 메모리 장치
310: 리드 버퍼
320: 킵 버퍼
330: 쓰기 버퍼
400: 호스트

Claims (25)

  1. 복수의 메모리 블록들을 포함하는 메모리 장치;
    상기 메모리 장치로부터 리드된 데이터를 임시로 저장하는 리드 버퍼 및 상기 리드된 데이터 중 일부의 데이터를 임시로 저장하는 킵 버퍼를 포함하는 버퍼 메모리 장치; 및
    상기 리드 버퍼에 저장된 데이터 중 미리 설정된 제 1기준 에러 비트 수를 초과하는 에러 비트들을 포함하는 키핑 데이터를 상기 킵 버퍼에 저장하고, 상기 리드 버퍼에 저장된 데이터를 상기 리드 버퍼에서 제거하고, 상기 키핑 데이터와 관련된 정보를 기초로 상기 키핑 데이터를 상기 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 저장하도록 상기 메모리 장치 및 상기 버퍼 메모리 장치를 제어하는 메모리 컨트롤러를 포함하는 메모리 시스템.
  2. 제 1항에 있어서, 상기 메모리 컨트롤러는,
    상기 리드 버퍼에 저장된 데이터의 주소를 나타내는 리드 버퍼 어드레스 및 상기 킵 버퍼에 저장된 데이터의 주소를 나타내는 킵 버퍼 어드레스를 포함하는 버퍼 맵핑 정보를 저장하는 메모리 시스템.
  3. 제 2항에 있어서, 상기 메모리 컨트롤러는,
    상기 리드된 데이터를 상기 리드 버퍼에 저장하는 경우, 상기 리드된 데이터에 대응되는 리드 버퍼 어드레스를 저장하도록 상기 버퍼 맵핑 정보를 갱신하는 메모리 시스템.
  4. 제 3항에 있어서, 상기 메모리 컨트롤러는,
    상기 키핑 데이터를 상기 킵 버퍼에 저장하는 경우, 상기 키핑 데이터에 대응하는 리드 버퍼 어드레스를 상기 키핑 데이터에 대응하는 킵 버퍼 어드레스로 변경하는 메모리 시스템.
  5. 제 1항에 있어서, 상기 메모리 컨트롤러는,
    상기 키핑 데이터에 대응되는 논리 어드레스를 상기 키핑 데이터와 함께 상기 킵 버퍼에 저장하도록 상기 버퍼 메모리 장치를 제어하는 메모리 시스템.
  6. 제 5항에 있어서, 상기 메모리 컨트롤러는,
    호스트로부터 제공된 논리 어드레스들과 상기 복수의 메모리 블록들에 포함된 메모리 셀들의 주소를 나타내는 물리 어드레스들 사이의 맵핑 관계를 포함하는 어드레스 맵핑 정보를 저장하는 메모리 시스템.
  7. 제 6항에 있어서, 상기 메모리 컨트롤러는,
    상기 키핑 데이터를 상기 어느 하나의 메모리 블록에 저장하는 경우, 상기 킵 버퍼에 저장된 상기 키핑 데이터에 대응되는 논리 어드레스와 상기 어느 하나의 메모리 블록에 포함된 메모리 셀들 중 상기 키핑 데이터가 저장된 메모리 셀들의 주소를 나타내는 물리 어드레스가 맵핑되도록 상기 어드레스 맵핑 정보를 갱신하는 메모리 시스템.
  8. 제 5항에 있어서, 상기 버퍼 메모리 장치는,
    호스트로부터 쓰기 요청된 데이터를 임시로 저장하는 쓰기 버퍼를 더 포함하고,
    상기 메모리 컨트롤러는,
    상기 킵 버퍼에 저장된 키핑 데이터 중 상기 쓰기 요청된 데이터에 대응되는 논리 어드레스와 동일한 논리 어드레스를 갖는 키핑 데이터를 상기 킵 버퍼에서 제거하도록 상기 버퍼 메모리 장치를 제어하는 메모리 시스템.
  9. 제 1항에 있어서, 상기 메모리 컨트롤러는,
    상기 킵 버퍼에 저장된 키핑 데이터의 크기가 미리 설정된 크기를 초과하면, 상기 킵 버퍼에 저장된 키핑 데이터를 상기 어느 하나의 메모리 블록에 저장하도록 상기 메모리 장치를 제어하는 메모리 시스템.
  10. 제 1항에 있어서, 상기 메모리 컨트롤러는,
    상기 키핑 데이터가 상기 킵 버퍼에 저장된 때로부터 미리 설정된 시간이 경과하면, 상기 키핑 데이터를 상기 어느 하나의 메모리 블록에 저장하도록 상기 메모리 장치를 제어하는 메모리 시스템.
  11. 제 1항에 있어서, 상기 메모리 컨트롤러는,
    상기 킵 버퍼에 저장된 키핑 데이터에 포함된 에러 비트들의 수가 미리 설정된 제 2기준 에러 비트 수를 초과하면, 상기 킵 버퍼에 저장된 키핑 데이터를 상기 어느 하나의 메모리 블록에 저장하도록 상기 메모리 장치를 제어하는 메모리 시스템.
  12. 제 1항에 있어서, 상기 메모리 컨트롤러는,
    상기 복수의 메모리 블록들 중 상기 키핑 데이터가 리드된 메모리 블록에 관한 정보를 상기 키핑 데이터와 함께 상기 킵 버퍼에 저장하도록 상기 버퍼 메모리 장치를 제어하는 메모리 시스템.
  13. 제 12항에 있어서, 상기 메모리 컨트롤러는,
    상기 키핑 데이터가 리드된 메모리 블록에 테스트 리드 전압을 인가하고, 상기 테스트 리드 전압이 인가된 메모리 블록으로부터 리드된 데이터에 미리 설정된 제 3기준 에러 비트 수를 초과하는 에러 비트들이 포함된 경우, 상기 키핑 데이터가 리드된 메모리 블록에 저장된 데이터를 상기 복수의 메모리 블록들 중 상기 키핑 데이터가 리드된 메모리 블록과 다른 메모리 블록에 저장하도록 상기 메모리 장치를 제어하는 메모리 시스템.
  14. 제 1항에 있어서, 상기 리드 버퍼 및 상기 킵 버퍼는,
    서로 다른 종류의 메모리로 구현되는 메모리 시스템.
  15. 복수의 메모리 블록들을 포함하는 메모리 장치 및 상기 메모리 장치와 호스트 간의 데이터를 임시 저장하는 버퍼 메모리 장치를 제어하는 메모리 컨트롤러에 있어서,
    상기 버퍼 메모리 장치는,
    상기 메모리 장치로부터 리드된 데이터를 임시로 저장하는 리드 버퍼 및 상기 리드된 데이터 중 일부의 데이터를 임시로 저장하는 킵 버퍼를 포함하고,
    상기 메모리 컨트롤러는,
    상기 호스트로부터 리드 요청된 데이터를 리드하도록 상기 메모리 장치를 제어하는 동작 제어부;
    상기 리드된 데이터에 포함된 에러 비트들을 검출하고, 상기 리드된 데이터에 대한 에러 정정 동작을 수행하는 에러 정정부; 및
    상기 리드된 데이터 중 기준 에러 비트 수를 초과하는 에러 비트들을 포함하는 키핑 데이터를 상기 킵 버퍼에 저장하도록 상기 버퍼 메모리 장치를 제어하는 버퍼 제어부;를 포함하고,
    상기 동작 제어부는,
    상기 에러 정정 동작에 따라 에러 정정된 데이터를 상기 호스트에 제공하고, 상기 키핑 데이터와 관련된 정보를 기초로 상기 키핑 데이터를 상기 복수의 메모리 블록들 중 어느 하나의 메모리 블록에 저장하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러.
  16. 제 15항에 있어서, 상기 버퍼 제어부는,
    상기 리드 버퍼에 저장된 데이터의 주소를 나타내는 리드 버퍼 어드레스 및 상기 킵 버퍼에 저장된 데이터의 주소를 나타내는 킵 버퍼 어드레스를 포함하는 버퍼 맵핑 정보를 저장하는 메모리 컨트롤러.
  17. 제 16항에 있어서, 상기 버퍼 제어부는,
    상기 리드된 데이터를 상기 리드 버퍼에 저장하는 경우, 상기 리드된 데이터에 대응되는 리드 버퍼 어드레스를 저장하도록 상기 버퍼 맵핑 정보를 갱신하는 메모리 컨트롤러.
  18. 제 17항에 있어서, 상기 버퍼 제어부는,
    상기 키핑 데이터를 상기 킵 버퍼에 저장하는 경우, 상기 버퍼 맵핑 정보에 저장된 상기 키핑 데이터에 대응하는 리드 버퍼 어드레스를 상기 키핑 데이터에 대응하는 킵 버퍼 어드레스로 변경하는 메모리 컨트롤러.
  19. 제 15항에 있어서, 상기 메모리 컨트롤러는,
    상기 키핑 데이터와 관련된 정보를 저장하는 키핑 데이터 정보 저장부; 및
    호스트로부터 제공된 논리 어드레스들과 상기 복수의 메모리 블록들에 포함된 메모리 셀들의 주소를 나타내는 물리 어드레스들 사이의 맵핑 관계를 포함하는 어드레스 맵핑 정보를 저장하는 어드레스 맵핑 정보 저장부;를 더 포함하는 메모리 컨트롤러.
  20. 제 19항에 있어서, 상기 키핑 데이터 정보 저장부는,
    상기 킵 버퍼의 잔여 공간에 관한 정보, 상기 키핑 데이터가 상기 킵 버퍼에 저장된 때로부터 경과한 시간에 관한 정보 및 상기 키핑 데이터에 포함된 에러 비트들의 수에 관한 정보 중 적어도 하나 이상을 저장하는 메모리 컨트롤러.
  21. 제 19항에 있어서, 상기 동작 제어부는,
    상기 키핑 데이터와 관련된 정보가 미리 설정된 임계값을 초과하는 경우, 상기 키핑 데이터를 상기 어느 하나의 메모리 블록에 저장하도록 상기 메모리 장치를 제어하는 메모리 컨트롤러.
  22. 제 19항에 있어서, 상기 어드레스 맵핑 정보 저장부는,
    상기 키핑 데이터를 상기 어느 하나의 메모리 블록에 저장하는 경우, 상기 킵 버퍼에 저장된 상기 키핑 데이터에 대응되는 논리 어드레스와 상기 어느 하나의 메모리 블록에 포함된 메모리 셀들 중 상기 키핑 데이터가 저장된 메모리 셀들의 주소를 나타내는 물리 어드레스가 맵핑되도록 상기 어드레스 맵핑 정보를 갱신하는 메모리 컨트롤러.
  23. 제 15항에 있어서, 상기 동작 제어부는,
    상기 호스트로부터 쓰기 요청된 데이터를 저장하도록 상기 메모리 장치를 제어하고,
    상기 버퍼 제어부는,
    상기 킵 버퍼에 저장된 키핑 데이터 중 상기 쓰기 요청된 데이터에 대응되는 논리 어드레스와 동일한 논리 어드레스를 갖는 키핑 데이터를 상기 킵 버퍼에서 제거하도록 상기 버퍼 메모리 장치를 제어하는 메모리 컨트롤러.
  24. 제 15항에 있어서, 상기 버퍼 제어부는,
    상기 리드 버퍼에 저장된 데이터를 상기 리드 버퍼에서 제거하도록 상기 버퍼 메모리 장치를 제어하는 메모리 컨트롤러.
  25. 데이터를 저장하는 메모리 장치;
    상기 메모리 장치로부터 리드된 데이터를 저장하는 버퍼 메모리 장치; 및
    상기 리드된 데이터를 호스트로 제공한 뒤 상기 리드된 데이터 중 일부 데이터를 제외한 나머지 데이터를 제거하고, 상기 일부 데이터를 상기 메모리 장치에 저장하도록 상기 메모리 장치 및 상기 버퍼 메모리 장치를 제어하는 메모리 컨트롤러;를 포함하는 메모리 시스템.
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